JP3313631B2 - 集積回路 - Google Patents

集積回路

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JP3313631B2 JP30229197A JP30229197A JP3313631B2 JP 3313631 B2 JP3313631 B2 JP 3313631B2 JP 30229197 A JP30229197 A JP 30229197A JP 30229197 A JP30229197 A JP 30229197A JP 3313631 B2 JP3313631 B2 JP 3313631B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集積回路に関し、特
に内部回路がクロック信号以外にクロック信号を一定時
間遅らせたタイミング信号によって動作する集積回路に
関する。
【０００２】
【従来の技術】一般に、集積回路の内部には、メモリ回
路等のように、高速に動作させる回路部分にダイナミッ
ク回路を使用する場合がある。ダイナミック回路は、ク
ロックのある期間（例えば、クロックがローレベル電圧
の時）に出力をプリチャージし、残りの期間（例えば、
クロックがハイレベル電圧の時）で論理を出力する回路
であるが、入力信号が論理決定期間より遅くやって来る
場合は動作が不確かになる。
【０００３】そこで、クロック信号を遅らせて作るタイ
ミング信号で、論理決定期間を短くして、入力信号が論
理決定期間前に決まるようにする。図７は従来の回路構
成を説明する図である。集積回路１には外部クロック信
号１００を受けて内部クロック信号を生成するフェーズ
ロックドループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏ
ｐ；ＰＬＬ）回路２と内部回路６で構成される。また、
ＰＬＬ回路が出力する信号１０５をクロック信号として
内部回路は動作する。一部の回路はクロック信号を遅延
器７ａで遅らせて生成したタイミング信号１０６ａを使
って動作する。内部回路には，外部リセット信号１０
１、外部入力信号１０２、外部出力信号１０３、外部入
出力信号１０４が入力され、目的の処理を行う。
【０００４】図８は遅延器の内部構成を示す回路図であ
る。インバータ回路１０が複数段従列接続されることに
よって構成されている。インバータ１段当りＴｄinv の
遅延を持つとした場合、２ｎ段では２ｎ×Ｔｄinv 時間
の遅延が得られる。
【０００５】図９は遅延信号を使用するダイナミック回
路の例である。ダイナミック回路は出力信号１１３をプ
リチャージするＰＭＯＳトランジスタ１６と論理を決定
するＮＭＯＳトランジスタ１７及び論理決定期間を決め
るＮＭＯＳトランジスタ１８から構成される。ＮＭＯＳ
トランジスタ１７にはロジック回路１９の出力信号１１
１が入力されている。クロック信号１０５と遅延器７ｂ
で遅らせたタイミング信号１０６ｂとの論理積信号をＡ
ＮＤ回路２０で生成して論理決定期間タイミング信号１
１２を生成する。この時の遅延器の遅延はロジック回路
の遅延以上に設定する。
【０００６】
【発明が解決しようとする課題】図１０は図９のダイナ
ミック回路の動作を示すタイミングチャートであり、図
９中の各信号と同等の信号は同一符号によって示されて
いる。
【０００７】同図（ａ）は設計時の標準条件でのタイミ
ングを示す図である。クロック信号１０５を遅延器７ｂ
で遅らせてタイミング信号１０６ｂを生成している。こ
の遅延時間はＴｄであるものとする。論理決定タイミン
グ信号１１２はクロック信号１０５とタイミング信号１
０６ｂとの論理積によって得られる。
【０００８】ダイナミック回路の入力信号となるロジッ
ク回路の出力信号１１１はクロック信号に対して時間Ｔ
ｄlogic の遅延時間で到達する。この信号を受けて論理
決定タイミング信号がハイ電圧の時にダイナミック回路
は処理結果を出力する。しかし、集積回路の作成時のト
ランジスタ性能や寄生抵抗成分や寄生容量成分のばらつ
き等でロジック回路の出力遅延時間が増加して時間Ｔｄ
logic ’になり、時間Ｔｄよりも大きくなることがあ
る。この場合のタイミングが同図（ｂ）に示されてい
る。
【０００９】ダイナミック回路の出力は変化する前のロ
ジック出力信号で一旦論理を作成した後、再度変化した
後のロジック出力信号で出力を変化させてしまう。出力
の変化はハイレベルの電圧からローレベルの電圧への方
向だけであるから、本来の出力がハイレベルでなくては
ならないときに、前のロジック回路出力による出力がロ
ーになっていた場合は、出力はローレベルのままにな
り、回路が誤動作してしまう。
【００１０】同図（ｃ）に示されているように、クロッ
ク周期を長くしても、時間Ｔｄは変化しないため、正常
動作にならない。これを避けるためには、時間Ｔｄと時
間Ｔｄlogic との間にマージンを設け、ばらつきがあっ
ても正常に動作できるように設計する必要がある。も
し、クロック信号の周期が短い場合、このマージンの時
間がクロック周期に対して無視できない時間になり、性
能の低下を招くことになる。よって、マージンをできる
だけ削減させる必要がある。
【００１１】ＰＬＬ２を構成する電圧制御発振器５はイ
ンバータを複数段従列接続してループを構成し、これら
インバータによる遅延時間を制御する機構を備えること
で発振周波数の制御を行う。このインバータ接続の中間
の端子を出力し、タイミング信号を生成することもでき
る。しかし、クロック信号と同様にこの信号を内部回路
に分配する必要がある。この場合、クロック信号とタイ
ミング信号の内部回路への到達時間を一致させる必要が
あり、実現が困難であるという欠点がある。
【００１２】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はタイミング信
号をクロックから遅延器で生成する場合においても、マ
ージンを削減することによって，動作周波数を高く設計
することのできる集積回路を提供することである。
【００１３】
【課題を解決するための手段】本発明による集積回路
は、電圧制御発振器の発振出力信号を帰還し外部から与
えられるクロック信号との位相比較結果に応じて該発振
器の発振周波数を制御するフェーズロックドループ回路
と、この発振出力信号を所定時間遅延させる遅延器とを
含み、この遅延後の信号と前記発振出力信号とから生成
される信号を論理回路の論理決定タイミング信号として
用いる集積回路であって、前記遅延器は、前記位相比較
結果に応じた制御信号によって遅延時間が変化制御され
ることを特徴とする。
【００１４】要するに本集積回路においては、タイミン
グ信号にマージンを与えるのではなく、内部の遅延器に
よる遅延時間を外部から制御しているのである。これに
より、内部回路のタイミング信号を生成する遅延器の遅
延も変化するので、周波数を遅くすることによって、正
常に動作できるようにしているのである。そのため、設
計時のマージンを削減しても、クロック周波数を調整す
ることによって、正常に動作させることができるのであ
る。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【００１６】図１は本発明による集積回路の第１の実施
の形態を示すブロック図である。同図において、図７と
同等部分は同一符号により示されており、その部分の詳
細な説明は省略する。図において、集積回路１は外部か
ら入力された外部クロック信号１００を使ってＰＬＬ２
が内部回路６を動作させる内部クロック信号１０５を生
成する。
【００１７】ＰＬＬ２は位相検出器３、ローパスフィル
タ４及び電圧制御発振器５から構成される。位相検出器
の出力をローパスフィルタに入力し、ローパスフィルタ
の出力を電圧制御発振器に入力する。電圧制御発振器の
出力が内部クロック信号として使われ、一方で、位相検
出器に入力される。外部クロック信号も位相検出器に入
力され、その位相差が出力にパルスとなって現われる。
内部回路の一部に使用されるタイミング信号１０６は遅
延器７でクロック信号を遅らせることによって生成され
る。この遅延器の遅延量を、電圧制御発振器５の周波数
制御に使用する電圧制御信号１０７を使って制御する。
【００１８】図２は図１中の遅延器７の構成例を示す図
である。同図を参照すると、遅延器７は、インバータ１
０が複数段従列接続されて構成されている。夫々のイン
バータ出力に遅延を調整するための負荷として、ＮＭＯ
Ｓトランジスタ１１とコンデンサ１２との直列回路が接
続されている。
【００１９】つまり、遅延器７は、インバータ並びにそ
の出力に並列接続されたＮＭＯＳトランジスタ及びコン
デンサからなる時定数回路を含んで構成されているので
ある。そして、ＮＭＯＳトランジスタのチャネルの抵抗
（オン抵抗）を、電圧制御信号１０７で調整することに
よって，夫々のインバータの遅延時間を制御し、全体の
遅延時間を調整するのである。なお、ＰＬＬの電圧制御
発振器の発振器を構成するインバータチェーンループも
同様な構成で遅延の調整を行っていれば、クロック周波
数にほぼ比例して、遅延を制御することができる。
【００２０】図３は図１の回路の動作を示すタイミング
図である。
【００２１】同図においては、図９のダイナミック回路
の遅延器を図１の遅延器７で置換えた回路を想定してい
る。
【００２２】図３（ａ）には設計時の標準状態での遅延
を想定したタイミングが示されている。クロック信号１
０５を遅延器７で時間Ｔｄだけ遅らせてタイミング信号
１０６を生成する。論理決定期間はクロック信号１０５
の立上りから時間Ｔｄだけ遅れて始まり、立下りで終わ
る。ロジック回路は時間Ｔｄlogic だけ遅れて信号を出
力し、ダイナミック回路の入力に入る。遅延時間Ｔｄは
時間Ｔｄlogic 以上に設定しているので、論理決定期間
はロジック回路の出力が確定してからになる。
【００２３】製造時のばらつきによって、ロジック回路
の出力が遅れて遅延時間がＴｄlogic ’になった場合が
図３（ｂ）に示されている。クロック周波数を元のまま
にすると、時間Ｔｄよりも時間Ｔｄlogic ’の方が長く
なり、論理決定期間内に入力信号が変化することになる
ため，正常動作しなくなる。ここで、外部クロック信号
の周期を長くすると図３（ｃ）に示されているようなタ
イミングになる。ＰＬＬ２はこの周波数に等しくなるよ
うに電圧制御発振器５を制御する。この制御電圧が遅延
器７に入力されているため、ほぼ比例して時間Ｔｄが長
くなり、時間Ｔｄ’になる。時間Ｔｄ’が時間Ｔｄlogi
c ’以上になると、論理決定期間内にロジック回路出力
が変化しないので、ダイナミック回路は正常に動作す
る。
【００２４】図４は本発明による集積回路の第２の実施
の形態を示すブロック図である。ＰＬＬ２、内部回路
６、遅延器７は第１の実施例と同様である。遅延器の制
御信号入力にはコンデンサ８が備わり、ＰＬＬからの制
御電圧信号１０５との間にスイッチ９が入っている。こ
のスイッチ９はＣＭＯＳのトランスファーゲー卜等で構
成することができる。
【００２５】スイッチ９はリセット信号１０１で制御さ
れ、集積回路のリセット期間においてオン状態になる。
一方、集積回路の通常動作時はオフ状態である。これに
より、リセット期間中に制御電圧によってコンデンサ８
が充電され、リセット解除後はこのコンデンサ８の充電
出力である電圧信号１０９によって、遅延器７の遅延時
間を一定に保つように制御する。要するに、集積回路が
ノイズの影響を受けることの少ないリセット期間中にコ
ンデンサ８を充電し、その後はスイッチ９をオフ状態に
してコンデンサ８の充電電圧で遅延器７の遅延時間を一
定に制御するのである。
【００２６】ＰＬＬから遅延器までの距離は比較的長く
なることもあり、クロック信号や内部回路のロジック信
号の動作によって発生するノイズを受ける可能性があ
る。遅延器の制御信号は電圧の信号なので、ノイズによ
る電圧の変化によって、遅延器７による遅延時間が不安
定になることが考えられる。しかし、このスイッチ９と
コンデンサ８とを遅延器７の近くに配置することによっ
て、ノイズの影響を極力下げることができるのである。
【００２７】図５は本発明による集積回路の第３の実施
の形態を示すブロック図である。クロック周波数範囲を
広くするため、ＰＬＬの電圧制御発振器のインバータの
段数を外部からの切替信号１１０で調整することがあ
る。この場合、同じ信号を遅延器にも入力して、遅延器
のインバータ段数も切り替えるべきである。
【００２８】図６は本発明の第３の実施例を構成する遅
延器と電圧制御発振器の構成例である。図６（ａ）は遅
延器７の回路構成例を示す図である。同図を参照すると
遅延器は、インバータ１０が従列接続され、遅延調整用
の負荷となるＮＭＯＳトランジスタ１１とコンデンサ１
２とが夫々のインバータの出力に接続されている。ＮＭ
ＯＳトランジスタの各ゲートには電圧制御信号１０７が
入力され、遅延量を調整する。インバータチェーンの中
間信号を取出して、選択器１４で一方の信号を出力す
る。選択器１４は外部からの周波数レンジ切替信号１１
０で切換制御される。
【００２９】図６（ｂ）は電圧制御発振器５の構成例を
示す図である。同図を参照すると電圧制御発振器５は、
遅延器７と同様に、インバータ１０と、ＮＭＯＳトラン
ジスタ１１と、コンデンサ１２とで１つ１つの遅延可変
インバータを構成する。そして、これをループ状に奇数
段接続して発振器を構成する。また、その途中の信号を
選択器１５に入力して、ループを構成するインバータの
段数を変更できるようにする。こうすることによって、
発振周波数範囲を変更することができるのである。な
お、選択器１５の切替えは、外部から入力される周波数
レンジ切替信号１１０で行う。
【００３０】従来の回路では、タイミング信号にマージ
ンを与えることによって，製造時のばらつきが発生した
場合でも、正常に動作できるようにしていた。これに対
し本回路では、外部クロック周波数によって、内部回路
のタイミング信号を生成する遅延器の遅延も変化するの
で、周波数を遅くすることによって、正常に動作できる
ようにしている。そのため、設計時のマージンを削減し
ても、クロック周波数を調整することによって、正常動
作をさせることができるのである。また、設計時のマー
ジンが削減できるので、クロック周波数が高くなっても
信号の動作に使える時間（マージンを除いた時間）を長
くすることができるのである。
【００３１】請求項の記載に関連して本発明は更に次の
態様をとりうる。
【００３２】（１）前記位相比較結果に応じた制御信号
は、前記位相比較結果を入力とするローパスフィルタの
出力信号であることを特徴とする請求項１記載の集積回
路。
【００３３】（２）前記制御信号は、前記ＭＯＳトラン
ジスタのゲートに印加されることを特徴とする請求項２
記載の集積回路。
【００３４】（３）前記遅延回路は、前記インバータ
と、その出力に並列接続されたＭＯＳトランジスタ及び
コンデンサの直列回路とからなる時定数回路が偶数段従
属接続されてなることを特徴とする請求項２記載の集積
回路。
【００３５】
【発明の効果】以上説明したように本発明は、タイミン
グ信号にマージンを与えるのではなく、内部の遅延器に
よる遅延時間を外部から制御することにより、内部回路
のタイミング信号を生成する遅延器の遅延時間も変化さ
せ、周波数を遅くすることによって、正常に動作できる
という効果がある。そのため、設計時のマージンを削減
しても、クロック周波数を調整することによって、正常
に動作させることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による集積回路の構
成を示すブロック図である。
【図２】図１中の遅延器の内部構成例を示す回路図であ
る。
【図３】図１の集積回路の動作を示すタイミングチャー
トであり、（ａ）は設計時、（ｂ）は製造時、（ｃ）は
クロック周期を長くした場合の動作を示す。
【図４】本発明の第２の実施の形態による集積回路の構
成を示すブロック図である。
【図５】本発明の第３の実施の形態による集積回路の構
成を示すブロック図である。
【図６】（ａ）は図５中の遅延器の内部構成例を示す回
路図、（ｂ）は図５中の電圧制御発振器の内部構成例を
示す回路図である。
【図７】従来の集積回路の構成を示すブロック図であ
る。
【図８】図７中の遅延器の内部構成例を示す回路図であ
る。
【図９】ダイナミック回路の構成例を示す回路図であ
る。
【図１０】図７の集積回路の動作を示すタイミングチャ
ートであり、（ａ）は設計時、（ｂ）は製造時、（ｃ）
はクロック周期を長くした場合の動作を示す。
【符号の説明】
１ 集積回路 ２ ＰＬＬ回路 ３ 位相検出回路 ４ ローパスフィルタ ５ 電圧制御発振器 ６ 内部回路 ７ 遅延器 ８ コンデンサ ９ スイッチ

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 電圧制御発振器の発振出力信号を帰還し
    外部から与えられるクロック信号との位相比較結果に応
    じて該発振器の発振周波数を制御するフェーズロックド
    ループ回路と、この発振出力信号を所定時間遅延させる
    遅延器とを含み、この遅延後の信号を用いて動作する集
    積回路であって、 前記遅延器は、インバータと、その出力に並列接続され
    たＭＯＳトランジスタ及びコンデンサの直列回路とから
    なる時定数回路が複数段従属接続されて構成され、前記
    位相比較結果に応じた制御信号によって充電されるコン
    デンサを更に含み、前記充電されるコンデンサは、前記
    自集積回路のリセット期間に充電され、前記充電される
    コンデンサの充電電圧によって、前記ＭＯＳトランジス
    タのオン抵抗を制御し、前記遅延器は前記制御信号によ
    って遅延時間が変化制御されることを特徴とする集積回
    路。
  2. 【請求項２】 前記電圧制御発振器は、インバータが複
    数ループ状に接続されたインバータループと、前記イン
    バータループを構成する各インバータの出力に並列接続
    されたＭＯＳトランジスタ及びコンデンサの直列回路と
    を含み、前記ＭＯＳトランジスタのオン抵抗を前記制御
    信号によって変化制御することを特徴とする請求項１に
    記載の集積回路。
  3. 【請求項３】 外部から入力される切替信号に応じて前
    記インバータループにおけるインバータの電気的接続段
    数を増減する手段を更に含むことを特徴とする請求項２
    記載の集積回路。
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