JP3487309B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
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- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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- H—ELECTRICITY
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、特に、内部クロック信号に同期して動作する内
部回路ブロックおよび入出力ラッチ回路に種々のタイミ
ングの内部クロック信号を供給することを可能にした半
導体集積回路装置に関するものである。
に関し、特に、内部クロック信号に同期して動作する内
部回路ブロックおよび入出力ラッチ回路に種々のタイミ
ングの内部クロック信号を供給することを可能にした半
導体集積回路装置に関するものである。
【０００２】
【従来の技術】半導体集積回路装置においては、ＬＳＩ
の大規模化および高速化に伴いクロック信号のスキュー
が無視できなくなってきている。また、ＬＳＩの大規模
化に伴うピン数の増加によって、同時スイッチングノイ
ズの大きさが大きな問題となってきている。
の大規模化および高速化に伴いクロック信号のスキュー
が無視できなくなってきている。また、ＬＳＩの大規模
化に伴うピン数の増加によって、同時スイッチングノイ
ズの大きさが大きな問題となってきている。
【０００３】図２１は、従来の半導体集積回路装置の一
例を示すＬＳＩのブロック図である。図２１を参照し
て、このＬＳＩは、半導体基板１００上に形成されたド
ライバトランジスタ１０１、入力バッファ回路３１，３
２，３３、入力ラッチ回路４１，４２，４３、内部回路
ブロック２１，２２，２３、出力ラッチ回路５１，５
２，５３および出力バッファ回路６１，６２，６３を含
む。
例を示すＬＳＩのブロック図である。図２１を参照し
て、このＬＳＩは、半導体基板１００上に形成されたド
ライバトランジスタ１０１、入力バッファ回路３１，３
２，３３、入力ラッチ回路４１，４２，４３、内部回路
ブロック２１，２２，２３、出力ラッチ回路５１，５
２，５３および出力バッファ回路６１，６２，６３を含
む。
【０００４】第１の内部回路ブロック２１には、ＬＳＩ
の外部から第１の入力バッファ回路３１および第１の入
力ラッチ回路４１を介して第１の入力データ信号Ｉ１が
入力される。第１の内部回路ブロック２１から第１の出
力ラッチ回路５１および第１の出力バッファ回路６１を
介してＬＳＩの外部に第１の出力データ信号Ｏ１が出力
される。
の外部から第１の入力バッファ回路３１および第１の入
力ラッチ回路４１を介して第１の入力データ信号Ｉ１が
入力される。第１の内部回路ブロック２１から第１の出
力ラッチ回路５１および第１の出力バッファ回路６１を
介してＬＳＩの外部に第１の出力データ信号Ｏ１が出力
される。
【０００５】同様に、第２の内部回路ブロック２２に
は、ＬＳＩの外部から第２の入力バッファ回路３２およ
び第２の入力ラッチ回路４２を介して第２の入力データ
信号Ｉ２が入力される。第２の内部回路ブロック２２か
ら第２の出力ラッチ回路５２および第２の出力バッファ
回路６２を介してＬＳＩの外部に第２の出力データ信号
Ｏ２が出力される。
は、ＬＳＩの外部から第２の入力バッファ回路３２およ
び第２の入力ラッチ回路４２を介して第２の入力データ
信号Ｉ２が入力される。第２の内部回路ブロック２２か
ら第２の出力ラッチ回路５２および第２の出力バッファ
回路６２を介してＬＳＩの外部に第２の出力データ信号
Ｏ２が出力される。
【０００６】同様に、第３の内部回路ブロック２３に
は、ＬＳＩの外部から第３の入力バッファ回路３３およ
び第３の入力ラッチ回路４３を介して第３の入力データ
信号Ｉ３が入力される。第３の内部回路ブロック２３か
ら第３の出力ラッチ回路５３および第３の出力バッファ
回路６３を介してＬＳＩの外部に第３の出力データ信号
Ｏ３が出力される。
は、ＬＳＩの外部から第３の入力バッファ回路３３およ
び第３の入力ラッチ回路４３を介して第３の入力データ
信号Ｉ３が入力される。第３の内部回路ブロック２３か
ら第３の出力ラッチ回路５３および第３の出力バッファ
回路６３を介してＬＳＩの外部に第３の出力データ信号
Ｏ３が出力される。
【０００７】ドライバトランジスタ１０１は、ＬＳＩの
外部からの外部クロック信号ＣＬＫを受ける。ドライバ
トランジスタ１０１から第１〜第３の入力ラッチ回路４
１〜４３のそれぞれ、第１〜第３の内部回路ブロック２
１〜２３のそれぞれおよび第１〜第３の出力ラッチ回路
５１〜５３のそれぞれには、単一の内部クロック信号が
与えられる。
外部からの外部クロック信号ＣＬＫを受ける。ドライバ
トランジスタ１０１から第１〜第３の入力ラッチ回路４
１〜４３のそれぞれ、第１〜第３の内部回路ブロック２
１〜２３のそれぞれおよび第１〜第３の出力ラッチ回路
５１〜５３のそれぞれには、単一の内部クロック信号が
与えられる。
【０００８】次に、図２１に示されたＬＳＩの動作につ
いて説明する。ドライバトランジスタ１０１は、外部ク
ロック信号ＣＬＫに応答して単一の内部クロック信号
を、第１〜第３の入力ラッチ回路４１〜４３のそれぞ
れ、第１〜第３の内部回路ブロック２１〜２３のそれぞ
れおよび第１〜第３の出力ラッチ回路５１〜５３のそれ
ぞれに向けて同時に出力する。
いて説明する。ドライバトランジスタ１０１は、外部ク
ロック信号ＣＬＫに応答して単一の内部クロック信号
を、第１〜第３の入力ラッチ回路４１〜４３のそれぞ
れ、第１〜第３の内部回路ブロック２１〜２３のそれぞ
れおよび第１〜第３の出力ラッチ回路５１〜５３のそれ
ぞれに向けて同時に出力する。
【０００９】第１〜第３の入力ラッチ回路４１〜４３の
それぞれ、第１〜第３の内部回路ブロック２１〜２３の
それぞれおよび第１〜第３の出力ラッチ回路５１〜５３
のそれぞれは、与えられた内部クロック信号に同期して
動作する。
それぞれ、第１〜第３の内部回路ブロック２１〜２３の
それぞれおよび第１〜第３の出力ラッチ回路５１〜５３
のそれぞれは、与えられた内部クロック信号に同期して
動作する。
【００１０】その動作を第１の入力バッファ回路３１か
ら第１の出力バッファ回路６１までの信号伝送経路を代
表例として説明すると次のようになる。第１の入力デー
タ信号Ｉ１が第１の入力バッファ回路３１を介して第１
の入力ラッチ回路４１に与えられる。第１の入力ラッチ
回路４１は、与えられた内部クロック信号に同期して所
定のラッチ動作を行ない、与えられた第１の入力データ
信号Ｉ１を第１の内部回路ブロック２１に与える。
ら第１の出力バッファ回路６１までの信号伝送経路を代
表例として説明すると次のようになる。第１の入力デー
タ信号Ｉ１が第１の入力バッファ回路３１を介して第１
の入力ラッチ回路４１に与えられる。第１の入力ラッチ
回路４１は、与えられた内部クロック信号に同期して所
定のラッチ動作を行ない、与えられた第１の入力データ
信号Ｉ１を第１の内部回路ブロック２１に与える。
【００１１】第１の内部回路ブロック２１は、与えられ
た内部クロック信号に同期して、与えられた第１の入力
データ信号Ｉ１に所定の信号処理を行ない、その結果と
して第１の出力データ信号Ｏ１を第１の出力ラッチ回路
５１に与える。第１の出力ラッチ回路５１は、与えられ
た内部クロック信号に同期して所定のラッチ動作を行な
い、与えられた第１の出力データ信号Ｏ１を第１の出力
バッファ回路６１に与える。第１の出力データ信号Ｏ１
は、第１の出力バッファ回路６１を介してＬＳＩの外部
に出力される。
た内部クロック信号に同期して、与えられた第１の入力
データ信号Ｉ１に所定の信号処理を行ない、その結果と
して第１の出力データ信号Ｏ１を第１の出力ラッチ回路
５１に与える。第１の出力ラッチ回路５１は、与えられ
た内部クロック信号に同期して所定のラッチ動作を行な
い、与えられた第１の出力データ信号Ｏ１を第１の出力
バッファ回路６１に与える。第１の出力データ信号Ｏ１
は、第１の出力バッファ回路６１を介してＬＳＩの外部
に出力される。
【００１２】また、第２の入力バッファ回路３２から第
２の出力バッファ回路６２までの信号伝送経路での各部
の動作と、第３の入力バッファ回路３３から第３の出力
バッファ回路６３までの信号伝送経路での各部の動作と
は、前述した第１の入力バッファ回路３１から第１の出
力バッファ回路６１までの信号伝送経路での各部の動作
と同様に行なわれる。
２の出力バッファ回路６２までの信号伝送経路での各部
の動作と、第３の入力バッファ回路３３から第３の出力
バッファ回路６３までの信号伝送経路での各部の動作と
は、前述した第１の入力バッファ回路３１から第１の出
力バッファ回路６１までの信号伝送経路での各部の動作
と同様に行なわれる。
【００１３】このような構成の従来の半導体集積回路装
置では、その構成に起因して次のような問題があった。
置では、その構成に起因して次のような問題があった。
【００１４】第１の問題は、ドライバトランジスタ１０
１から各内部回路のブロックまでの距離が異なるため
に、内部回路ブロック相互間で内部クロック信号につい
てのクロックスキューが生じ、そのためにＬＳＩの高速
動作時に誤動作が生じるということである。
１から各内部回路のブロックまでの距離が異なるため
に、内部回路ブロック相互間で内部クロック信号につい
てのクロックスキューが生じ、そのためにＬＳＩの高速
動作時に誤動作が生じるということである。
【００１５】第２の問題は、各出力ラッチ回路が単一の
内部クロック信号に同期して動作するためすべての出力
データ信号が同時に出力されるので、同時スイッチング
ノイズが生じるということである。この同時スイッチン
グノイズとは、複数の出力バッファ回路の同時のスイッ
チング動作により半導体基板１００に同時に電流が流れ
ることにより生じるノイズである。
内部クロック信号に同期して動作するためすべての出力
データ信号が同時に出力されるので、同時スイッチング
ノイズが生じるということである。この同時スイッチン
グノイズとは、複数の出力バッファ回路の同時のスイッ
チング動作により半導体基板１００に同時に電流が流れ
ることにより生じるノイズである。
【００１６】第３の問題は、次のとおりである。複数の
ＬＳＩの相互間でデータ信号のやり取りをするシステム
において、各ＬＳＩ間での信号の遅延の程度が異なる場
合に各ＬＳＩの動作タイミングが同じであると、各ＬＳ
Ｉでは、データ信号の遅延に起因してその他のＬＳＩか
ら出力されるデータ信号を適切に取込めなくなるという
不都合がある。このような不都合を解消するためには、
各ＬＳＩのデータ信号の入出力タイミングを変更する必
要がある。しかし、従来のＬＳＩでは、入力ラッチ回路
の動作タイミングおよび出力ラッチ回路の動作タイミン
グのそれぞれが固定されている。このため、ＬＳＩがボ
ードに実装された場合にデータ信号の入出力タイミング
を変更するには、各ＬＳＩにおいて、生成される内部ク
ロック信号の位相を変更するという煩わしい作業を行な
う必要があった。これが第３の問題である。
ＬＳＩの相互間でデータ信号のやり取りをするシステム
において、各ＬＳＩ間での信号の遅延の程度が異なる場
合に各ＬＳＩの動作タイミングが同じであると、各ＬＳ
Ｉでは、データ信号の遅延に起因してその他のＬＳＩか
ら出力されるデータ信号を適切に取込めなくなるという
不都合がある。このような不都合を解消するためには、
各ＬＳＩのデータ信号の入出力タイミングを変更する必
要がある。しかし、従来のＬＳＩでは、入力ラッチ回路
の動作タイミングおよび出力ラッチ回路の動作タイミン
グのそれぞれが固定されている。このため、ＬＳＩがボ
ードに実装された場合にデータ信号の入出力タイミング
を変更するには、各ＬＳＩにおいて、生成される内部ク
ロック信号の位相を変更するという煩わしい作業を行な
う必要があった。これが第３の問題である。
【００１７】第４の問題は、次のとおりである。従来の
ＬＳＩでは、各入力ラッチ回路の動作タイミングが同じ
である。このため、ＬＳＩをボードに実装した際に各入
力ラッチ回路につながる信号線ごとにデータ信号の遅延
が異なる場合には、各入力ラッチ回路に入力されるデー
タ信号の位相を合わせるために各信号線に遅延素子を挿
入する必要があった。同様に、各出力ラッチ回路につな
がる信号線ごとにデータ信号の遅延が異なる場合には、
出力されるデータ信号の到着先のＬＳＩにおけるデータ
信号の位相を合わせるために各信号線に遅延素子を挿入
する必要があった。このように信号線に遅延素子が挿入
されると、回路の実装面積が大きくなるという問題があ
った。これが第４の問題である。
ＬＳＩでは、各入力ラッチ回路の動作タイミングが同じ
である。このため、ＬＳＩをボードに実装した際に各入
力ラッチ回路につながる信号線ごとにデータ信号の遅延
が異なる場合には、各入力ラッチ回路に入力されるデー
タ信号の位相を合わせるために各信号線に遅延素子を挿
入する必要があった。同様に、各出力ラッチ回路につな
がる信号線ごとにデータ信号の遅延が異なる場合には、
出力されるデータ信号の到着先のＬＳＩにおけるデータ
信号の位相を合わせるために各信号線に遅延素子を挿入
する必要があった。このように信号線に遅延素子が挿入
されると、回路の実装面積が大きくなるという問題があ
った。これが第４の問題である。
【００１８】複数のＬＳＩに与えられるクロック信号に
ついて、ＬＳＩ間でのクロックスキューを解消する可能
性がある発明としては、特開平１−２６１０１８号公報
に開示された発明がある。その発明では、クロック入力
信号を少しずつ遅延させた複数の遅延信号を生成する遅
延信号生成回路と、前記複数の遅延信号のうちから必要
な遅延信号を選択的に出力する選択回路とをＬＳＩ内部
に備える。その発明では、前記遅延信号生成回路および
前記選択回路によって、クロック入力信号に同期して動
作する複数のＬＳＩ間におけるクロックスキューが調整
される。
ついて、ＬＳＩ間でのクロックスキューを解消する可能
性がある発明としては、特開平１−２６１０１８号公報
に開示された発明がある。その発明では、クロック入力
信号を少しずつ遅延させた複数の遅延信号を生成する遅
延信号生成回路と、前記複数の遅延信号のうちから必要
な遅延信号を選択的に出力する選択回路とをＬＳＩ内部
に備える。その発明では、前記遅延信号生成回路および
前記選択回路によって、クロック入力信号に同期して動
作する複数のＬＳＩ間におけるクロックスキューが調整
される。
【００１９】また、外部クロック信号に基づいて生成さ
れる複数相の内部クロック信号における相間スキューを
解消する可能性がある発明としては、特開平２−１９４
７２１号公報に開示された発明がある。その発明は、外
部クロック信号を分周する分周回路と、その分周回路の
出力信号を受ける微分回路とを備える。その発明では、
これらの回路により、外部クロック信号に基づいて、相
間スキューが削減された複数相の内部クロック信号が生
成される。
れる複数相の内部クロック信号における相間スキューを
解消する可能性がある発明としては、特開平２−１９４
７２１号公報に開示された発明がある。その発明は、外
部クロック信号を分周する分周回路と、その分周回路の
出力信号を受ける微分回路とを備える。その発明では、
これらの回路により、外部クロック信号に基づいて、相
間スキューが削減された複数相の内部クロック信号が生
成される。
【００２０】このような２つの発明は、クロック信号を
遅延させることにより、複数のクロック信号間でのクロ
ックスキューを解消させるものである。このため、この
ような技術を応用すると、信号生成部において外部クロ
ック信号を少しずつ遅延させて位相が異なる複数の内部
クロック信号を生成し、それらの内部クロック信号のそ
れぞれを前記信号生成部からの距離が異なる複数の内部
回路ブロックのそれぞれに供給することにより、内部回
路ブロック間におけるクロックスキューを解消させる技
術が考えられる。
遅延させることにより、複数のクロック信号間でのクロ
ックスキューを解消させるものである。このため、この
ような技術を応用すると、信号生成部において外部クロ
ック信号を少しずつ遅延させて位相が異なる複数の内部
クロック信号を生成し、それらの内部クロック信号のそ
れぞれを前記信号生成部からの距離が異なる複数の内部
回路ブロックのそれぞれに供給することにより、内部回
路ブロック間におけるクロックスキューを解消させる技
術が考えられる。
【００２１】
【発明が解決しようとする課題】しかし、単に、位相が
異なる複数の内部クロック信号を生成し、それらの信号
を内部回路ブロックに与えるだけの構成のＬＳＩでは、
さらに次のような新たな問題がある。以下に、その問題
について説明する。
異なる複数の内部クロック信号を生成し、それらの信号
を内部回路ブロックに与えるだけの構成のＬＳＩでは、
さらに次のような新たな問題がある。以下に、その問題
について説明する。
【００２２】図２２は、従来のＬＳＩにおけるクロック
信号の伝送経路および内部データ信号の伝送経路の一部
を示すブロック図である。この図２２においては、クロ
ック信号およびデータ信号の伝送経路の代表例としてク
ロックバッファ回路１０２、出力ラッチ回路５４および
出力バッファ回路６４における内部クロック信号および
データ信号の伝送経路が示される。
信号の伝送経路および内部データ信号の伝送経路の一部
を示すブロック図である。この図２２においては、クロ
ック信号およびデータ信号の伝送経路の代表例としてク
ロックバッファ回路１０２、出力ラッチ回路５４および
出力バッファ回路６４における内部クロック信号および
データ信号の伝送経路が示される。
【００２３】クロックバッファ回路１０２は、外部クロ
ック信号ＣＬＫに応答して内部クロック信号を生成す
る。出力ラッチ回路５４は、前記内部クロック信号と内
部回路ブロック（図示せず）から与えられるデータ信号
とを受け、その内部クロック信号に応答してデータ信号
のラッチ動作を行ない、そのデータ信号を出力バッファ
回路６４を介し、出力データ信号Ｏとして出力する。
ック信号ＣＬＫに応答して内部クロック信号を生成す
る。出力ラッチ回路５４は、前記内部クロック信号と内
部回路ブロック（図示せず）から与えられるデータ信号
とを受け、その内部クロック信号に応答してデータ信号
のラッチ動作を行ない、そのデータ信号を出力バッファ
回路６４を介し、出力データ信号Ｏとして出力する。
【００２４】図２３は、図２２のＬＳＩの各部における
信号の波形図である。この図２３においては、外部クロ
ック信号、クロックバッファ回路１０２の出力ノードに
おける内部クロック信号ａ、出力ラッチ回路５４の入力
ノードおける内部クロック信号ｂ、出力ラッチ回路５４
の出力ノードにおけるデータ信号ｃおよび出力データ信
号Ｏのそれぞれの波形が示される。
信号の波形図である。この図２３においては、外部クロ
ック信号、クロックバッファ回路１０２の出力ノードに
おける内部クロック信号ａ、出力ラッチ回路５４の入力
ノードおける内部クロック信号ｂ、出力ラッチ回路５４
の出力ノードにおけるデータ信号ｃおよび出力データ信
号Ｏのそれぞれの波形が示される。
【００２５】図２３を参照して、前述の２つの発明の問
題点について説明する。内部クロック信号ａには、外部
クロック信号ＣＬＫに対してクロックバッファ回路１０
２による遅延Ｄｃｂが生じる。内部クロック信号ｂに
は、内部クロック信号ａに対して、クロックバッファ回
路１０２から出力ラッチ回路５４までの配線による遅延
Ｄｌｉｎｅが生じる。データ信号ｃには、内部クロック
信号ｂに対して、出力ラッチ回路５４における内部クロ
ック信号の立上がりからラッチ出力までの遅延Ｄｏｌが
生じる。出力データ信号Ｏには、データ信号ｃに対し
て、出力バッファ回路６４による遅延Ｄｏｂが生じる。
題点について説明する。内部クロック信号ａには、外部
クロック信号ＣＬＫに対してクロックバッファ回路１０
２による遅延Ｄｃｂが生じる。内部クロック信号ｂに
は、内部クロック信号ａに対して、クロックバッファ回
路１０２から出力ラッチ回路５４までの配線による遅延
Ｄｌｉｎｅが生じる。データ信号ｃには、内部クロック
信号ｂに対して、出力ラッチ回路５４における内部クロ
ック信号の立上がりからラッチ出力までの遅延Ｄｏｌが
生じる。出力データ信号Ｏには、データ信号ｃに対し
て、出力バッファ回路６４による遅延Ｄｏｂが生じる。
【００２６】これらの遅延により、外部クロック信号Ｃ
ＬＫに対する出力データ信号Ｏの遅延Ｄｔｏｔａｌは、
すべての遅延Ｄｃｂ，Ｄｌｉｎｅ，Ｄｏｌ，Ｄｏｂの合
計値となる。このような遅延Ｄｃｂ，Ｄｌｉｎｅ，Ｄｏ
ｌ，Ｄｏｂの各々は、温度とプロセスのばらつきとによ
って変動する。したがって、前述の２つの発明において
は、外部クロック信号ＣＬＫに対する出力データ信号Ｏ
の遅延によってＬＳＩにおける出力データ信号の出力タ
イミングのばらつきを防ぐことができないという問題が
あった。
ＬＫに対する出力データ信号Ｏの遅延Ｄｔｏｔａｌは、
すべての遅延Ｄｃｂ，Ｄｌｉｎｅ，Ｄｏｌ，Ｄｏｂの合
計値となる。このような遅延Ｄｃｂ，Ｄｌｉｎｅ，Ｄｏ
ｌ，Ｄｏｂの各々は、温度とプロセスのばらつきとによ
って変動する。したがって、前述の２つの発明において
は、外部クロック信号ＣＬＫに対する出力データ信号Ｏ
の遅延によってＬＳＩにおける出力データ信号の出力タ
イミングのばらつきを防ぐことができないという問題が
あった。
【００２７】このような外部クロック信号に対する出力
データ信号の遅延がある場合には、次のような不都合が
ある。その不都合の具体例について説明する。
データ信号の遅延がある場合には、次のような不都合が
ある。その不都合の具体例について説明する。
【００２８】図２４は、共通のシステムクロックに同期
して動作するＣＰＵおよび複数のＬＳＩの構成を示すブ
ロック図である。図２４を参照して、ＣＰＵ３００、第
１のＬＳＩ３０１および第２のＬＳＩ３０２のそれぞれ
が共通のバス３０４に接続される。ＣＰＵ３００、第１
のＬＳＩ３０１および第２のＬＳＩ３０２のそれぞれ
は、システムクロック信号（外部クロック信号）に同期
して動作し、相互間でデータのやり取りが行なわれる。
して動作するＣＰＵおよび複数のＬＳＩの構成を示すブ
ロック図である。図２４を参照して、ＣＰＵ３００、第
１のＬＳＩ３０１および第２のＬＳＩ３０２のそれぞれ
が共通のバス３０４に接続される。ＣＰＵ３００、第１
のＬＳＩ３０１および第２のＬＳＩ３０２のそれぞれ
は、システムクロック信号（外部クロック信号）に同期
して動作し、相互間でデータのやり取りが行なわれる。
【００２９】これらの動作においては、第１のＬＳＩ３
０１および第２のＬＳＩ３０２のうちの一方がデータを
出力しているときには、他方の出力がハイインピーダン
スにされる。それは、第１のＬＳＩ３０１から出力され
るデータと第２のＬＳＩ３０２から出力されるデータと
が衝突しないようにするためである。
０１および第２のＬＳＩ３０２のうちの一方がデータを
出力しているときには、他方の出力がハイインピーダン
スにされる。それは、第１のＬＳＩ３０１から出力され
るデータと第２のＬＳＩ３０２から出力されるデータと
が衝突しないようにするためである。
【００３０】次に動作について説明する。図２５は、図
２４のシステムの正常な動作状態を示すタイミングチャ
ートである。この図２５においては、システムクロック
信号ＳＣ、第１のＬＳＩ３０１の出力データ信号Ａおよ
び第２のＬＳＩ３０２の出力データ信号Ｂが示される。
２４のシステムの正常な動作状態を示すタイミングチャ
ートである。この図２５においては、システムクロック
信号ＳＣ、第１のＬＳＩ３０１の出力データ信号Ａおよ
び第２のＬＳＩ３０２の出力データ信号Ｂが示される。
【００３１】図２５を参照して、第１のＬＳＩ３０１お
よび第２のＬＳＩ３０２は、システムクロック信号ＳＣ
に同期して出力データ信号ＡおよびＢを出力する。この
場合、一方のＬＳＩがデータｄを出力しているときに
は、他方のＬＳＩの出力データ信号がハイインピーダン
スＨＺにされる。この場合、第１のＬＳＩ３０１が出力
するデータｄと第２のＬＳＩ３０２が出力するデータｄ
とが衝突しない。
よび第２のＬＳＩ３０２は、システムクロック信号ＳＣ
に同期して出力データ信号ＡおよびＢを出力する。この
場合、一方のＬＳＩがデータｄを出力しているときに
は、他方のＬＳＩの出力データ信号がハイインピーダン
スＨＺにされる。この場合、第１のＬＳＩ３０１が出力
するデータｄと第２のＬＳＩ３０２が出力するデータｄ
とが衝突しない。
【００３２】しかし、次のような場合には２つのＬＳＩ
３０１，３０２から出力されるデータｄが衝突する。図
２６は、図２４のシステムの異常な動作を示すタイミン
グチャートである。この図２６においても、システムク
ロック信号ＳＣ、第１のＬＳＩ３０１の出力データ信号
Ａおよび第２のＬＳＩ３０２の出力データ信号Ｂが示さ
れる。この図２６には、図２４のシステムの異常な動作
の一例として第２のＬＳＩ３０２の出力データ信号Ｂが
第１のＬＳＩ３０１の出力データ信号Ａに対して遅延し
た状態が示される。
３０１，３０２から出力されるデータｄが衝突する。図
２６は、図２４のシステムの異常な動作を示すタイミン
グチャートである。この図２６においても、システムク
ロック信号ＳＣ、第１のＬＳＩ３０１の出力データ信号
Ａおよび第２のＬＳＩ３０２の出力データ信号Ｂが示さ
れる。この図２６には、図２４のシステムの異常な動作
の一例として第２のＬＳＩ３０２の出力データ信号Ｂが
第１のＬＳＩ３０１の出力データ信号Ａに対して遅延し
た状態が示される。
【００３３】図２６を参照して、外部クロック信号であ
るシステムクロック信号ＳＣに対して出力データ信号Ｂ
が、前述したような遅延Ｄｔｏｔａｌの分だけ遅延する
と、その遅延Ｄｔｏｔａｌに起因してある期間Ｔ１中デ
ータｄが衝突する。
るシステムクロック信号ＳＣに対して出力データ信号Ｂ
が、前述したような遅延Ｄｔｏｔａｌの分だけ遅延する
と、その遅延Ｄｔｏｔａｌに起因してある期間Ｔ１中デ
ータｄが衝突する。
【００３４】このようなデータｄの衝突を防ぐために
は、出力データ信号ＡおよびＢが一致するように出力デ
ータ信号Ａの出力タイミングを遅延させる必要がある。
しかし、前述のように外部クロック信号に対する出力デ
ータ信号の遅延Ｄｔｏｔａｌは、温度およびプロセスに
よってばらつく。このため、遅延Ｄｔｏｔａｌを調整す
る場合には、システムの設計後（ボードに実装した後）
に再調整しなければならないという問題がある。
は、出力データ信号ＡおよびＢが一致するように出力デ
ータ信号Ａの出力タイミングを遅延させる必要がある。
しかし、前述のように外部クロック信号に対する出力デ
ータ信号の遅延Ｄｔｏｔａｌは、温度およびプロセスに
よってばらつく。このため、遅延Ｄｔｏｔａｌを調整す
る場合には、システムの設計後（ボードに実装した後）
に再調整しなければならないという問題がある。
【００３５】次に、外部クロック信号に対する出力デー
タ信号の遅延に起因するその他の問題について説明す
る。図２７は、３つ以上のＬＳＩの間でデータ信号のや
り取りをする構成のシステムのブロック図である。
タ信号の遅延に起因するその他の問題について説明す
る。図２７は、３つ以上のＬＳＩの間でデータ信号のや
り取りをする構成のシステムのブロック図である。
【００３６】図２７を参照して、このシステムは、第１
のＬＳＩ４０１、第２のＬＳＩ４０２および第３のＬＳ
Ｉ４０３を含む。第１のＬＳＩ４０１と第２のＬＳＩ４
０２との間に第１の配線ｌｉｎｅ１が設けられる。第１
のＬＳＩ４０１と第２のＬＳＩ４０２との間に第２の配
線ｌｉｎｅ２が設けられる。第２のＬＳＩ４０２と第３
のＬＳＩ４０３との間に第３の配線ｌｉｎｅ３が設けら
れる。
のＬＳＩ４０１、第２のＬＳＩ４０２および第３のＬＳ
Ｉ４０３を含む。第１のＬＳＩ４０１と第２のＬＳＩ４
０２との間に第１の配線ｌｉｎｅ１が設けられる。第１
のＬＳＩ４０１と第２のＬＳＩ４０２との間に第２の配
線ｌｉｎｅ２が設けられる。第２のＬＳＩ４０２と第３
のＬＳＩ４０３との間に第３の配線ｌｉｎｅ３が設けら
れる。
【００３７】次に、図２７のシステムの動作について説
明する。第１のＬＳＩ４０１の出力データ信号は、第１
の配線ｌｉｎｅ１を介して第２のＬＳＩ４０２に与えら
れるとともに第２の配線ｌｉｎｅ２を介して第３のＬＳ
Ｉ４０３に与えられる。第２のＬＳＩ４０２および第３
のＬＳＩ４０３のそれぞれに与えられる前記出力データ
信号は、第１のＬＳＩ４０１から同時に出力される。第
３のＬＳＩ４０３は、与えられた出力データ信号に１ク
ロック分のデータ処理を施し、その処理の結果としての
出力データ信号を第３の配線ｌｉｎｅ３を介して第２の
ＬＳＩ４０２に与える。
明する。第１のＬＳＩ４０１の出力データ信号は、第１
の配線ｌｉｎｅ１を介して第２のＬＳＩ４０２に与えら
れるとともに第２の配線ｌｉｎｅ２を介して第３のＬＳ
Ｉ４０３に与えられる。第２のＬＳＩ４０２および第３
のＬＳＩ４０３のそれぞれに与えられる前記出力データ
信号は、第１のＬＳＩ４０１から同時に出力される。第
３のＬＳＩ４０３は、与えられた出力データ信号に１ク
ロック分のデータ処理を施し、その処理の結果としての
出力データ信号を第３の配線ｌｉｎｅ３を介して第２の
ＬＳＩ４０２に与える。
【００３８】このようなシステムにおいては、外部クロ
ック信号に対する出力データ信号の遅延により次のよう
な問題が生じる。図２８は、図２７のシステムの動作を
示すタイミングチャートである。
ック信号に対する出力データ信号の遅延により次のよう
な問題が生じる。図２８は、図２７のシステムの動作を
示すタイミングチャートである。
【００３９】この図２８においては、第１のＬＳＩ４０
１における第１の配線ｌｉｎｅ１の側の出力ノードにお
けるデータ信号ＡＯ、第２のＬＳＩ４０２の第１の配線
ｌｉｎｅ１の側の入力ノードにおけるデータ信号ＢＩ
１、第２のＬＳＩ４０２の第３の配線ｌｉｎｅ３の側の
入力ノードにおけるデータ信号ＢＩ２、第３のＬＳＩ４
０３の入力ノードにおけるデータ信号ＣＩおよび第３の
ＬＳＩ４０３の出力ノードにおけるデータ信号ＣＯが示
される。
１における第１の配線ｌｉｎｅ１の側の出力ノードにお
けるデータ信号ＡＯ、第２のＬＳＩ４０２の第１の配線
ｌｉｎｅ１の側の入力ノードにおけるデータ信号ＢＩ
１、第２のＬＳＩ４０２の第３の配線ｌｉｎｅ３の側の
入力ノードにおけるデータ信号ＢＩ２、第３のＬＳＩ４
０３の入力ノードにおけるデータ信号ＣＩおよび第３の
ＬＳＩ４０３の出力ノードにおけるデータ信号ＣＯが示
される。
【００４０】図２８を参照して、第１のＬＳＩ４０１か
らデータＡ１，Ａ２，…が順次出力される。データ信号
ＢＩ１には、データ信号ＡＯに対して、第１の配線ｌｉ
ｎｅ１による遅延Ｄｌｉｎｅ１が生じる。データ信号Ｃ
Ｉ１には、データ信号ＡＯに対して、第２の配線ｌｉｎ
ｅ２による遅延Ｄｌｉｎｅ２が生じる。データ信号ＣＯ
には、データ信号ＡＯに対して、第３のＬＳＩ４０３の
内部におけるデータ信号の遅延による遅延Ｄｃｈｉｐが
生じる。データ信号ＢＩ２には、データ信号ＣＯに対し
て、第３の配線ｌｉｎｅ３による遅延Ｄｌｉｎｅ３が生
じる。
らデータＡ１，Ａ２，…が順次出力される。データ信号
ＢＩ１には、データ信号ＡＯに対して、第１の配線ｌｉ
ｎｅ１による遅延Ｄｌｉｎｅ１が生じる。データ信号Ｃ
Ｉ１には、データ信号ＡＯに対して、第２の配線ｌｉｎ
ｅ２による遅延Ｄｌｉｎｅ２が生じる。データ信号ＣＯ
には、データ信号ＡＯに対して、第３のＬＳＩ４０３の
内部におけるデータ信号の遅延による遅延Ｄｃｈｉｐが
生じる。データ信号ＢＩ２には、データ信号ＣＯに対し
て、第３の配線ｌｉｎｅ３による遅延Ｄｌｉｎｅ３が生
じる。
【００４１】この場合、第２のＬＳＩ４０２が、データ
信号ＢＩ１のデータＡ２とデータ信号ＢＩ２のデータＣ
１とを同時に取込める期間は、外部クロック信号の周期
Ｔから遅延Ｄｃｈｉｐを減算した期間Ｔ２（＝Ｔ−Ｄｃ
ｈｉｐ）である。ただし、それは、遅延Ｄｌｉｎｅ１と
遅延Ｄｌｉｎｅ３とが等しい場合である。このようなシ
ステムでは、第３のＬＳＩ４０３における遅延Ｄｔｏｔ
ａｌが大きくなるに従って遅延Ｄｃｈｉｐが大きくな
る。そして、遅延Ｄｃｈｉｐが大きくなると、周期Ｔ２
が大きくなる。
信号ＢＩ１のデータＡ２とデータ信号ＢＩ２のデータＣ
１とを同時に取込める期間は、外部クロック信号の周期
Ｔから遅延Ｄｃｈｉｐを減算した期間Ｔ２（＝Ｔ−Ｄｃ
ｈｉｐ）である。ただし、それは、遅延Ｄｌｉｎｅ１と
遅延Ｄｌｉｎｅ３とが等しい場合である。このようなシ
ステムでは、第３のＬＳＩ４０３における遅延Ｄｔｏｔ
ａｌが大きくなるに従って遅延Ｄｃｈｉｐが大きくな
る。そして、遅延Ｄｃｈｉｐが大きくなると、周期Ｔ２
が大きくなる。
【００４２】このシステムにおいては、第２のＬＳＩ４
０２は、第１のＬＳＩ４０１から与えられるデータ信号
と第３のＬＳＩ４０３から与えられるデータ信号とを同
時に取込む必要がある。そのためには、システムの設計
後に、たとえば第１の配線ｌｉｎｅ１への遅延素子の挿
入などの素子の付加により第１のＬＳＩ４０１から与え
られるデータ信号と第３のＬＳＩ４０３から与えられる
データ信号とのタイミングを等しくしなければならない
という問題がある。
０２は、第１のＬＳＩ４０１から与えられるデータ信号
と第３のＬＳＩ４０３から与えられるデータ信号とを同
時に取込む必要がある。そのためには、システムの設計
後に、たとえば第１の配線ｌｉｎｅ１への遅延素子の挿
入などの素子の付加により第１のＬＳＩ４０１から与え
られるデータ信号と第３のＬＳＩ４０３から与えられる
データ信号とのタイミングを等しくしなければならない
という問題がある。
【００４３】また、前述の２つの発明には、次のような
問題もある。すなわち、外部クロック信号と内部クロッ
ク信号との位相を揃えることができないということであ
る。さらに、次のような問題もある。すなわち、ＬＳＩ
に与えられる外部クロック信号が、ＬＳＩの外部に設け
られた信号伝送路の温度および電気的特性などの影響に
よりそのデューティ係数が５０％ではなくなった場合に
そのデューティ係数を５０％にすることができないとい
う問題がある。
問題もある。すなわち、外部クロック信号と内部クロッ
ク信号との位相を揃えることができないということであ
る。さらに、次のような問題もある。すなわち、ＬＳＩ
に与えられる外部クロック信号が、ＬＳＩの外部に設け
られた信号伝送路の温度および電気的特性などの影響に
よりそのデューティ係数が５０％ではなくなった場合に
そのデューティ係数を５０％にすることができないとい
う問題がある。
【００４４】この発明は、以上に説明した問題を解決す
るものである。その目的は、クロックスキューの発生を
低減し、しかも、外部クロック信号と内部クロック信号
との位相を揃え、内部クロック信号のデューティ係数の
補償を行ない、各内部回路ブロックの出力タイミングの
ばらつきを低減することである。この発明のその他の目
的は、同時スイッチングノイズを低減することである。
この発明のさらに他の目的は、データ信号の入力タイミ
ングおよび出力タイミングのそれぞれを可変にすること
である。
るものである。その目的は、クロックスキューの発生を
低減し、しかも、外部クロック信号と内部クロック信号
との位相を揃え、内部クロック信号のデューティ係数の
補償を行ない、各内部回路ブロックの出力タイミングの
ばらつきを低減することである。この発明のその他の目
的は、同時スイッチングノイズを低減することである。
この発明のさらに他の目的は、データ信号の入力タイミ
ングおよび出力タイミングのそれぞれを可変にすること
である。
【００４５】
【００４６】
【００４７】
【００４８】
【００４９】
【００５０】
【００５１】
【００５２】
【００５３】
【００５４】
【００５５】
【００５６】
【００５７】
【００５８】
【００５９】
【００６０】
【００６１】
【００６２】
【００６３】
【００６４】
【００６５】
【００６６】
【００６７】
【００６８】
【００６９】
【課題を解決するための手段】請求項１に記載の本発明
は、外部から入力される外部クロック信号に基づいて生
成される内部クロック信号に同期して動作する半導体集
積回路装置であって、内部クロック信号生成手段、複数
の内部回路ブロックおよび複数の信号伝送路を備える。
は、外部から入力される外部クロック信号に基づいて生
成される内部クロック信号に同期して動作する半導体集
積回路装置であって、内部クロック信号生成手段、複数
の内部回路ブロックおよび複数の信号伝送路を備える。
【００７０】内部クロック信号生成手段は、外部クロッ
ク信号に応じて位相が異なる複数の内部クロック信号を
生成する。
ク信号に応じて位相が異なる複数の内部クロック信号を
生成する。
【００７１】複数の内部回路ブロックは、内部クロック
信号生成手段で生成された複数の内部クロック信号のそ
れぞれに同期して動作する。
信号生成手段で生成された複数の内部クロック信号のそ
れぞれに同期して動作する。
【００７２】複数の信号伝送路は、内部クロック信号生
成手段と複数の内部回路ブロックのそれぞれとの間に設
けられる。複数の信号伝送路の各々は、内部クロック信
号生成手段から内部回路ブロックの各々に内部クロック
信号を伝送するとともに内部回路ブロックに伝送された
内部クロック信号を内部クロック信号生成手段に帰還信
号として伝送する。
成手段と複数の内部回路ブロックのそれぞれとの間に設
けられる。複数の信号伝送路の各々は、内部クロック信
号生成手段から内部回路ブロックの各々に内部クロック
信号を伝送するとともに内部回路ブロックに伝送された
内部クロック信号を内部クロック信号生成手段に帰還信
号として伝送する。
【００７３】さらに、内部クロック信号生成手段は、位
相同期ループ手段、位相比較手段および遅延手段を含
む。
相同期ループ手段、位相比較手段および遅延手段を含
む。
【００７４】位相同期ループ手段は、外部クロック信号
と複数の帰還信号のうちの第１の帰還信号とを受け、こ
れらの信号の位相差に基づいて、生成される第１の内部
クロック信号の位相を外部クロック信号の位相に同期さ
せる。
と複数の帰還信号のうちの第１の帰還信号とを受け、こ
れらの信号の位相差に基づいて、生成される第１の内部
クロック信号の位相を外部クロック信号の位相に同期さ
せる。
【００７５】位相比較手段は、第１の帰還信号と複数の
帰還信号のうちの第１の帰還信号とは異なる第２の帰還
信号とを受け、これらの信号の位相を比較してその位相
差を求める。
帰還信号のうちの第１の帰還信号とは異なる第２の帰還
信号とを受け、これらの信号の位相を比較してその位相
差を求める。
【００７６】遅延手段は、第１の内部クロック信号を受
け、その第１の内部クロック信号を位相比較手段で求め
られた位相差に応じて遅延させて第２の内部クロック信
号として生成させる。第１の内部クロック信号は、複数
の信号伝送路のうちの第１の信号伝送路によって前記第
１の帰還信号として伝達され、第２の内部クロック信号
は、複数の信号伝送路のうちの第２の信号伝送路によっ
て第２の帰還信号として伝達される。
け、その第１の内部クロック信号を位相比較手段で求め
られた位相差に応じて遅延させて第２の内部クロック信
号として生成させる。第１の内部クロック信号は、複数
の信号伝送路のうちの第１の信号伝送路によって前記第
１の帰還信号として伝達され、第２の内部クロック信号
は、複数の信号伝送路のうちの第２の信号伝送路によっ
て第２の帰還信号として伝達される。
【００７７】請求項２に記載の本発明は、外部から入力
される外部クロック信号に基づいて生成される内部クロ
ック信号に同期して動作する半導体集積回路装置であっ
て、内部クロック信号生成手段、複数の内部回路ブロッ
クおよび複数の信号伝送路を備える。
される外部クロック信号に基づいて生成される内部クロ
ック信号に同期して動作する半導体集積回路装置であっ
て、内部クロック信号生成手段、複数の内部回路ブロッ
クおよび複数の信号伝送路を備える。
【００７８】内部クロック信号生成手段は、外部クロッ
ク信号に応じて、位相が異なる複数の内部クロック信号
を生成する。複数の内部回路ブロックは、内部クロック
信号生成手段で生成された複数の内部クロック信号のそ
れぞれに同期して動作する。
ク信号に応じて、位相が異なる複数の内部クロック信号
を生成する。複数の内部回路ブロックは、内部クロック
信号生成手段で生成された複数の内部クロック信号のそ
れぞれに同期して動作する。
【００７９】複数の信号伝送路は、内部クロック信号生
成手段と複数の内部回路ブロックのそれぞれとの間に設
けられる。複数の信号伝送路の各々は、内部クロック信
号生成手段から内部回路ブロックの各々に内部クロック
信号を伝送するとともに内部回路ブロックに伝送された
内部クロック信号を内部クロック信号生成手段に帰還信
号として伝送する。
成手段と複数の内部回路ブロックのそれぞれとの間に設
けられる。複数の信号伝送路の各々は、内部クロック信
号生成手段から内部回路ブロックの各々に内部クロック
信号を伝送するとともに内部回路ブロックに伝送された
内部クロック信号を内部クロック信号生成手段に帰還信
号として伝送する。
【００８０】さらに、内部クロック信号生成手段は、位
相同期ループ手段、第１の位相比較手段、第２の位相比
較手段、位相差比較手段および遅延手段を含む。
相同期ループ手段、第１の位相比較手段、第２の位相比
較手段、位相差比較手段および遅延手段を含む。
【００８１】位相同期ループ手段は、外部クロック信号
と複数の帰還信号のうちの第１の帰還信号とを受け、こ
れらの信号の位相差に基づいて、生成される第１の内部
クロック信号の位相を外部クロック信号の位相に同期さ
せる。
と複数の帰還信号のうちの第１の帰還信号とを受け、こ
れらの信号の位相差に基づいて、生成される第１の内部
クロック信号の位相を外部クロック信号の位相に同期さ
せる。
【００８２】第１の位相比較手段は、生成される第１の
内部クロック信号とその第１の内部クロック信号に対応
する第１の帰還信号とを受け、これらの信号の位相を比
較してその位相差を求める。
内部クロック信号とその第１の内部クロック信号に対応
する第１の帰還信号とを受け、これらの信号の位相を比
較してその位相差を求める。
【００８３】第２の位相比較手段は、生成される内部ク
ロック信号のうちの第２の内部クロック信号とその第２
の内部クロック信号に対応する第２の帰還信号とを受
け、これらの信号の位相を比較してその位相差を求め
る。
ロック信号のうちの第２の内部クロック信号とその第２
の内部クロック信号に対応する第２の帰還信号とを受
け、これらの信号の位相を比較してその位相差を求め
る。
【００８４】位相差比較手段は、第１の位相比較手段で
求められた位相差と第２の位相比較手段で求められた位
相差とを比較してその位相差の差を求める。
求められた位相差と第２の位相比較手段で求められた位
相差とを比較してその位相差の差を求める。
【００８５】遅延手段は、第１の内部クロック信号を受
け、その第１の内部クロック信号を位相差比較手段で求
められた位相差の差に応じて遅延させて第２の内部クロ
ック信号として生成させる。
け、その第１の内部クロック信号を位相差比較手段で求
められた位相差の差に応じて遅延させて第２の内部クロ
ック信号として生成させる。
【００８６】請求項３に記載の本発明は、外部から入力
される外部クロック信号に基づいて生成される内部クロ
ック信号に同期して動作する半導体集積回路装置であっ
て、内部クロック信号生成手段、複数の内部回路ブロッ
クおよび複数の信号伝送路を備える。
される外部クロック信号に基づいて生成される内部クロ
ック信号に同期して動作する半導体集積回路装置であっ
て、内部クロック信号生成手段、複数の内部回路ブロッ
クおよび複数の信号伝送路を備える。
【００８７】内部クロック信号生成手段は、外部クロッ
ク信号に基づいて位相が異なる複数の内部クロック信号
を生成する。複数の内部回路ブロックは、内部クロック
信号生成手段で生成された複数の内部クロック信号のそ
れぞれに同期して動作する。
ク信号に基づいて位相が異なる複数の内部クロック信号
を生成する。複数の内部回路ブロックは、内部クロック
信号生成手段で生成された複数の内部クロック信号のそ
れぞれに同期して動作する。
【００８８】複数の信号伝送路は、内部クロック信号生
成手段と複数の内部回路ブロックのそれぞれとの間に設
けられる。複数の信号伝送路の各々は、内部クロック信
号生成手段から内部回路ブロックの各々に内部クロック
信号を伝送するとともに内部回路ブロックに伝送された
内部クロック信号を内部クロック信号生成手段に帰還信
号として伝送する。
成手段と複数の内部回路ブロックのそれぞれとの間に設
けられる。複数の信号伝送路の各々は、内部クロック信
号生成手段から内部回路ブロックの各々に内部クロック
信号を伝送するとともに内部回路ブロックに伝送された
内部クロック信号を内部クロック信号生成手段に帰還信
号として伝送する。
【００８９】さらに、内部クロック信号生成手段は、第
１の選択手段、位相比較手段、電圧制御発振手段、第２
の選択手段および選択制御手段を含む。
１の選択手段、位相比較手段、電圧制御発振手段、第２
の選択手段および選択制御手段を含む。
【００９０】第１の選択手段は、外部クロック信号と複
数の帰還信号のうちの第１の帰還信号および第２の帰還
信号とを受け、外部クロック信号および第１の帰還信号
よりなる第１の組の信号と第１の帰還信号および第２の
帰還信号よりなる第２の組の信号とを選択的に出力す
る。
数の帰還信号のうちの第１の帰還信号および第２の帰還
信号とを受け、外部クロック信号および第１の帰還信号
よりなる第１の組の信号と第１の帰還信号および第２の
帰還信号よりなる第２の組の信号とを選択的に出力す
る。
【００９１】位相比較手段は、第１の選択手段の出力信
号を受け、その出力信号に含まれる２つの信号の位相を
比較し、その位相差を示す信号を出力する。
号を受け、その出力信号に含まれる２つの信号の位相を
比較し、その位相差を示す信号を出力する。
【００９２】電圧制御発振手段は、位相比較手段の出力
信号に応じて第１の内部クロック信号を生成する。遅延
手段は、電圧制御発振手段にて生成される第１の内部ク
ロック信号を受け、その第１の内部クロック信号を位相
比較手段の出力信号に応じて遅延させて第２の内部クロ
ック信号として生成する。
信号に応じて第１の内部クロック信号を生成する。遅延
手段は、電圧制御発振手段にて生成される第１の内部ク
ロック信号を受け、その第１の内部クロック信号を位相
比較手段の出力信号に応じて遅延させて第２の内部クロ
ック信号として生成する。
【００９３】第２の選択手段は、位相比較手段と電圧制
御発振手段および遅延手段との間に設けられ、位相比較
手段の出力信号を電圧制御発振手段および遅延手段に選
択的に与える。
御発振手段および遅延手段との間に設けられ、位相比較
手段の出力信号を電圧制御発振手段および遅延手段に選
択的に与える。
【００９４】選択制御手段は、第１の選択手段において
第１の組の信号を選択する場合には第２の選択手段の出
力信号が電圧制御発振手段に与えられるように第１およ
び第２の選択手段を制御し、第１の選択手段において第
２の組の信号を選択する場合には第２の選択手段の出力
信号が遅延手段に与えられるように第１および第２の選
択手段を制御する。第１の内部クロック信号は、複数の
信号伝送路のうちの第１の信号伝送路によって前記第１
の帰還信号として伝達され、第２の内部クロック信号
は、複数の信号伝送路のうちの第２の信号伝送路によっ
て第２の帰還信号として伝達される。
第１の組の信号を選択する場合には第２の選択手段の出
力信号が電圧制御発振手段に与えられるように第１およ
び第２の選択手段を制御し、第１の選択手段において第
２の組の信号を選択する場合には第２の選択手段の出力
信号が遅延手段に与えられるように第１および第２の選
択手段を制御する。第１の内部クロック信号は、複数の
信号伝送路のうちの第１の信号伝送路によって前記第１
の帰還信号として伝達され、第２の内部クロック信号
は、複数の信号伝送路のうちの第２の信号伝送路によっ
て第２の帰還信号として伝達される。
【００９５】
【００９６】
【００９７】
【００９８】
【００９９】
【０１００】
【０１０１】
【０１０２】
【０１０３】
【０１０４】
【０１０５】
【作用】請求項１に記載の本発明によれば、内部クロッ
ク信号生成手段で生成された位相が異なる複数の内部ク
ロック信号が、複数の信号伝送路のそれぞれを経て複数
の内部回路ブロックのそれぞれに伝送される。内部回路
ブロックのそれぞれに伝送された内部クロック信号のそ
れぞれは、複数の信号伝送路のそれぞれを経て内部クロ
ック信号生成手段に帰還信号として伝送される。
ク信号生成手段で生成された位相が異なる複数の内部ク
ロック信号が、複数の信号伝送路のそれぞれを経て複数
の内部回路ブロックのそれぞれに伝送される。内部回路
ブロックのそれぞれに伝送された内部クロック信号のそ
れぞれは、複数の信号伝送路のそれぞれを経て内部クロ
ック信号生成手段に帰還信号として伝送される。
【０１０６】内部クロック信号生成手段においては、位
相同期ループ手段により、外部クロック信号と第１の帰
還信号との位相差に基づいて、第１の内部クロック信号
の位相が外部クロック信号の位相に同期される。そし
て、位相比較手段により、第１の帰還信号と、第１の帰
還信号とは異なる第２の帰還信号との位相差が求められ
る。この位相差は、第１の帰還信号が得られる内部回路
ブロックおよび内部クロック信号生成手段の間を伝送さ
れる第１の内部クロック信号と、第２の帰還信号が得ら
れる内部回路ブロックおよび内部クロック信号生成手段
の間を伝送される第２の内部クロック信号との間におけ
る信号の遅延の程度を表わすものである。
相同期ループ手段により、外部クロック信号と第１の帰
還信号との位相差に基づいて、第１の内部クロック信号
の位相が外部クロック信号の位相に同期される。そし
て、位相比較手段により、第１の帰還信号と、第１の帰
還信号とは異なる第２の帰還信号との位相差が求められ
る。この位相差は、第１の帰還信号が得られる内部回路
ブロックおよび内部クロック信号生成手段の間を伝送さ
れる第１の内部クロック信号と、第２の帰還信号が得ら
れる内部回路ブロックおよび内部クロック信号生成手段
の間を伝送される第２の内部クロック信号との間におけ
る信号の遅延の程度を表わすものである。
【０１０７】そして、遅延手段により、位相比較手段で
求められた位相差に応じて第１の内部クロック信号が遅
延された信号である第２の内部クロック信号が生成され
る。つまり、第２の内部クロック信号は、第１の内部ク
ロック信号に対する信号の遅延の程度の分だけ遅延され
た信号として生成される。そして、第１の内部クロック
信号は、複数の信号伝送路のうちの第１の信号伝送路に
よって前記第１の帰還信号として伝達され、第２の内部
クロック信号は、複数の信号伝送路のうちの第２の信号
伝送路によって第２の帰還信号として伝達される。
求められた位相差に応じて第１の内部クロック信号が遅
延された信号である第２の内部クロック信号が生成され
る。つまり、第２の内部クロック信号は、第１の内部ク
ロック信号に対する信号の遅延の程度の分だけ遅延され
た信号として生成される。そして、第１の内部クロック
信号は、複数の信号伝送路のうちの第１の信号伝送路に
よって前記第１の帰還信号として伝達され、第２の内部
クロック信号は、複数の信号伝送路のうちの第２の信号
伝送路によって第２の帰還信号として伝達される。
【０１０８】したがって、複数の内部回路ブロックのそ
れぞれに到着する内部クロック信号の位相が自動的に内
部回路ブロック間で一致される。
れぞれに到着する内部クロック信号の位相が自動的に内
部回路ブロック間で一致される。
【０１０９】請求項２に記載の本発明によれば、内部ク
ロック信号生成手段で生成された位相が異なる複数の内
部クロック信号が、複数の信号伝送路のそれぞれを経て
複数の内部回路ブロックのそれぞれに伝送される。外部
回路ブロックのそれぞれに伝送された内部クロック信号
のそれぞれは、複数の信号伝送路のそれぞれを経て内部
クロック信号生成手段に帰還信号として伝送される。
ロック信号生成手段で生成された位相が異なる複数の内
部クロック信号が、複数の信号伝送路のそれぞれを経て
複数の内部回路ブロックのそれぞれに伝送される。外部
回路ブロックのそれぞれに伝送された内部クロック信号
のそれぞれは、複数の信号伝送路のそれぞれを経て内部
クロック信号生成手段に帰還信号として伝送される。
【０１１０】内部クロック信号生成手段においては、位
相同期ループ手段により、外部クロック信号と第１の帰
還信号との位相差に基づいて、第１の内部クロック信号
の位相が外部クロック信号の位相に同期される。
相同期ループ手段により、外部クロック信号と第１の帰
還信号との位相差に基づいて、第１の内部クロック信号
の位相が外部クロック信号の位相に同期される。
【０１１１】そして、第１の位相比較手段により、第１
の内部クロック信号とそれに対応する第１の帰還信号と
の位相差が求められる。この位相差は、第１の内部クロ
ック信号が供給される内部回路ブロックと信号生成手段
との間における信号の遅延の程度を表わすものである。
また、第２の位相比較手段により、第２の内部クロック
信号とそれに対応する第２の帰還信号との位相差が求め
られる。この位相差は、第２の内部クロック信号が供給
される内部回路ブロックと信号生成手段との間における
信号の遅延の程度を表わすものである。
の内部クロック信号とそれに対応する第１の帰還信号と
の位相差が求められる。この位相差は、第１の内部クロ
ック信号が供給される内部回路ブロックと信号生成手段
との間における信号の遅延の程度を表わすものである。
また、第２の位相比較手段により、第２の内部クロック
信号とそれに対応する第２の帰還信号との位相差が求め
られる。この位相差は、第２の内部クロック信号が供給
される内部回路ブロックと信号生成手段との間における
信号の遅延の程度を表わすものである。
【０１１２】そして、位相差比較手段により、第１の位
相比較手段で求められた位相差と第２の位相比較手段で
求められた位相差との差が求められる。この位相差の差
は、内部回路ブロックに到着する第１の内部クロック信
号の位相と第２の内部クロック信号の位相との差を表わ
すものである。
相比較手段で求められた位相差と第２の位相比較手段で
求められた位相差との差が求められる。この位相差の差
は、内部回路ブロックに到着する第１の内部クロック信
号の位相と第２の内部クロック信号の位相との差を表わ
すものである。
【０１１３】そして、遅延手段により、位相差比較手段
で求められた位相差の差に応じて第１の内部クロック信
号が遅延された信号である第２の内部クロック信号が生
成される。
で求められた位相差の差に応じて第１の内部クロック信
号が遅延された信号である第２の内部クロック信号が生
成される。
【０１１４】つまり、第２の内部クロック信号は、第１
の内部クロック信号に対する遅延の程度の分だけ遅延さ
れた信号として生成される。そして、第１の内部クロッ
ク信号は、複数の信号伝送路のうちの第１の信号伝送路
によって前記第１の帰還信号として伝達され、第２の内
部クロック信号は、複数の信号伝送路のうちの第２の信
号伝送路によって第２の帰還信号として伝達される。
の内部クロック信号に対する遅延の程度の分だけ遅延さ
れた信号として生成される。そして、第１の内部クロッ
ク信号は、複数の信号伝送路のうちの第１の信号伝送路
によって前記第１の帰還信号として伝達され、第２の内
部クロック信号は、複数の信号伝送路のうちの第２の信
号伝送路によって第２の帰還信号として伝達される。
【０１１５】したがって、複数の内部回路ブロックのそ
れぞれに到着する内部クロック信号の位相が自動的に内
部回路ブロックの相互間で一致される。
れぞれに到着する内部クロック信号の位相が自動的に内
部回路ブロックの相互間で一致される。
【０１１６】請求項３に記載の本発明によれば、内部ク
ロック信号生成手段で生成された位相が異なる複数の内
部クロック信号が、複数の信号伝送路のそれぞれを経て
複数の内部回路ブロックのそれぞれに伝送される。内部
回路ブロックのそれぞれに伝送された内部クロック信号
のそれぞれは、複数の信号伝送路のそれぞれを経て内部
クロック信号生成手段に帰還信号として伝送される。
ロック信号生成手段で生成された位相が異なる複数の内
部クロック信号が、複数の信号伝送路のそれぞれを経て
複数の内部回路ブロックのそれぞれに伝送される。内部
回路ブロックのそれぞれに伝送された内部クロック信号
のそれぞれは、複数の信号伝送路のそれぞれを経て内部
クロック信号生成手段に帰還信号として伝送される。
【０１１７】内部クロック信号生成手段においては、第
１の選択手段において外部クロック信号および第１の帰
還信号よりなる第１の組の信号が選択された第１の状態
の場合は、位相比較手段により得られる第１の組の信号
の位相差を示す信号が第２の選択手段を介して電圧制御
発振手段に与えられる。そして、電圧制御発振手段によ
り、与えられた信号に基づいて第１の内部クロック信号
が生成される。この場合は、位相比較手段および電圧制
御発振手段を中心として位相同期ループが形成される。
１の選択手段において外部クロック信号および第１の帰
還信号よりなる第１の組の信号が選択された第１の状態
の場合は、位相比較手段により得られる第１の組の信号
の位相差を示す信号が第２の選択手段を介して電圧制御
発振手段に与えられる。そして、電圧制御発振手段によ
り、与えられた信号に基づいて第１の内部クロック信号
が生成される。この場合は、位相比較手段および電圧制
御発振手段を中心として位相同期ループが形成される。
【０１１８】一方、第１の選択手段において第１の帰還
信号および第２の帰還信号よりなる第２の組の信号が選
択された第２の状態の場合は、位相比較手段により得ら
れる第２の組の信号の位相差を示す信号が第２の選択手
段を介して遅延手段に与えられる。
信号および第２の帰還信号よりなる第２の組の信号が選
択された第２の状態の場合は、位相比較手段により得ら
れる第２の組の信号の位相差を示す信号が第２の選択手
段を介して遅延手段に与えられる。
【０１１９】第２の状態において遅延手段に与えられた
第２の組の信号の位相差を示す信号を用いて、第１の状
態においてその第２の組の信号の位相差を示す信号に応
じて第１の内部クロック信号を遅延させた信号である第
２の内部クロック信号を生成すれば、第２の内部クロッ
ク信号は、第１の内部クロック信号に対する遅延の程度
の分だけ遅延された信号として生成される。
第２の組の信号の位相差を示す信号を用いて、第１の状
態においてその第２の組の信号の位相差を示す信号に応
じて第１の内部クロック信号を遅延させた信号である第
２の内部クロック信号を生成すれば、第２の内部クロッ
ク信号は、第１の内部クロック信号に対する遅延の程度
の分だけ遅延された信号として生成される。
【０１２０】したがって、複数の内部回路ブロックのそ
れぞれに到着する内部クロック信号の位相差が自動的に
内部回路ブロックの相互間で一致される。
れぞれに到着する内部クロック信号の位相差が自動的に
内部回路ブロックの相互間で一致される。
【０１２１】
【実施例】次に、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【０１２２】第１実施例
図１は、第１実施例によるＬＳＩの構成を示すブロック
図である。図１を参照して、このＬＳＩは、半導体基板
１００上に形成された内部クロック信号生成回路と、第
１，第２および第３の内部回路ブロック２１，２２，２
３を含む。
図である。図１を参照して、このＬＳＩは、半導体基板
１００上に形成された内部クロック信号生成回路と、第
１，第２および第３の内部回路ブロック２１，２２，２
３を含む。
【０１２３】第１，第２および第３の内部回路ブロック
２１，２２，２３のそれぞれは、内部クロック信号生成
回路１から異なる距離の位置に設けられる。たとえば、
第１，第２および第３の内部回路ブロック２１，２２，
２３の順に内部クロック信号生成回路１からの距離が長
くなっている。
２１，２２，２３のそれぞれは、内部クロック信号生成
回路１から異なる距離の位置に設けられる。たとえば、
第１，第２および第３の内部回路ブロック２１，２２，
２３の順に内部クロック信号生成回路１からの距離が長
くなっている。
【０１２４】内部クロック信号生成回路１は、ＬＳＩの
外部からの外部クロック信号ＣＬＫを受ける。内部クロ
ック信号生成回路１から第１の内部回路ブロック２１に
は、第１の内部クロック信号ＣＬＫ１が与えられる。内
部クロック信号生成回路１から第２の内部回路ブロック
２２には、第２の内部クロック信号ＣＬＫ２が与えられ
る。内部クロック信号生成回路１から第３の内部回路ブ
ロック２３には第３の内部クロック信号ＣＬＫ３が与え
られる。
外部からの外部クロック信号ＣＬＫを受ける。内部クロ
ック信号生成回路１から第１の内部回路ブロック２１に
は、第１の内部クロック信号ＣＬＫ１が与えられる。内
部クロック信号生成回路１から第２の内部回路ブロック
２２には、第２の内部クロック信号ＣＬＫ２が与えられ
る。内部クロック信号生成回路１から第３の内部回路ブ
ロック２３には第３の内部クロック信号ＣＬＫ３が与え
られる。
【０１２５】第１の内部回路ブロック２１には、ＬＳＩ
の外部から入力データ信号Ｉが与えられる。その入力デ
ータ信号Ｉは、第１の内部回路ブロック２１において所
定の信号処理を施され、その信号処理の結果としてのデ
ータ信号が第２の内部回路ブロック２２に与えられる。
第２の内部回路ブロック２２に与えられたデータ信号
は、所定の信号処理を施され、その信号処理の結果とし
てのデータ信号が第３の内部回路ブロック２３に与えら
れる。第３の内部回路ブロック２３に与えられたデータ
信号は、所定の信号処理を施され、その信号処理の結果
としてのデータ信号が出力データ信号ＯとしてＬＳＩの
外部に出力される。
の外部から入力データ信号Ｉが与えられる。その入力デ
ータ信号Ｉは、第１の内部回路ブロック２１において所
定の信号処理を施され、その信号処理の結果としてのデ
ータ信号が第２の内部回路ブロック２２に与えられる。
第２の内部回路ブロック２２に与えられたデータ信号
は、所定の信号処理を施され、その信号処理の結果とし
てのデータ信号が第３の内部回路ブロック２３に与えら
れる。第３の内部回路ブロック２３に与えられたデータ
信号は、所定の信号処理を施され、その信号処理の結果
としてのデータ信号が出力データ信号ＯとしてＬＳＩの
外部に出力される。
【０１２６】このＬＳＩにおいては、内部クロック信号
生成回路１が、外部クロック信号ＣＬＫに基づいて、位
相が異なる第１，第２および第３の内部クロック信号Ｃ
ＬＫ１，ＣＬＫ２，ＣＬＫ３を生成する。第１の内部回
路ブロック２１は、第１の内部クロック信号ＣＬＫ１に
同期して動作する。第２の内部回路ブロック２２は、第
２の内部クロック信号ＣＬＫ２に同期して動作する。第
３の内部回路ブロック２３は、第３の内部クロック信号
ＣＬＫ３に同期して動作する。
生成回路１が、外部クロック信号ＣＬＫに基づいて、位
相が異なる第１，第２および第３の内部クロック信号Ｃ
ＬＫ１，ＣＬＫ２，ＣＬＫ３を生成する。第１の内部回
路ブロック２１は、第１の内部クロック信号ＣＬＫ１に
同期して動作する。第２の内部回路ブロック２２は、第
２の内部クロック信号ＣＬＫ２に同期して動作する。第
３の内部回路ブロック２３は、第３の内部クロック信号
ＣＬＫ３に同期して動作する。
【０１２７】次に、第１，第２および第３の内部回路ブ
ロック２１，２２，２３のそれぞれの構成について説明
する。図２は、図１に示された第１，第２および第３の
内部回路ブロック２１，２２，２３の構成を示すブロッ
ク図である。
ロック２１，２２，２３のそれぞれの構成について説明
する。図２は、図１に示された第１，第２および第３の
内部回路ブロック２１，２２，２３の構成を示すブロッ
ク図である。
【０１２８】図２を参照して、第１の内部回路ブロック
２１は、クロックバッファ回路２１０と、縦続接続され
た３つのＤフリップフロップ２１１，２１２，２１３と
を含む。第２の内部回路ブロック２２は、クロックバッ
ファ回路２２０と、縦続接続された３つのＤフリップフ
ロップ２２１，２２２，２２３とを含む。第３の内部回
路ブロック２３は、クロックバッファ回路２３０と、縦
続接続された３つのＤフリップフロップ２３１，２３
２，２３３とを含む。
２１は、クロックバッファ回路２１０と、縦続接続され
た３つのＤフリップフロップ２１１，２１２，２１３と
を含む。第２の内部回路ブロック２２は、クロックバッ
ファ回路２２０と、縦続接続された３つのＤフリップフ
ロップ２２１，２２２，２２３とを含む。第３の内部回
路ブロック２３は、クロックバッファ回路２３０と、縦
続接続された３つのＤフリップフロップ２３１，２３
２，２３３とを含む。
【０１２９】第１の内部回路ブロック２１において、Ｄ
フリップフロップ２１１，２１２，２１３のそれぞれに
は、クロックバッファ回路２１０を介して第１の内部ク
ロック信号ＣＬＫ１が与えられる。第２の内部回路ブロ
ック２２において、Ｄフリップフロップ２２１，２２
２，２２３のそれぞれには、クロックバッファ回路２２
０を介して第２の内部クロック信号ＣＬＫ２が与えられ
る。第３の内部回路ブロック２３において、Ｄフリップ
フロップ２３１，２３２，２３３のそれぞれには、クロ
ックバッファ回路２３０を介して第３の内部クロック信
号ＣＬＫ３が与えられる。第１の内部回路ブロック２１
における第１段のＤフリップフロップ２１１のデータ入
力端子Ｄには、入力データ信号Ｉが与えられる。
フリップフロップ２１１，２１２，２１３のそれぞれに
は、クロックバッファ回路２１０を介して第１の内部ク
ロック信号ＣＬＫ１が与えられる。第２の内部回路ブロ
ック２２において、Ｄフリップフロップ２２１，２２
２，２２３のそれぞれには、クロックバッファ回路２２
０を介して第２の内部クロック信号ＣＬＫ２が与えられ
る。第３の内部回路ブロック２３において、Ｄフリップ
フロップ２３１，２３２，２３３のそれぞれには、クロ
ックバッファ回路２３０を介して第３の内部クロック信
号ＣＬＫ３が与えられる。第１の内部回路ブロック２１
における第１段のＤフリップフロップ２１１のデータ入
力端子Ｄには、入力データ信号Ｉが与えられる。
【０１３０】第１の内部回路ブロック２１における第３
段のＤフリップフロップ２１３のデータ出力端子Ｑは、
第２の内部回路ブロック２２における第１段のＤフリッ
プフロップ２１１のデータ入力端子Ｄに接続される。第
２の内部回路ブロック２２における第３段のＤフリップ
フロップ２２３のデータ出力端子Ｑは、第３の内部回路
ブロック２３における第１段のＤフリップフロップ２３
１のデータ入力端子Ｄに接続される。第３の内部回路ブ
ロック２３における第３段のＤフリップフロップ２３３
のデータ出力端子Ｑから出力データ信号Ｏが出力され
る。
段のＤフリップフロップ２１３のデータ出力端子Ｑは、
第２の内部回路ブロック２２における第１段のＤフリッ
プフロップ２１１のデータ入力端子Ｄに接続される。第
２の内部回路ブロック２２における第３段のＤフリップ
フロップ２２３のデータ出力端子Ｑは、第３の内部回路
ブロック２３における第１段のＤフリップフロップ２３
１のデータ入力端子Ｄに接続される。第３の内部回路ブ
ロック２３における第３段のＤフリップフロップ２３３
のデータ出力端子Ｑから出力データ信号Ｏが出力され
る。
【０１３１】第１，第２および第３の内部回路ブロック
２１，２２，２３のそれぞれに含まれるすべてのＤフリ
ップフロップは、与えられた内部クロック信号に同期し
て動作する。
２１，２２，２３のそれぞれに含まれるすべてのＤフリ
ップフロップは、与えられた内部クロック信号に同期し
て動作する。
【０１３２】次に、図１に示された内部クロック信号生
成回路１の構成について説明する。図３は、内部クロッ
ク信号生成回路１の構成を示すブロック図である。図３
を参照して、内部クロック信号生成回路１は、ＰＬＬ回
路１０を含む。ＰＬＬ回路１０は、位相比較器１１、ル
ープフィルタ１２およびリングオシレータ１３を含む。
成回路１の構成について説明する。図３は、内部クロッ
ク信号生成回路１の構成を示すブロック図である。図３
を参照して、内部クロック信号生成回路１は、ＰＬＬ回
路１０を含む。ＰＬＬ回路１０は、位相比較器１１、ル
ープフィルタ１２およびリングオシレータ１３を含む。
【０１３３】位相比較器１１には、外部クロック信号Ｃ
ＬＫと帰還された第２の内部クロック信号ＣＬＫ２とが
与えられる。この第２の内部クロック信号ＣＬＫ２は、
たとえば、第２の内部回路ブロック２２のクロックバッ
ファ２２０の出力側から帰還されたものである。位相比
較器１１では、与えられた外部クロック信号ＣＬＫと第
２の内部クロック信号ＣＬＫ２との位相を比較し、その
位相差に応じた電圧の信号をループフィルタ１２に与え
る。
ＬＫと帰還された第２の内部クロック信号ＣＬＫ２とが
与えられる。この第２の内部クロック信号ＣＬＫ２は、
たとえば、第２の内部回路ブロック２２のクロックバッ
ファ２２０の出力側から帰還されたものである。位相比
較器１１では、与えられた外部クロック信号ＣＬＫと第
２の内部クロック信号ＣＬＫ２との位相を比較し、その
位相差に応じた電圧の信号をループフィルタ１２に与え
る。
【０１３４】ループフィルタ１２は、与えられた信号の
高周波成分を除去し、その結果としての信号をリングオ
シレータ１３に与える。リングオシレータ１３は、与え
られた信号に応答して、位相が異なる第１，第２および
第３の内部クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３
のそれぞれを生成する。リングオシレータ１３により生
成される内部クロック信号のそれぞれは、ループフィル
タ１２から与えられる信号の電圧に応答して周波数が変
化させられる。
高周波成分を除去し、その結果としての信号をリングオ
シレータ１３に与える。リングオシレータ１３は、与え
られた信号に応答して、位相が異なる第１，第２および
第３の内部クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３
のそれぞれを生成する。リングオシレータ１３により生
成される内部クロック信号のそれぞれは、ループフィル
タ１２から与えられる信号の電圧に応答して周波数が変
化させられる。
【０１３５】次に、リングオシレータ１３の構成につい
て説明する。図４は、図３に示されたリングオシレータ
１３の構成を示すブロック図である。図４を参照して、
リングオシレータ１３は、バイアス発生回路１３１と、
環状に接続された奇数段の可変遅延インバータ１３２，
１３２，…１３２とを含む。
て説明する。図４は、図３に示されたリングオシレータ
１３の構成を示すブロック図である。図４を参照して、
リングオシレータ１３は、バイアス発生回路１３１と、
環状に接続された奇数段の可変遅延インバータ１３２，
１３２，…１３２とを含む。
【０１３６】バイアス発生回路１３１では、電源電位を
受ける電源ノードＶＤＤと接地電位を受ける接地ノード
ＧＮＤとの間にＰＭＯＳトランジスタ１３１１，ＮＭＯ
Ｓトランジスタ１３１２および抵抗１３１３が直列に接
続される。電源ノードＶＤＤと接地ノードＧＮＤとの間
には、ＰＭＯＳトランジスタ１３１４およびＮＭＯＳト
ランジスタ１３１５も直列に接続される。
受ける電源ノードＶＤＤと接地電位を受ける接地ノード
ＧＮＤとの間にＰＭＯＳトランジスタ１３１１，ＮＭＯ
Ｓトランジスタ１３１２および抵抗１３１３が直列に接
続される。電源ノードＶＤＤと接地ノードＧＮＤとの間
には、ＰＭＯＳトランジスタ１３１４およびＮＭＯＳト
ランジスタ１３１５も直列に接続される。
【０１３７】ＮＭＯＳトランジスタ１３１２のゲートに
は、図３のループフィルタ１２の出力信号が与えられ
る。ＰＭＯＳトランジスタ１３１１，１３１４のそれぞ
れのゲートは、ＰＭＯＳトランジスタ１３１１およびＮ
ＭＯＳトランジスタ１３１２の間のノードに接続され
る。ＮＭＯＳトランジスタ１３１５のゲートは、ＰＭＯ
Ｓトランジスタ１３１４およびＮＭＯＳトランジスタ１
３１５の間のノードＮ１に接続される。
は、図３のループフィルタ１２の出力信号が与えられ
る。ＰＭＯＳトランジスタ１３１１，１３１４のそれぞ
れのゲートは、ＰＭＯＳトランジスタ１３１１およびＮ
ＭＯＳトランジスタ１３１２の間のノードに接続され
る。ＮＭＯＳトランジスタ１３１５のゲートは、ＰＭＯ
Ｓトランジスタ１３１４およびＮＭＯＳトランジスタ１
３１５の間のノードＮ１に接続される。
【０１３８】可変遅延インバータ１３２，１３２，…の
各々は、同じ構成である。各々の可変遅延インバータ１
３２においては、電源ノードＶＤＤと接地ノードＧＮＤ
との間にＰＭＯＳトランジスタ１３２１，１３２２，Ｎ
ＭＯＳトランジスタ１３２３，１３２４が直列に接続さ
れる。
各々は、同じ構成である。各々の可変遅延インバータ１
３２においては、電源ノードＶＤＤと接地ノードＧＮＤ
との間にＰＭＯＳトランジスタ１３２１，１３２２，Ｎ
ＭＯＳトランジスタ１３２３，１３２４が直列に接続さ
れる。
【０１３９】各々の可変遅延インバータ１３２のＰＭＯ
Ｓトランジスタ１３２１のゲートは、バイアス発生回路
１３１におけるＰＭＯＳトランジスタ１３１１とＮＭＯ
Ｓトランジスタ１３１２との間のノードＮ１に接続され
る。各々の可変遅延インバータ１３２のＮＭＯＳトラン
ジスタ１３２４のゲートは、バイアス発生回路１３１に
おけるＰＭＯＳトランジスタ１３１４とＮＭＯＳトラン
ジスタ１３１５との間のノードＮ２に接続される。
Ｓトランジスタ１３２１のゲートは、バイアス発生回路
１３１におけるＰＭＯＳトランジスタ１３１１とＮＭＯ
Ｓトランジスタ１３１２との間のノードＮ１に接続され
る。各々の可変遅延インバータ１３２のＮＭＯＳトラン
ジスタ１３２４のゲートは、バイアス発生回路１３１に
おけるＰＭＯＳトランジスタ１３１４とＮＭＯＳトラン
ジスタ１３１５との間のノードＮ２に接続される。
【０１４０】各々の可変遅延インバータ１３２における
ＰＭＯＳトランジスタ１３２２およびＮＭＯＳトランジ
スタ１３２３のそれぞれのゲートは、その前段の可変遅
延インバータ１３２におけるＰＭＯＳトランジスタ１３
２２およびＮＭＯＳトランジスタ１３２３の間のノード
に接続される。
ＰＭＯＳトランジスタ１３２２およびＮＭＯＳトランジ
スタ１３２３のそれぞれのゲートは、その前段の可変遅
延インバータ１３２におけるＰＭＯＳトランジスタ１３
２２およびＮＭＯＳトランジスタ１３２３の間のノード
に接続される。
【０１４１】言い換えると、各々の可変遅延インバータ
におけるＰＭＯＳトランジスタ１３２２およびＮＭＯＳ
トランジスタ１３２３の間のノードは、次段の可変遅延
インバータ１３２におけるＰＭＯＳトランジスタ１３２
２およびＮＭＯＳトランジスタ１３２３のそれぞれのゲ
ートに接続される。
におけるＰＭＯＳトランジスタ１３２２およびＮＭＯＳ
トランジスタ１３２３の間のノードは、次段の可変遅延
インバータ１３２におけるＰＭＯＳトランジスタ１３２
２およびＮＭＯＳトランジスタ１３２３のそれぞれのゲ
ートに接続される。
【０１４２】このように環状に接続された奇数段の可変
遅延インバータのうちの所定の可変遅延インバータ１３
２，１３２の間のノードから第１の内部クロック信号Ｃ
ＬＫ１が出力される。その第１の内部クロック信号ＣＬ
Ｋ１が出力されるノードのたとえば次段のノードから
は、第２の内部クロック信号ＣＬＫ２が出力される。そ
の第２の内部クロック信号ＣＬＫ２が出力されるノード
のたとえば次段のノードからは、第３の内部クロック信
号ＣＬＫ３が出力される。
遅延インバータのうちの所定の可変遅延インバータ１３
２，１３２の間のノードから第１の内部クロック信号Ｃ
ＬＫ１が出力される。その第１の内部クロック信号ＣＬ
Ｋ１が出力されるノードのたとえば次段のノードから
は、第２の内部クロック信号ＣＬＫ２が出力される。そ
の第２の内部クロック信号ＣＬＫ２が出力されるノード
のたとえば次段のノードからは、第３の内部クロック信
号ＣＬＫ３が出力される。
【０１４３】次に、リングオシレータ１３の動作につい
て説明する。各々の可変遅延インバータ１３２におい
て、ＰＭＯＳトランジスタ１３２２およびＮＭＯＳトラ
ンジスタ１３２３は、遅延インバータとして動作する。
これにより可変遅延インバータ１３２，１３２，…のそ
れぞれの間の信号線には、クロック信号の波形が現われ
る。
て説明する。各々の可変遅延インバータ１３２におい
て、ＰＭＯＳトランジスタ１３２２およびＮＭＯＳトラ
ンジスタ１３２３は、遅延インバータとして動作する。
これにより可変遅延インバータ１３２，１３２，…のそ
れぞれの間の信号線には、クロック信号の波形が現われ
る。
【０１４４】そのクロック信号の周波数は、ＰＭＯＳト
ランジスタ１３２１およびＮＭＯＳトランジスタ１３２
４のそれぞれのゲートに与えられる電圧の大きさに応じ
て変化させられる。すなわち、前記クロック信号の周波
数は、バイアス発生回路１３１の出力信号の電圧の大き
さに応じて変化させられる。
ランジスタ１３２１およびＮＭＯＳトランジスタ１３２
４のそれぞれのゲートに与えられる電圧の大きさに応じ
て変化させられる。すなわち、前記クロック信号の周波
数は、バイアス発生回路１３１の出力信号の電圧の大き
さに応じて変化させられる。
【０１４５】バイアス発生回路１３１では、ループフィ
ルタ１２から与えられる信号の電圧が上昇すると、ＮＭ
ＯＳトランジスタ１３１２のオン抵抗が低下してノード
Ｎ１の電圧が低下する。このため、ＰＭＯＳトランジス
タ１３１１、１３１４および１３２１のそれぞれのゲー
ト電圧が低下する。ＰＭＯＳトランジスタ１３１４のゲ
ート電圧が低下すると、ＰＭＯＳトランジスタ１３１４
のオン抵抗が減少してノードＮ２の電圧が上昇する。
ルタ１２から与えられる信号の電圧が上昇すると、ＮＭ
ＯＳトランジスタ１３１２のオン抵抗が低下してノード
Ｎ１の電圧が低下する。このため、ＰＭＯＳトランジス
タ１３１１、１３１４および１３２１のそれぞれのゲー
ト電圧が低下する。ＰＭＯＳトランジスタ１３１４のゲ
ート電圧が低下すると、ＰＭＯＳトランジスタ１３１４
のオン抵抗が減少してノードＮ２の電圧が上昇する。
【０１４６】このようにＰＭＯＳトランジスタ１３２１
のゲートの電圧が低下し、ＮＭＯＳトランジスタ１３２
４のゲートの電圧が上昇すると、可変遅延インバータ１
３２を構成するトランジスタのドライブ能力が大きくな
る。その結果、可変遅延インバータ１３２の動作速度が
速くなり、リングオシレータ１３において生成される第
１，第２および第３の内部クロック信号ＣＬＫ１，ＣＬ
Ｋ２，ＣＬＫ３のそれぞれの周波数が高くなる。
のゲートの電圧が低下し、ＮＭＯＳトランジスタ１３２
４のゲートの電圧が上昇すると、可変遅延インバータ１
３２を構成するトランジスタのドライブ能力が大きくな
る。その結果、可変遅延インバータ１３２の動作速度が
速くなり、リングオシレータ１３において生成される第
１，第２および第３の内部クロック信号ＣＬＫ１，ＣＬ
Ｋ２，ＣＬＫ３のそれぞれの周波数が高くなる。
【０１４７】逆に、ループフィルタ１２からＮＭＯＳト
ランジスタ１３１２のゲートに与えられる電圧が低下す
ると、可変遅延インバータ１３２を構成するトランジス
タのドライブ能力が小さくなる。その結果、可変遅延イ
ンバータ１３２の動作速度が遅くなり、リングオシレー
タ１３において生成される第１，第２および第３の内部
クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のそれぞれ
の周波数が低くなる。
ランジスタ１３１２のゲートに与えられる電圧が低下す
ると、可変遅延インバータ１３２を構成するトランジス
タのドライブ能力が小さくなる。その結果、可変遅延イ
ンバータ１３２の動作速度が遅くなり、リングオシレー
タ１３において生成される第１，第２および第３の内部
クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のそれぞれ
の周波数が低くなる。
【０１４８】次に、この第１実施例によるＬＳＩの全体
の動作について説明する。内部クロック信号生成回路１
により生成された第１，第２および第３の内部クロック
信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のそれぞれは、第
１，第２および第３の内部回路ブロック２１，２２，２
３のそれぞれに与えられる。
の動作について説明する。内部クロック信号生成回路１
により生成された第１，第２および第３の内部クロック
信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のそれぞれは、第
１，第２および第３の内部回路ブロック２１，２２，２
３のそれぞれに与えられる。
【０１４９】第１，第２および第３の内部回路ブロック
２１，２２，２３の各々においては、与えられた内部ク
ロック信号に同期して各Ｄフリップフロップが動作す
る。各Ｄフリップフロップの動作により、第１，第２お
よび第３の内部回路ブロック２１，２２，２３は、第１
の内部回路ブロック２１が入力データ信号Ｉを取込み、
各内部回路ブロックのＤフリップフロップの動作により
入力データ信号Ｉに信号処理を施して第３の内部回路ブ
ロック２３から出力データ信号Ｏを出力する。
２１，２２，２３の各々においては、与えられた内部ク
ロック信号に同期して各Ｄフリップフロップが動作す
る。各Ｄフリップフロップの動作により、第１，第２お
よび第３の内部回路ブロック２１，２２，２３は、第１
の内部回路ブロック２１が入力データ信号Ｉを取込み、
各内部回路ブロックのＤフリップフロップの動作により
入力データ信号Ｉに信号処理を施して第３の内部回路ブ
ロック２３から出力データ信号Ｏを出力する。
【０１５０】このような動作において、Ｄフリップフロ
ップ２１１〜２３３の各々は、次のように動作する。
ップ２１１〜２３３の各々は、次のように動作する。
【０１５１】図５は、Ｄフリップフロップの動作を示す
タイミングチャートである。この図５においては、内部
クロック信号ＣＬＫｎと、Ｄフリップフロップに入力さ
れるデータ信号Ｄと、Ｄフリップフロップから出力され
るデータ信号Ｑとが示される。この図５における斜線
は、データの不定期間を示している。
タイミングチャートである。この図５においては、内部
クロック信号ＣＬＫｎと、Ｄフリップフロップに入力さ
れるデータ信号Ｄと、Ｄフリップフロップから出力され
るデータ信号Ｑとが示される。この図５における斜線
は、データの不定期間を示している。
【０１５２】図５を参照して、Ｄフリップフロップは、
内部クロック信号ＣＬＫｎの立上がりエッジの前後にセ
ットアップ時間Ｕとホールド時間Ｈとを必要とする。出
力されるデータ信号Ｑは、内部クロック信号ＣＬＫｎの
立上がりエッジから所定時間ＤＣＱの経過後に有効なデ
ータとなる。
内部クロック信号ＣＬＫｎの立上がりエッジの前後にセ
ットアップ時間Ｕとホールド時間Ｈとを必要とする。出
力されるデータ信号Ｑは、内部クロック信号ＣＬＫｎの
立上がりエッジから所定時間ＤＣＱの経過後に有効なデ
ータとなる。
【０１５３】次に、内部回路ブロックの相互間において
内部クロック信号のスキューが生じた場合のＤフリップ
フロップの動作について説明する。
内部クロック信号のスキューが生じた場合のＤフリップ
フロップの動作について説明する。
【０１５４】図６は、内部クロック信号にクロックスキ
ューが生じた場合のＤフリップフロップの動作を示すタ
イミングチャートである。この図６においては、代表例
として、第１の内部クロック信号ＣＬＫ１、第２の内部
クロック信号ＣＬＫ２、第１の内部回路ブロック２１の
出力段のＤフリップフロップ２１３から出力されるデー
タ信号Ｑ１および第２の内部回路ブロック２２の入力段
のＤフリップフロップ２２１に入力されるデータ信号Ｄ
２が示される。この図６においても、斜線は、データの
不定期間を示している。
ューが生じた場合のＤフリップフロップの動作を示すタ
イミングチャートである。この図６においては、代表例
として、第１の内部クロック信号ＣＬＫ１、第２の内部
クロック信号ＣＬＫ２、第１の内部回路ブロック２１の
出力段のＤフリップフロップ２１３から出力されるデー
タ信号Ｑ１および第２の内部回路ブロック２２の入力段
のＤフリップフロップ２２１に入力されるデータ信号Ｄ
２が示される。この図６においても、斜線は、データの
不定期間を示している。
【０１５５】この図６の場合は、Ｄフリップフロップ２
１３とＤフリップフロップ２２１との間におけるデータ
信号の遅延Ｄｄよりも第１の内部クロック信号ＣＬＫ１
と第２の内部クロック信号ＣＬＫ２との間のクロックス
キューＤＳが大きいという条件での動作状態である。
１３とＤフリップフロップ２２１との間におけるデータ
信号の遅延Ｄｄよりも第１の内部クロック信号ＣＬＫ１
と第２の内部クロック信号ＣＬＫ２との間のクロックス
キューＤＳが大きいという条件での動作状態である。
【０１５６】図６を参照して、クロックスキューＤＳが
データ信号の遅延Ｄｄよりも大きいと、データ信号Ｄ２
を受けるフリップフロップ２２１では、データ信号Ｄ２
のデータの不定期間において、与えられたデータ信号Ｄ
２を取込むおそれがあるという不都合が生じる。この不
都合を解消するためには、データ信号の遅延Ｄｄよりも
クロックスキューＤＳが小さくなるまで第２の内部クロ
ック信号ＣＬＫ２の位相を早めればよい。
データ信号の遅延Ｄｄよりも大きいと、データ信号Ｄ２
を受けるフリップフロップ２２１では、データ信号Ｄ２
のデータの不定期間において、与えられたデータ信号Ｄ
２を取込むおそれがあるという不都合が生じる。この不
都合を解消するためには、データ信号の遅延Ｄｄよりも
クロックスキューＤＳが小さくなるまで第２の内部クロ
ック信号ＣＬＫ２の位相を早めればよい。
【０１５７】引続きＬＳＩの全体の動作について説明す
る。第１実施例によるＬＳＩにおいては、前述したよう
に内部クロック信号生成回路１から第１，第２および第
３の内部回路ブロック２１，２２，２３までの距離が、
第１，第２および第３の内部回路ブロック２１，２２，
２３の順に長いので、このような距離に起因して生じる
クロックスキューをなくすために、各内部クロック信号
の位相をクロックスキューの分だけ異ならせておく。す
なわち、図７に示されるように、生成される内部クロッ
ク信号の位相を予め異ならせておけばよい。
る。第１実施例によるＬＳＩにおいては、前述したよう
に内部クロック信号生成回路１から第１，第２および第
３の内部回路ブロック２１，２２，２３までの距離が、
第１，第２および第３の内部回路ブロック２１，２２，
２３の順に長いので、このような距離に起因して生じる
クロックスキューをなくすために、各内部クロック信号
の位相をクロックスキューの分だけ異ならせておく。す
なわち、図７に示されるように、生成される内部クロッ
ク信号の位相を予め異ならせておけばよい。
【０１５８】図７は、内部クロック信号生成回路１にお
いて生成される第１，第２および第３の内部クロック信
号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３を示すタイミングチャ
ートである。図７を参照して、第１の内部クロック信号
ＣＬＫ１は、第２の内部クロック信号ＣＬＫ２を基準と
してこれらの信号の間のクロックスキューＤＳ１の分だ
け位相が進んだ信号として生成される。第３の内部クロ
ック信号ＣＬＫ３は、第２の内部クロック信号ＣＬＫ２
を基準として、これらの信号の間のクロックスキューＤ
Ｓ２の分だけ位相が遅れた信号として生成される。
いて生成される第１，第２および第３の内部クロック信
号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３を示すタイミングチャ
ートである。図７を参照して、第１の内部クロック信号
ＣＬＫ１は、第２の内部クロック信号ＣＬＫ２を基準と
してこれらの信号の間のクロックスキューＤＳ１の分だ
け位相が進んだ信号として生成される。第３の内部クロ
ック信号ＣＬＫ３は、第２の内部クロック信号ＣＬＫ２
を基準として、これらの信号の間のクロックスキューＤ
Ｓ２の分だけ位相が遅れた信号として生成される。
【０１５９】図７に示された内部クロック信号ＣＬＫ
１，ＣＬＫ２，ＣＬＫ３のそれぞれが、第１，第２およ
び第３の内部回路ブロック２１，２２，２３のそれぞれ
に到着すると、図８に示されるような位相になる。
１，ＣＬＫ２，ＣＬＫ３のそれぞれが、第１，第２およ
び第３の内部回路ブロック２１，２２，２３のそれぞれ
に到着すると、図８に示されるような位相になる。
【０１６０】図８は、内部回路ブロック２１，２２，２
３に到着した内部クロック信号ＣＬＫ１，ＣＬＫ２，Ｃ
ＬＫ３のタイミングチャートである。図８を参照して、
内部クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は、ク
ロック信号相互間に生じるクロックスキューの分だけ位
相が予め異ならされているので、内部回路ブロック２
１，２２，２３に到着したときの位相が一致する。した
がって、第１実施例によるＬＳＩでは、内部クロック信
号のクロックスキューが解消される。
３に到着した内部クロック信号ＣＬＫ１，ＣＬＫ２，Ｃ
ＬＫ３のタイミングチャートである。図８を参照して、
内部クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は、ク
ロック信号相互間に生じるクロックスキューの分だけ位
相が予め異ならされているので、内部回路ブロック２
１，２２，２３に到着したときの位相が一致する。した
がって、第１実施例によるＬＳＩでは、内部クロック信
号のクロックスキューが解消される。
【０１６１】それに加えて、第１実施例によるＬＳＩで
は、内部クロック信号生成回路１がＰＬＬ回路１０によ
って内部クロック信号を生成するため、次のような効果
が得られる。
は、内部クロック信号生成回路１がＰＬＬ回路１０によ
って内部クロック信号を生成するため、次のような効果
が得られる。
【０１６２】ＰＬＬ回路１０の位相同期機能により、内
部回路ブロック２１，２２，２３のそれぞれに到着する
内部クロック信号２１，２２，２３のそれぞれの位相を
外部クロック信号ＣＬＫの位相に同期させることができ
る。ＰＬＬ回路１０においては、リングオシレータ１３
により内部クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３
が生成されるため、外部クロック信号ＣＬＫのデューテ
ィ係数が通常の値である５０％でなくなった場合でもデ
ューティ係数が５０％の内部クロック信号を生成させる
ことができる。
部回路ブロック２１，２２，２３のそれぞれに到着する
内部クロック信号２１，２２，２３のそれぞれの位相を
外部クロック信号ＣＬＫの位相に同期させることができ
る。ＰＬＬ回路１０においては、リングオシレータ１３
により内部クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３
が生成されるため、外部クロック信号ＣＬＫのデューテ
ィ係数が通常の値である５０％でなくなった場合でもデ
ューティ係数が５０％の内部クロック信号を生成させる
ことができる。
【０１６３】第２実施例
次に、第２実施例について説明する。図９は、第２実施
例によるＬＳＩの構成を示すブロック図である。図９の
ＬＳＩが図２１のＬＳＩと異なるのは、内部クロック信
号生成回路１が設けられていることおよびセレクタ７が
設けられていることである。
例によるＬＳＩの構成を示すブロック図である。図９の
ＬＳＩが図２１のＬＳＩと異なるのは、内部クロック信
号生成回路１が設けられていることおよびセレクタ７が
設けられていることである。
【０１６４】内部クロック信号生成回路１において生成
される内部クロック信号のうち第２の内部クロック信号
ＣＬＫ２が、入力ラッチ回路４１，４２，４３のそれぞ
れと、内部回路ブロック２１，２２，２３のそれぞれと
に与えられる。
される内部クロック信号のうち第２の内部クロック信号
ＣＬＫ２が、入力ラッチ回路４１，４２，４３のそれぞ
れと、内部回路ブロック２１，２２，２３のそれぞれと
に与えられる。
【０１６５】セレクタ７には、内部クロック信号生成回
路１から内部クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ
３が与えられるとともに第１および第２のセレクト信号
ＳＥＬ１，ＳＥＬ２が与えられる。セレクタ７から出力
ラッチ回路５１，５２，５３のそれぞれには、第１およ
び第２のセレクト信号ＳＥＬ１，ＳＥＬ２に基づいて内
部クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のうちの
１つの内部クロック信号が選択的に与えられる。
路１から内部クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ
３が与えられるとともに第１および第２のセレクト信号
ＳＥＬ１，ＳＥＬ２が与えられる。セレクタ７から出力
ラッチ回路５１，５２，５３のそれぞれには、第１およ
び第２のセレクト信号ＳＥＬ１，ＳＥＬ２に基づいて内
部クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のうちの
１つの内部クロック信号が選択的に与えられる。
【０１６６】次に、セレクタ７の構成について説明す
る。図１０は、セレクタ７の構成を示すブロック図であ
る。図１０を参照して、セレクタ７は、２つのインバー
タ７１，７２、３つのＡＮＤゲート７３，７４，７５お
よび１つのＯＲゲート７６を含む。
る。図１０は、セレクタ７の構成を示すブロック図であ
る。図１０を参照して、セレクタ７は、２つのインバー
タ７１，７２、３つのＡＮＤゲート７３，７４，７５お
よび１つのＯＲゲート７６を含む。
【０１６７】ＡＮＤゲート７３には、第１のセレクト信
号ＳＥＬ１と、インバータ７２により反転された第２の
セレクト信号ＳＥＬ２と、第１のクロック信号ＣＬＫ１
とが与えられる。ＡＮＤゲート７４には、インバータ７
１により反転された第１のセレクト信号ＳＥＬ１と、第
２のセレクト信号ＳＥＬ２と、第２の内部クロック信号
ＣＬＫ２とが与えられる。
号ＳＥＬ１と、インバータ７２により反転された第２の
セレクト信号ＳＥＬ２と、第１のクロック信号ＣＬＫ１
とが与えられる。ＡＮＤゲート７４には、インバータ７
１により反転された第１のセレクト信号ＳＥＬ１と、第
２のセレクト信号ＳＥＬ２と、第２の内部クロック信号
ＣＬＫ２とが与えられる。
【０１６８】ＡＮＤゲート７５には、第１のセレクト信
号ＳＥＬ１、第２のセレクト信号ＳＥＬ２および第３の
内部クロック信号ＣＬＫ３が与えられる。ＡＮＤゲート
７３，７４，７５のそれぞれの出力信号は、ＯＲゲート
７６を介して出力される。
号ＳＥＬ１、第２のセレクト信号ＳＥＬ２および第３の
内部クロック信号ＣＬＫ３が与えられる。ＡＮＤゲート
７３，７４，７５のそれぞれの出力信号は、ＯＲゲート
７６を介して出力される。
【０１６９】次に、セレクタ７の動作について説明す
る。第１のセレクト信号ＳＥＬ１がハイレベルであり、
かつ第２のセレクト信号ＳＥＬ２がローレベルである場
合には、ＡＮＤゲート７３からＯＲゲート７６を介して
第１の内部クロック信号ＣＬＫ１が出力される。第１の
セレクト信号ＳＥＬ１がローレベルであり、かつ第２の
セレクト信号ＳＥＬ２がハイレベルである場合には、Ａ
ＮＤゲート７４からＯＲゲート７６を介して第２の内部
クロック信号ＣＬＫ２が出力される。第１のセレクト信
号ＳＥＬ１および第２のセレクト信号ＳＥＬ２がともに
ハイレベルである場合には、ＡＮＤゲート７５からＯＲ
ゲート７６を介して第３の内部クロック信号ＣＬＫ３が
出力される。
る。第１のセレクト信号ＳＥＬ１がハイレベルであり、
かつ第２のセレクト信号ＳＥＬ２がローレベルである場
合には、ＡＮＤゲート７３からＯＲゲート７６を介して
第１の内部クロック信号ＣＬＫ１が出力される。第１の
セレクト信号ＳＥＬ１がローレベルであり、かつ第２の
セレクト信号ＳＥＬ２がハイレベルである場合には、Ａ
ＮＤゲート７４からＯＲゲート７６を介して第２の内部
クロック信号ＣＬＫ２が出力される。第１のセレクト信
号ＳＥＬ１および第２のセレクト信号ＳＥＬ２がともに
ハイレベルである場合には、ＡＮＤゲート７５からＯＲ
ゲート７６を介して第３の内部クロック信号ＣＬＫ３が
出力される。
【０１７０】次に、セレクタ７の出力信号を受ける出力
ラッチ回路５１，５２，５３の構成について説明する。
これらの出力ラッチ回路は、同じ構成である。また、入
力ラッチ回路４１，４２，４３のそれぞれも出力ラッチ
回路５１，５２，５３と同じ構成である。
ラッチ回路５１，５２，５３の構成について説明する。
これらの出力ラッチ回路は、同じ構成である。また、入
力ラッチ回路４１，４２，４３のそれぞれも出力ラッチ
回路５１，５２，５３と同じ構成である。
【０１７１】図１１は、出力ラッチ回路および入力ラッ
チ回路の１つの回路の構成を示す回路図である。図１１
を参照して、このラッチ回路は、４つのＰＭＯＳトラン
ジスタＴＲ１，ＴＲ２，ＴＲ４，ＴＲ７と、５つのＮＭ
ＯＳトランジスタＴＲ３，ＴＲ５，ＴＲ６，ＴＲ８，Ｔ
Ｒ９とを含む。
チ回路の１つの回路の構成を示す回路図である。図１１
を参照して、このラッチ回路は、４つのＰＭＯＳトラン
ジスタＴＲ１，ＴＲ２，ＴＲ４，ＴＲ７と、５つのＮＭ
ＯＳトランジスタＴＲ３，ＴＲ５，ＴＲ６，ＴＲ８，Ｔ
Ｒ９とを含む。
【０１７２】電源ノードＶＤＤと接地ノードＧＮＤとの
間にトランジスタＴＲ１，ＴＲ２，ＴＲ３が直列に接続
される。電源ノードＶＤＤと接地ノードＧＮＤとの間に
は、トランジスタＴＲ４，ＴＲ５，ＴＲ６も直列に接続
される。電源ノードＶＤＤと接地ノードＧＮＤとの間に
は、トランジスタＴＲ７，ＴＲ８，ＴＲ９も直列に接続
される。トランジスタＴＲ２およびＴＲ３の間のノード
とトランジスタＴＲ５のゲートとが接続される。
間にトランジスタＴＲ１，ＴＲ２，ＴＲ３が直列に接続
される。電源ノードＶＤＤと接地ノードＧＮＤとの間に
は、トランジスタＴＲ４，ＴＲ５，ＴＲ６も直列に接続
される。電源ノードＶＤＤと接地ノードＧＮＤとの間に
は、トランジスタＴＲ７，ＴＲ８，ＴＲ９も直列に接続
される。トランジスタＴＲ２およびＴＲ３の間のノード
とトランジスタＴＲ５のゲートとが接続される。
【０１７３】トランジスタＴＲ４およびＴＲ５の間のノ
ードとトランジスタＴＲ７およびＴＲ９のそれぞれのゲ
ートとが接続される。トランジスタＴＲ２，ＴＲ４，Ｔ
Ｒ６，ＴＲ８のそれぞれのゲートに内部クロック信号Ｃ
ＬＫｎが与えられる。トランジスタＴＲ１，ＴＲ３のそ
れぞれのゲートには、入力されるデータ信号Ｄが与えら
れる。トランジスタＴＲ７およびＴＲ８の間のノードか
らデータ信号Ｑが出力される。
ードとトランジスタＴＲ７およびＴＲ９のそれぞれのゲ
ートとが接続される。トランジスタＴＲ２，ＴＲ４，Ｔ
Ｒ６，ＴＲ８のそれぞれのゲートに内部クロック信号Ｃ
ＬＫｎが与えられる。トランジスタＴＲ１，ＴＲ３のそ
れぞれのゲートには、入力されるデータ信号Ｄが与えら
れる。トランジスタＴＲ７およびＴＲ８の間のノードか
らデータ信号Ｑが出力される。
【０１７４】すなわち、このラッチ回路は、Ｄフリップ
フロップである。したがって、このラッチ回路は、前述
したような図５に示されるタイミングチャートによる動
作と同じ動作をする。
フロップである。したがって、このラッチ回路は、前述
したような図５に示されるタイミングチャートによる動
作と同じ動作をする。
【０１７５】次に、第２実施例によるＬＳＩの全体の動
作について説明する。なお、図２１のＬＳＩと共通する
部分の動作の説明は省略する。
作について説明する。なお、図２１のＬＳＩと共通する
部分の動作の説明は省略する。
【０１７６】セレクタ７においては、セレクト信号ＳＥ
Ｌ１，ＳＥＬ２に応じて、出力される内部クロック信号
が選択される。セレクタ７で選択された内部クロック信
号は、出力ラッチ回路５１，５２，５３のそれぞれに与
えられる。出力ラッチ回路５１，５２，５３のそれぞれ
は、与えられた内部クロック信号に同期して動作する。
Ｌ１，ＳＥＬ２に応じて、出力される内部クロック信号
が選択される。セレクタ７で選択された内部クロック信
号は、出力ラッチ回路５１，５２，５３のそれぞれに与
えられる。出力ラッチ回路５１，５２，５３のそれぞれ
は、与えられた内部クロック信号に同期して動作する。
【０１７７】このＬＳＩでは、出力ラッチ回路５１，５
２，５３に与えられる内部クロック信号がセレクト信号
ＳＥＬ１，ＳＥＬ２に応じて変更されるので、出力ラッ
チ回路５１，５２，５３から対応する出力バッファ回路
６１，６２，６３を介してＬＳＩの外部に出力される出
力データ信号Ｏ１，Ｏ２，Ｏ３の出力タイミングを変更
することが可能である。
２，５３に与えられる内部クロック信号がセレクト信号
ＳＥＬ１，ＳＥＬ２に応じて変更されるので、出力ラッ
チ回路５１，５２，５３から対応する出力バッファ回路
６１，６２，６３を介してＬＳＩの外部に出力される出
力データ信号Ｏ１，Ｏ２，Ｏ３の出力タイミングを変更
することが可能である。
【０１７８】このように、出力データ信号の出力タイミ
ングが変更可能であると、次のような効果が得られる。
ングが変更可能であると、次のような効果が得られる。
【０１７９】図１２は、複数のＬＳＩと１つのＬＳＩと
の間でデータ信号のやり取りをするシステムの構成を示
すブロック図である。図１２を参照して、このシステム
においては、第１のＬＳＩ２０１と、第１〜第５のＬＳ
Ｉ２０２〜２０５のそれぞれとが接続され、第２〜第５
のＬＳＩ２０２〜２０５のそれぞれと第６のＬＳＩ２０
６とが接続される。
の間でデータ信号のやり取りをするシステムの構成を示
すブロック図である。図１２を参照して、このシステム
においては、第１のＬＳＩ２０１と、第１〜第５のＬＳ
Ｉ２０２〜２０５のそれぞれとが接続され、第２〜第５
のＬＳＩ２０２〜２０５のそれぞれと第６のＬＳＩ２０
６とが接続される。
【０１８０】動作において、第１のＬＳＩ２０１は、４
ビットのデータＤ［４：０］を取込む。そして、取込ま
れたデータＤ［４：０］が、第１のＬＳＩ２０１から第
２〜第５のＬＳＩ２０２〜２０５のそれぞれに１ビット
ごとに与えられる。第２〜第５のＬＳＩ２０２〜２０５
のそれぞれは、与えられた１ビットのデータを取込んで
所定の処理を行ない、その処理の結果を表わすデータ信
号をそれぞれ第６のＬＳＩ２０６に与える。第６のＬＳ
Ｉ２０６は、与えられた１ビットごとのデータを取込
み、それらのデータを４ビットのデータＤ１［４：０］
として出力する。
ビットのデータＤ［４：０］を取込む。そして、取込ま
れたデータＤ［４：０］が、第１のＬＳＩ２０１から第
２〜第５のＬＳＩ２０２〜２０５のそれぞれに１ビット
ごとに与えられる。第２〜第５のＬＳＩ２０２〜２０５
のそれぞれは、与えられた１ビットのデータを取込んで
所定の処理を行ない、その処理の結果を表わすデータ信
号をそれぞれ第６のＬＳＩ２０６に与える。第６のＬＳ
Ｉ２０６は、与えられた１ビットごとのデータを取込
み、それらのデータを４ビットのデータＤ１［４：０］
として出力する。
【０１８１】このようなシステムにおいては、第６のＬ
ＳＩ２０６において、第２〜第５のＬＳＩ２０２〜２０
５のそれぞれから与えられるデータを同時に取込む必要
がある。その場合、第２〜第５のＬＳＩ２０２〜２０５
のそれぞれから与えられるデータが同時に第６のＬＳＩ
２０６に到着しなければならない。しかし、第６のＬＳ
Ｉ２０６に与えられるそれぞれのデータの遅延の程度が
異なる場合において、第２〜第５のＬＳＩ２０２〜２０
５のそれぞれからデータが同時に出力されると、それぞ
れのデータが第６のＬＳＩ２０６に同時に到着しない。
ＳＩ２０６において、第２〜第５のＬＳＩ２０２〜２０
５のそれぞれから与えられるデータを同時に取込む必要
がある。その場合、第２〜第５のＬＳＩ２０２〜２０５
のそれぞれから与えられるデータが同時に第６のＬＳＩ
２０６に到着しなければならない。しかし、第６のＬＳ
Ｉ２０６に与えられるそれぞれのデータの遅延の程度が
異なる場合において、第２〜第５のＬＳＩ２０２〜２０
５のそれぞれからデータが同時に出力されると、それぞ
れのデータが第６のＬＳＩ２０６に同時に到着しない。
【０１８２】第２実施例によるＬＳＩでは、ＬＳＩの出
力データ信号の出力タイミングが可変であるので、その
ＬＳＩを図１２に示されるシステムの第２〜第５のＬＳ
Ｉ２０２〜２０５に用いると、第２〜第５のＬＳＩ２０
２〜２０５のそれぞれの出力タイミングを異ならせるこ
とができる。
力データ信号の出力タイミングが可変であるので、その
ＬＳＩを図１２に示されるシステムの第２〜第５のＬＳ
Ｉ２０２〜２０５に用いると、第２〜第５のＬＳＩ２０
２〜２０５のそれぞれの出力タイミングを異ならせるこ
とができる。
【０１８３】このため、第２〜第５のＬＳＩ２０２〜２
０５のそれぞれと第６のＬＳＩ２０６との間の遅延の程
度に応じて第２〜第５のＬＳＩ２０２〜２０５の出力タ
イミングを異ならせれば、第２〜第５のＬＳＩ２０２〜
２０５から出力されるデータを第６のＬＳＩ２０６に同
時に到着させることができる。
０５のそれぞれと第６のＬＳＩ２０６との間の遅延の程
度に応じて第２〜第５のＬＳＩ２０２〜２０５の出力タ
イミングを異ならせれば、第２〜第５のＬＳＩ２０２〜
２０５から出力されるデータを第６のＬＳＩ２０６に同
時に到着させることができる。
【０１８４】それに加えて、第２実施例によるＬＳＩで
は、次のような効果も得られる。前述したように、出力
ラッチ回路５１，５２，５３に与えられる内部クロック
信号の位相が内部クロック信号ＣＬＫの位相に同期され
る。このため、外部クロック信号ＣＬＫの入力タイミン
グに対する出力データ信号Ｏ１，Ｏ２，Ｏ３のそれぞれ
の出力タイミングの遅延Ｄｔｏｔａｌは、出力バッファ
回路６１，６２，６３のそれぞれによる遅延Ｄｏｂのみ
になる。
は、次のような効果も得られる。前述したように、出力
ラッチ回路５１，５２，５３に与えられる内部クロック
信号の位相が内部クロック信号ＣＬＫの位相に同期され
る。このため、外部クロック信号ＣＬＫの入力タイミン
グに対する出力データ信号Ｏ１，Ｏ２，Ｏ３のそれぞれ
の出力タイミングの遅延Ｄｔｏｔａｌは、出力バッファ
回路６１，６２，６３のそれぞれによる遅延Ｄｏｂのみ
になる。
【０１８５】したがって、システム設計時の出力データ
信号の遅延の見積りが容易になる。このため、ＬＳＩの
実装後にそのような出力データ信号の遅延の再調整を不
要にすることが可能になり得る。
信号の遅延の見積りが容易になる。このため、ＬＳＩの
実装後にそのような出力データ信号の遅延の再調整を不
要にすることが可能になり得る。
【０１８６】第３実施例
次に第３実施例について説明する。図１３は、第３実施
例によるＬＳＩの構成を示すブロック図である。図１３
のＬＳＩが図２１のＬＳＩと異なるのは、内部クロック
信号生成回路１が設けられていることおよびセレクタ８
が設けられていることである。
例によるＬＳＩの構成を示すブロック図である。図１３
のＬＳＩが図２１のＬＳＩと異なるのは、内部クロック
信号生成回路１が設けられていることおよびセレクタ８
が設けられていることである。
【０１８７】内部クロック信号生成回路１において生成
される内部クロック信号のうち第２の内部クロック信号
ＣＬＫ２が、出力ラッチ回路５１，５２，５３のそれぞ
れと、内部回路ブロック２１，２２，２３のそれぞれと
に与えられる。
される内部クロック信号のうち第２の内部クロック信号
ＣＬＫ２が、出力ラッチ回路５１，５２，５３のそれぞ
れと、内部回路ブロック２１，２２，２３のそれぞれと
に与えられる。
【０１８８】セレクタ８には、内部クロック信号生成回
路１から内部クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ
３が与えられるとともに第１および第２のセレクト信号
ＳＥＬ１，ＳＥＬ２が与えられる。セレクタ８から入力
ラッチ回路４１，４２，４３には、セレクト信号ＳＥＬ
１，ＳＥＬ２に応じて、内部クロック信号ＣＬＫ１，Ｃ
ＬＫ２，ＣＬＫ３のうち１つの内部クロック信号が選択
的に与えられる。セレクタ８の構成は、図１０に示され
た回路と同じである。
路１から内部クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ
３が与えられるとともに第１および第２のセレクト信号
ＳＥＬ１，ＳＥＬ２が与えられる。セレクタ８から入力
ラッチ回路４１，４２，４３には、セレクト信号ＳＥＬ
１，ＳＥＬ２に応じて、内部クロック信号ＣＬＫ１，Ｃ
ＬＫ２，ＣＬＫ３のうち１つの内部クロック信号が選択
的に与えられる。セレクタ８の構成は、図１０に示され
た回路と同じである。
【０１８９】次に、第３実施例によるＬＳＩの全体の動
作について説明する。なお、図２１のＬＳＩと共通する
部分の説明は省略する。
作について説明する。なお、図２１のＬＳＩと共通する
部分の説明は省略する。
【０１９０】セレクタ８においては、セレクト信号ＳＥ
Ｌ１，ＳＥＬ２に応じて、出力する内部クロック信号が
選択される。セレクタ８で選択された内部クロック信号
は、入力ラッチ回路４１，４２，４３のそれぞれに与え
られる。入力ラッチ回路４１，４２，４３のそれぞれ
は、与えられた内部クロック信号に同期して動作する。
Ｌ１，ＳＥＬ２に応じて、出力する内部クロック信号が
選択される。セレクタ８で選択された内部クロック信号
は、入力ラッチ回路４１，４２，４３のそれぞれに与え
られる。入力ラッチ回路４１，４２，４３のそれぞれ
は、与えられた内部クロック信号に同期して動作する。
【０１９１】このＬＳＩにおいては、入力ラッチ回路４
１，４２，４３に与えられる内部クロック信号がセレク
ト信号ＳＥＬ１，ＳＥＬ２に応じて変更される。このた
め、入力バッファ回路３１，３２，３３のそれぞれを介
して入力ラッチ回路４１，４２，４３のそれぞれが取込
む入力データ信号Ｉ１，Ｉ２，Ｉ３の取込タイミングを
変更することが可能である。
１，４２，４３に与えられる内部クロック信号がセレク
ト信号ＳＥＬ１，ＳＥＬ２に応じて変更される。このた
め、入力バッファ回路３１，３２，３３のそれぞれを介
して入力ラッチ回路４１，４２，４３のそれぞれが取込
む入力データ信号Ｉ１，Ｉ２，Ｉ３の取込タイミングを
変更することが可能である。
【０１９２】このように、入力データ信号を取込むタイ
ミングが変更可能であると、次のような効果が得られ
る。図１２を参照して、図１２に示されるシステムにお
いては、第１のＬＳＩ２０１と第２〜第５のＬＳＩ２０
２〜２０５のそれぞれとの間の遅延が異なると、ＬＳＩ
２０２〜２０５のそれぞれには、データが同時に到着し
ない。その場合にＬＳＩ２０２〜２０５のそれぞれにお
いて、入力されるデータを取込むタイミングが同じであ
ると、ＬＳＩによってはデータを取込めない場合があ
る。
ミングが変更可能であると、次のような効果が得られ
る。図１２を参照して、図１２に示されるシステムにお
いては、第１のＬＳＩ２０１と第２〜第５のＬＳＩ２０
２〜２０５のそれぞれとの間の遅延が異なると、ＬＳＩ
２０２〜２０５のそれぞれには、データが同時に到着し
ない。その場合にＬＳＩ２０２〜２０５のそれぞれにお
いて、入力されるデータを取込むタイミングが同じであ
ると、ＬＳＩによってはデータを取込めない場合があ
る。
【０１９３】第３実施例によるＬＳＩでは、入力データ
信号を取込むタイミングが可変であるので、そのＬＳＩ
を図１２のシステムのＬＳＩ２０２〜ＬＳＩ２０５に用
いると、ＬＳＩ２０２〜２０５のそれぞれにおける入力
データ信号を取込むタイミングを異ならせることができ
る。このため、ＬＳＩ２０１とＬＳＩ２０２〜２０５の
それぞれとの間の遅延の程度に応じてＬＳＩ２０２〜２
０５のそれぞれにおける入力信号の取込のタイミングを
異ならせれば、ＬＳＩ２０２〜２０５のすべてにおいて
入力データ信号を取込むことができる。
信号を取込むタイミングが可変であるので、そのＬＳＩ
を図１２のシステムのＬＳＩ２０２〜ＬＳＩ２０５に用
いると、ＬＳＩ２０２〜２０５のそれぞれにおける入力
データ信号を取込むタイミングを異ならせることができ
る。このため、ＬＳＩ２０１とＬＳＩ２０２〜２０５の
それぞれとの間の遅延の程度に応じてＬＳＩ２０２〜２
０５のそれぞれにおける入力信号の取込のタイミングを
異ならせれば、ＬＳＩ２０２〜２０５のすべてにおいて
入力データ信号を取込むことができる。
【０１９４】第４実施例
次に第４実施例について説明する。図１４は、第４実施
例によるＬＳＩの構成を示すブロック図である。図１４
のＬＳＩが図９のＬＳＩと異なるのは、セレクタ７１，
７２，７３のそれぞれが、出力ラッチ回路５１，５２，
５３のそれぞれに対応して設けられていることである。
セレクタ７１，７２，７３の各々の構成は、図１０に示
されるセレクタと同じである。
例によるＬＳＩの構成を示すブロック図である。図１４
のＬＳＩが図９のＬＳＩと異なるのは、セレクタ７１，
７２，７３のそれぞれが、出力ラッチ回路５１，５２，
５３のそれぞれに対応して設けられていることである。
セレクタ７１，７２，７３の各々の構成は、図１０に示
されるセレクタと同じである。
【０１９５】次に、第４実施例によるＬＳＩ全体の動作
について説明する。ただし、図９のＬＳＩと共通する部
分の説明は省略する。
について説明する。ただし、図９のＬＳＩと共通する部
分の説明は省略する。
【０１９６】セレクタ７１においては、セレクト信号Ｓ
ＥＬ１，ＳＥＬ２に応じて、出力する内部クロック信号
が選択される。セレクタ７１で選択された内部クロック
信号は出力ラッチ回路５１に与えられる。
ＥＬ１，ＳＥＬ２に応じて、出力する内部クロック信号
が選択される。セレクタ７１で選択された内部クロック
信号は出力ラッチ回路５１に与えられる。
【０１９７】セレクタ７２においては、セレクト信号Ｓ
ＥＬ３，ＳＥＬ４に応じて、出力する内部クロック信号
が選択される。セレクタ７２で選択された内部クロック
信号は、出力ラッチ回路５２に与えられる。
ＥＬ３，ＳＥＬ４に応じて、出力する内部クロック信号
が選択される。セレクタ７２で選択された内部クロック
信号は、出力ラッチ回路５２に与えられる。
【０１９８】セレクタ７３においては、セレクト信号Ｓ
ＥＬ５，ＳＥＬ６に応じて、出力する内部クロック信号
が選択される。セレクタ７３で選択された内部クロック
信号は、出力ラッチ回路５３に与えられる。出力ラッチ
回路５１，５２，５３のそれぞれは、与えられた内部ク
ロック信号に同期して動作する。このＬＳＩでは、出力
ラッチ回路５１，５２，５３の各々において、与えられ
る内部クロック信号が、出力ラッチ回路ごとにセレクト
信号に応じて変更される。このため、出力ラッチ回路５
１，５２，５３のそれぞれから出力バッファ回路６１，
６２，６３のそれぞれを介してＬＳＩの外部に出力され
る出力データ信号Ｏ１，Ｏ２，Ｏ３の出力タイミングを
出力データ信号ごとに変更することが可能である。
ＥＬ５，ＳＥＬ６に応じて、出力する内部クロック信号
が選択される。セレクタ７３で選択された内部クロック
信号は、出力ラッチ回路５３に与えられる。出力ラッチ
回路５１，５２，５３のそれぞれは、与えられた内部ク
ロック信号に同期して動作する。このＬＳＩでは、出力
ラッチ回路５１，５２，５３の各々において、与えられ
る内部クロック信号が、出力ラッチ回路ごとにセレクト
信号に応じて変更される。このため、出力ラッチ回路５
１，５２，５３のそれぞれから出力バッファ回路６１，
６２，６３のそれぞれを介してＬＳＩの外部に出力され
る出力データ信号Ｏ１，Ｏ２，Ｏ３の出力タイミングを
出力データ信号ごとに変更することが可能である。
【０１９９】このように、出力データ信号ごとにその出
力タイミングが変更可能であると、第２実施例において
説明した効果に加えて、次のような効果が得られる。出
力データ信号ごとに出力タイミングが可変になっている
ため、出力データ信号Ｏ１，Ｏ２，Ｏ３を異なるタイミ
ングで出力させることができる。その結果、ＬＳＩにお
ける同時スイッチングノイズを解消することができる。
力タイミングが変更可能であると、第２実施例において
説明した効果に加えて、次のような効果が得られる。出
力データ信号ごとに出力タイミングが可変になっている
ため、出力データ信号Ｏ１，Ｏ２，Ｏ３を異なるタイミ
ングで出力させることができる。その結果、ＬＳＩにお
ける同時スイッチングノイズを解消することができる。
【０２００】第５実施例
次に第５実施例について説明する。図１５は、第５実施
例によるＬＳＩの構成を示すブロック図である。図１５
のＬＳＩが図１３のＬＳＩと異なるのは、セレクタ８
１，８２，８３のそれぞれが入力ラッチ回路４１，４
２，４３のそれぞれに対応して設けられていることであ
る。セレクタ８１，８２，８３の各々の構成は、図１０
に示されるセレクタと同じである。
例によるＬＳＩの構成を示すブロック図である。図１５
のＬＳＩが図１３のＬＳＩと異なるのは、セレクタ８
１，８２，８３のそれぞれが入力ラッチ回路４１，４
２，４３のそれぞれに対応して設けられていることであ
る。セレクタ８１，８２，８３の各々の構成は、図１０
に示されるセレクタと同じである。
【０２０１】次に、第５実施例によるＬＳＩ全体の動作
について説明する。ただし、図１３のＬＳＩと共通する
部分の説明は省略する。
について説明する。ただし、図１３のＬＳＩと共通する
部分の説明は省略する。
【０２０２】セレクタ８１においては、セレクト信号Ｓ
ＥＬ１，ＳＥＬ２に応じて、出力する内部クロック信号
が選択される。セレクタ８１で選択された内部クロック
信号は、入力ラッチ回路４１に与えられる。
ＥＬ１，ＳＥＬ２に応じて、出力する内部クロック信号
が選択される。セレクタ８１で選択された内部クロック
信号は、入力ラッチ回路４１に与えられる。
【０２０３】セレクタ８２においては、セレクト信号Ｓ
ＥＬ３，ＳＥＬ４に応じて、出力する内部クロック信号
が選択される。セレクタ８２で選択された内部クロック
信号は、入力ラッチ回路４２に与えられる。
ＥＬ３，ＳＥＬ４に応じて、出力する内部クロック信号
が選択される。セレクタ８２で選択された内部クロック
信号は、入力ラッチ回路４２に与えられる。
【０２０４】セレクタ８３においては、セレクト信号Ｓ
ＥＬ５，ＳＥＬ６に応じて、出力する内部クロック信号
が選択される。セレクタ８３で選択された内部クロック
信号は、入力ラッチ回路４３に与えられる。入力ラッチ
回路４１，４２，４３のそれぞれは、与えられた内部ク
ロック信号に同期して動作する。
ＥＬ５，ＳＥＬ６に応じて、出力する内部クロック信号
が選択される。セレクタ８３で選択された内部クロック
信号は、入力ラッチ回路４３に与えられる。入力ラッチ
回路４１，４２，４３のそれぞれは、与えられた内部ク
ロック信号に同期して動作する。
【０２０５】このＬＳＩでは、入力ラッチ回路４１，４
２，４３の各々において、与えられる内部クロック信号
が入力ラッチ回路ごとにセレクト信号に応じて変更され
る。このため、入力バッファ回路３１，３２，３３のそ
れぞれを介して入力ラッチ回路４１，４２，４３のそれ
ぞれが取込む入力データ信号Ｉ１，Ｉ２，Ｉ３の取込の
タイミングを入力データ信号ごとに変更することが可能
である。
２，４３の各々において、与えられる内部クロック信号
が入力ラッチ回路ごとにセレクト信号に応じて変更され
る。このため、入力バッファ回路３１，３２，３３のそ
れぞれを介して入力ラッチ回路４１，４２，４３のそれ
ぞれが取込む入力データ信号Ｉ１，Ｉ２，Ｉ３の取込の
タイミングを入力データ信号ごとに変更することが可能
である。
【０２０６】このように入力データ信号ごとに入力デー
タ信号を取込むタイミングが変更可能であると、第３実
施例で説明した効果に加えて、次のような効果が得られ
る。入力データ信号ごとに入力データ信号の取込のタイ
ミングが可変になっているため、入力データ信号Ｉ１，
Ｉ２，Ｉ３を異なるタイミングで取込むことができる。
その結果、ＬＳＩにおける同時スイッチングノイズを解
消することができる。
タ信号を取込むタイミングが変更可能であると、第３実
施例で説明した効果に加えて、次のような効果が得られ
る。入力データ信号ごとに入力データ信号の取込のタイ
ミングが可変になっているため、入力データ信号Ｉ１，
Ｉ２，Ｉ３を異なるタイミングで取込むことができる。
その結果、ＬＳＩにおける同時スイッチングノイズを解
消することができる。
【０２０７】第６実施例
次に第６実施例について説明する。図１６は、第６実施
例によるＬＳＩの主要部の構成を示すブロック図であ
る。図１６のＬＳＩが図１のＬＳＩと異なるのは、内部
クロック信号生成回路９の構成および内部回路ブロック
２１，２２，２３のそれぞれから内部クロック信号生成
回路９に内部クロック信号が帰還される構成の部分であ
る。
例によるＬＳＩの主要部の構成を示すブロック図であ
る。図１６のＬＳＩが図１のＬＳＩと異なるのは、内部
クロック信号生成回路９の構成および内部回路ブロック
２１，２２，２３のそれぞれから内部クロック信号生成
回路９に内部クロック信号が帰還される構成の部分であ
る。
【０２０８】内部クロック信号生成回路９と第１の内部
回路ブロック２１との間で信号の遅延が生じる場合、内
部クロック信号生成回路９から出力される第１の内部ク
ロック信号ＣＬＫ１においては、内部クロック信号生成
回路９における出力される信号ＰＬＬＯ１と、第１の内
部回路ブロック２１に到着した信号ＣＬＫＩ１との間で
位相が異なる。さらに、第１の内部クロック信号ＣＬＫ
１においては、第１の内部回路ブロック２１における帰
還される信号ＣＬＫＢ１と、内部クロック信号生成回路
９に到着した信号ＰＬＬＢ１との間においても位相が異
なる。
回路ブロック２１との間で信号の遅延が生じる場合、内
部クロック信号生成回路９から出力される第１の内部ク
ロック信号ＣＬＫ１においては、内部クロック信号生成
回路９における出力される信号ＰＬＬＯ１と、第１の内
部回路ブロック２１に到着した信号ＣＬＫＩ１との間で
位相が異なる。さらに、第１の内部クロック信号ＣＬＫ
１においては、第１の内部回路ブロック２１における帰
還される信号ＣＬＫＢ１と、内部クロック信号生成回路
９に到着した信号ＰＬＬＢ１との間においても位相が異
なる。
【０２０９】内部クロック信号生成回路９と第２の内部
回路ブロック２２との間で信号の遅延が生じる場合、第
２の内部クロック信号ＣＬＫ２においては、内部クロッ
ク信号生成回路９における出力される信号ＰＬＬＯ２
と、第２の内部回路ブロック２２に到着した信号ＣＬＫ
Ｉ２との間において位相が異なる。さらに、第２の内部
クロック信号ＣＬＫ２においては、第２の内部回路ブロ
ック２２における帰還される信号ＣＬＫＢ２と内部クロ
ック信号生成回路９に到着した信号ＰＬＬＢ２との間に
おいて位相が異なる。
回路ブロック２２との間で信号の遅延が生じる場合、第
２の内部クロック信号ＣＬＫ２においては、内部クロッ
ク信号生成回路９における出力される信号ＰＬＬＯ２
と、第２の内部回路ブロック２２に到着した信号ＣＬＫ
Ｉ２との間において位相が異なる。さらに、第２の内部
クロック信号ＣＬＫ２においては、第２の内部回路ブロ
ック２２における帰還される信号ＣＬＫＢ２と内部クロ
ック信号生成回路９に到着した信号ＰＬＬＢ２との間に
おいて位相が異なる。
【０２１０】内部クロック信号生成回路９と第３の内部
回路ブロック２３との間で信号の遅延が生じる場合、第
３の内部クロック信号ＣＬＫ３においては、内部クロッ
ク信号生成回路９における出力される信号ＰＬＬＯ３
と、第３の内部回路ブロック２３に到着した信号ＣＬＫ
Ｉ３との間において位相が異なる。さらに、第３の内部
クロック信号ＣＬＫ３においては、第３の内部回路ブロ
ック２３における帰還される信号ＣＬＫＢ３と内部クロ
ック信号生成回路９に到着した信号ＰＬＬＢ３との間に
おいても位相が異なる。
回路ブロック２３との間で信号の遅延が生じる場合、第
３の内部クロック信号ＣＬＫ３においては、内部クロッ
ク信号生成回路９における出力される信号ＰＬＬＯ３
と、第３の内部回路ブロック２３に到着した信号ＣＬＫ
Ｉ３との間において位相が異なる。さらに、第３の内部
クロック信号ＣＬＫ３においては、第３の内部回路ブロ
ック２３における帰還される信号ＣＬＫＢ３と内部クロ
ック信号生成回路９に到着した信号ＰＬＬＢ３との間に
おいても位相が異なる。
【０２１１】このような内部クロック信号ＣＬＫ１，Ｃ
ＬＫ２，ＣＬＫ３のそれぞれにおける位相の相違の状態
が図１７に示される。第１の内部クロック信号ＣＬＫ１
においては、信号ＰＬＬＯ１と信号ＣＬＫＩ１およびＣ
ＬＫＢ１との間に位相差Δｔ１が生じ、信号ＰＬＬＯ１
と信号ＰＬＬＢ１との間に位相差（Δｔ１）×２が生じ
る。
ＬＫ２，ＣＬＫ３のそれぞれにおける位相の相違の状態
が図１７に示される。第１の内部クロック信号ＣＬＫ１
においては、信号ＰＬＬＯ１と信号ＣＬＫＩ１およびＣ
ＬＫＢ１との間に位相差Δｔ１が生じ、信号ＰＬＬＯ１
と信号ＰＬＬＢ１との間に位相差（Δｔ１）×２が生じ
る。
【０２１２】第２の内部クロック信号ＣＬＫ２において
は、信号ＰＬＬＯ２と信号ＣＬＫＩ２および信号ＣＬＫ
Ｂ２との間に位相差Δｔ２が生じ、信号ＰＬＬＯ２と信
号ＰＬＬＢ２との間に位相差（Δｔ２）×２が生じる。
は、信号ＰＬＬＯ２と信号ＣＬＫＩ２および信号ＣＬＫ
Ｂ２との間に位相差Δｔ２が生じ、信号ＰＬＬＯ２と信
号ＰＬＬＢ２との間に位相差（Δｔ２）×２が生じる。
【０２１３】第３の内部クロック信号ＣＬＫ３において
は、信号ＰＬＬＯ３と信号ＣＬＫＩ３および信号ＣＬＫ
Ｂ３との間に位相差Δｔ３が生じ、信号ＰＬＬＯ３とＰ
ＬＬＢ３との間に位相差（Δｔ３）×２が生じる。
は、信号ＰＬＬＯ３と信号ＣＬＫＩ３および信号ＣＬＫ
Ｂ３との間に位相差Δｔ３が生じ、信号ＰＬＬＯ３とＰ
ＬＬＢ３との間に位相差（Δｔ３）×２が生じる。
【０２１４】すなわち、内部クロック信号生成部９から
出力される内部クロック信号と帰還される内部クロック
信号との位相差は、内部クロック信号生成回路９から出
力される内部クロック信号と内部回路ブロックに到着す
る内部クロック信号との間の位相差の２倍である。
出力される内部クロック信号と帰還される内部クロック
信号との位相差は、内部クロック信号生成回路９から出
力される内部クロック信号と内部回路ブロックに到着す
る内部クロック信号との間の位相差の２倍である。
【０２１５】したがって、内部クロック信号生成回路９
から出力される内部クロック信号と内部回路ブロックに
到着する内部クロック信号との位相差は、内部クロック
信号生成回路９から出力される内部クロック信号と帰還
される内部クロック信号との間の位相差を１／２倍する
ことにより求められる。また、信号ＣＬＫＩ２および信
号ＣＬＫＩ３の位相をそれぞれ信号ＣＬＫＩ１の位相に
一致させるためには、信号ＣＬＫＩ２の位相をΔｔ１−
Δｔ２の分だけ遅らせ、同様に、信号ＣＬＫＩ３の位相
をΔｔ１−Δｔ３の分だけ遅らせればよい。
から出力される内部クロック信号と内部回路ブロックに
到着する内部クロック信号との位相差は、内部クロック
信号生成回路９から出力される内部クロック信号と帰還
される内部クロック信号との間の位相差を１／２倍する
ことにより求められる。また、信号ＣＬＫＩ２および信
号ＣＬＫＩ３の位相をそれぞれ信号ＣＬＫＩ１の位相に
一致させるためには、信号ＣＬＫＩ２の位相をΔｔ１−
Δｔ２の分だけ遅らせ、同様に、信号ＣＬＫＩ３の位相
をΔｔ１−Δｔ３の分だけ遅らせればよい。
【０２１６】次に、内部クロック信号生成回路９の構成
について説明する。図１８は、内部クロック信号生成回
路９の構成を示すブロック図である。図１８を参照し
て、位相比較器９１１は、外部クロック信号ＣＬＫおよ
び信号ＰＬＬＢ１を受ける。位相比較器９１１の出力信
号は、ループフィルタ９１２および電圧制御発振器９１
３を介して遅延回路９１７，９２１のそれぞれに与えら
れるとともに信号ＰＬＬＯ１として出力される。位相比
較器９１１、ループフィルタ９１２および電圧制御発振
器９１３によりＰＬＬ回路９００が構成される。
について説明する。図１８は、内部クロック信号生成回
路９の構成を示すブロック図である。図１８を参照し
て、位相比較器９１１は、外部クロック信号ＣＬＫおよ
び信号ＰＬＬＢ１を受ける。位相比較器９１１の出力信
号は、ループフィルタ９１２および電圧制御発振器９１
３を介して遅延回路９１７，９２１のそれぞれに与えら
れるとともに信号ＰＬＬＯ１として出力される。位相比
較器９１１、ループフィルタ９１２および電圧制御発振
器９１３によりＰＬＬ回路９００が構成される。
【０２１７】位相比較器９１４は、信号ＰＬＬＢ１およ
びＰＬＬＢ２を受ける。位相比較器９１４の出力信号
は、電圧変換器９１５およびループフィルタ９１６を介
して遅延回路９１７に与えられる。位相比較器９１８
は、信号ＰＬＬＢ１およびＰＬＬＢ３を受ける。位相比
較器９１８の出力信号は、電圧変換器９１９およびルー
プフィルタ９２０を介して遅延回路９２１に与えられ
る。遅延回路９１７の出力信号は、信号ＰＬＬＯ２とし
て出力される。遅延回路９２１の出力信号は信号ＰＬＬ
Ｏ３として出力される。
びＰＬＬＢ２を受ける。位相比較器９１４の出力信号
は、電圧変換器９１５およびループフィルタ９１６を介
して遅延回路９１７に与えられる。位相比較器９１８
は、信号ＰＬＬＢ１およびＰＬＬＢ３を受ける。位相比
較器９１８の出力信号は、電圧変換器９１９およびルー
プフィルタ９２０を介して遅延回路９２１に与えられ
る。遅延回路９１７の出力信号は、信号ＰＬＬＯ２とし
て出力される。遅延回路９２１の出力信号は信号ＰＬＬ
Ｏ３として出力される。
【０２１８】次に、この内部クロック信号生成回路９の
詳細な動作について説明する。位相比較回路９１１は、
外部クロック信号ＣＬＫと信号ＰＬＬＢ１との位相差に
応じた電圧の信号を出力する。ループフィルタ９１２
は、位相比較器９１１の出力信号の高周波成分を除去す
る。電圧制御発振器９１３は、ループフィルタ９１２の
出力信号の電圧に応じて信号ＰＬＬＯ１の周波数を変化
させる。
詳細な動作について説明する。位相比較回路９１１は、
外部クロック信号ＣＬＫと信号ＰＬＬＢ１との位相差に
応じた電圧の信号を出力する。ループフィルタ９１２
は、位相比較器９１１の出力信号の高周波成分を除去す
る。電圧制御発振器９１３は、ループフィルタ９１２の
出力信号の電圧に応じて信号ＰＬＬＯ１の周波数を変化
させる。
【０２１９】位相比較器９１４は、信号ＰＬＬＢ１とＰ
ＬＬＢ２との位相差に応じた電圧の信号を出力する。こ
の信号の電圧は、２×（Δｔ１−Δｔ２）に相当する。
電圧変換器９１５は、位相比較器９１４の出力信号の電
圧を１／２の電圧に変換する。電圧変換器９１５の出力
信号の電圧は、Δｔ１−Δｔ２に相当する。ループフィ
ルタ９１６は、電圧変換器９１５の出力信号の高周波成
分を除去する。
ＬＬＢ２との位相差に応じた電圧の信号を出力する。こ
の信号の電圧は、２×（Δｔ１−Δｔ２）に相当する。
電圧変換器９１５は、位相比較器９１４の出力信号の電
圧を１／２の電圧に変換する。電圧変換器９１５の出力
信号の電圧は、Δｔ１−Δｔ２に相当する。ループフィ
ルタ９１６は、電圧変換器９１５の出力信号の高周波成
分を除去する。
【０２２０】遅延回路９１７は、電圧制御発振器９１３
から与えられるクロック信号をループフィルタ９１６か
ら与えられる信号の電圧に応じて遅延させ、信号ＰＬＬ
Ｏ２として、出力する。すなわち、遅延回路９１７で
は、信号ＣＬＫＩ１の位相に信号ＣＬＫＩ２の位相が一
致するように信号ＰＬＬＯ２の位相が制御される。
から与えられるクロック信号をループフィルタ９１６か
ら与えられる信号の電圧に応じて遅延させ、信号ＰＬＬ
Ｏ２として、出力する。すなわち、遅延回路９１７で
は、信号ＣＬＫＩ１の位相に信号ＣＬＫＩ２の位相が一
致するように信号ＰＬＬＯ２の位相が制御される。
【０２２１】位相比較器９１８は、信号ＰＬＬＢ１と信
号ＰＬＬＢ３との位相差に応じた電圧の信号を出力す
る。この信号の電圧は、２×（Δｔ１−Δｔ３）に相当
する。電圧変換器９１９は、位相比較器９１８の出力信
号の電圧を１／２の電圧に変換する。電圧変換器９１９
の出力信号の電圧は、Δｔ１−Δｔ３に相当する。ルー
プフィルタ９２０は、電圧変換器９１９の出力信号の高
周波成分を除去する。
号ＰＬＬＢ３との位相差に応じた電圧の信号を出力す
る。この信号の電圧は、２×（Δｔ１−Δｔ３）に相当
する。電圧変換器９１９は、位相比較器９１８の出力信
号の電圧を１／２の電圧に変換する。電圧変換器９１９
の出力信号の電圧は、Δｔ１−Δｔ３に相当する。ルー
プフィルタ９２０は、電圧変換器９１９の出力信号の高
周波成分を除去する。
【０２２２】遅延回路９２１は、電圧制御発振器９１３
から与えられるクロック信号をループフィルタ９２０か
ら与えられる信号の電圧に応じて遅延させ、信号ＰＬＬ
Ｏ３として出力する。すなわち、遅延回路９２１では、
信号ＣＬＫＩ１の位相に信号ＣＬＫＩ３の位相が一致す
るように信号ＰＬＬＯ３の位相が制御される。
から与えられるクロック信号をループフィルタ９２０か
ら与えられる信号の電圧に応じて遅延させ、信号ＰＬＬ
Ｏ３として出力する。すなわち、遅延回路９２１では、
信号ＣＬＫＩ１の位相に信号ＣＬＫＩ３の位相が一致す
るように信号ＰＬＬＯ３の位相が制御される。
【０２２３】このように、内部クロック信号生成回路９
においては、ＰＬＬ回路９００によって、第１の内部ク
ロック信号ＣＬＫ１の位相が外部クロック信号ＣＬＫの
位相に同期される。さらに、第２の内部回路ブロック２
２に到着する第２の内部クロック信号ＣＬＫ２の位相お
よび第３の内部回路ブロック２３に到着する第３の内部
クロック信号ＣＬＫ３の位相が、第１の内部回路ブロッ
ク２１に到着する第１の内部クロック信号ＣＬＫ１の位
相に同期するように、第２，第３の内部クロック信号Ｃ
ＬＫ２，ＣＬＫ３の位相が制御される。
においては、ＰＬＬ回路９００によって、第１の内部ク
ロック信号ＣＬＫ１の位相が外部クロック信号ＣＬＫの
位相に同期される。さらに、第２の内部回路ブロック２
２に到着する第２の内部クロック信号ＣＬＫ２の位相お
よび第３の内部回路ブロック２３に到着する第３の内部
クロック信号ＣＬＫ３の位相が、第１の内部回路ブロッ
ク２１に到着する第１の内部クロック信号ＣＬＫ１の位
相に同期するように、第２，第３の内部クロック信号Ｃ
ＬＫ２，ＣＬＫ３の位相が制御される。
【０２２４】したがって、第６実施例によるＬＳＩで
は、内部クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３の
それぞれの位相が自動的に外部クロック信号ＣＬＫの位
相に同期される。その結果、内部クロック信号間のクロ
ックスキューが解消される。また、ＬＳＩにおいても、
内部クロック信号生成回路９がＰＬＬ回路９００によっ
て内部クロック信号を生成するため、第１実施例におい
て説明したＰＬＬ回路による特有の効果が得られる。
は、内部クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３の
それぞれの位相が自動的に外部クロック信号ＣＬＫの位
相に同期される。その結果、内部クロック信号間のクロ
ックスキューが解消される。また、ＬＳＩにおいても、
内部クロック信号生成回路９がＰＬＬ回路９００によっ
て内部クロック信号を生成するため、第１実施例におい
て説明したＰＬＬ回路による特有の効果が得られる。
【０２２５】第７実施例
次に第７実施例について説明する。この第７実施例は、
第６実施例によるＬＳＩにおける内部クロック信号生成
回路９の変形例である。図１９は、第７実施例によるＬ
ＳＩにおける内部クロック信号生成回路９の構成を示す
ブロック図である。
第６実施例によるＬＳＩにおける内部クロック信号生成
回路９の変形例である。図１９は、第７実施例によるＬ
ＳＩにおける内部クロック信号生成回路９の構成を示す
ブロック図である。
【０２２６】位相比較器９２２は、外部クロック信号Ｃ
ＬＫと帰還された信号ＰＬＬＯ１とを受ける。位相比較
器９２２の出力信号は、ループフィルタ９２３および電
圧制御発振器９２４を介して遅延回路９３１，９３６の
それぞれに与えられるとともに信号ＰＬＬＯ１として出
力される。位相比較器９２２、ループフィルタ９２３お
よび電圧制御発振器９２４によりＰＬＬ回路９０１が構
成される。
ＬＫと帰還された信号ＰＬＬＯ１とを受ける。位相比較
器９２２の出力信号は、ループフィルタ９２３および電
圧制御発振器９２４を介して遅延回路９３１，９３６の
それぞれに与えられるとともに信号ＰＬＬＯ１として出
力される。位相比較器９２２、ループフィルタ９２３お
よび電圧制御発振器９２４によりＰＬＬ回路９０１が構
成される。
【０２２７】位相比較器９２５は、帰還された信号ＰＬ
ＬＯ１と信号ＰＬＬＢ１とを受ける。位相比較器９２５
の出力信号は、電圧変換器９２６を介して位相差比較器
９２９，９３４のそれぞれに与えられる。位相比較器９
２７は、信号ＰＬＬＯ２と信号ＰＬＬＢ２とを受ける。
位相比較器９２７の出力信号は電圧変換器９２８を介し
て位相差比較器９２９に与えられる。
ＬＯ１と信号ＰＬＬＢ１とを受ける。位相比較器９２５
の出力信号は、電圧変換器９２６を介して位相差比較器
９２９，９３４のそれぞれに与えられる。位相比較器９
２７は、信号ＰＬＬＯ２と信号ＰＬＬＢ２とを受ける。
位相比較器９２７の出力信号は電圧変換器９２８を介し
て位相差比較器９２９に与えられる。
【０２２８】位相比較器９３２は、信号ＰＬＬＯ３と帰
還された信号ＰＬＬＢ３とを受ける。位相比較器９３２
の出力信号は電圧変換器９３３を介して位相差比較器９
３４に与えられる。位相差比較器９３４の出力信号はル
ープフィルタ９３５を介して遅延回路９３６に与えられ
る。遅延回路９３１の出力信号は、信号ＰＬＬＯ２とし
て出力されるとともに位相比較器９２７に帰還される。
遅延回路９３６の出力信号は、信号ＰＬＬＯ３として出
力されるとともに位相比較器９３２に帰還される。
還された信号ＰＬＬＢ３とを受ける。位相比較器９３２
の出力信号は電圧変換器９３３を介して位相差比較器９
３４に与えられる。位相差比較器９３４の出力信号はル
ープフィルタ９３５を介して遅延回路９３６に与えられ
る。遅延回路９３１の出力信号は、信号ＰＬＬＯ２とし
て出力されるとともに位相比較器９２７に帰還される。
遅延回路９３６の出力信号は、信号ＰＬＬＯ３として出
力されるとともに位相比較器９３２に帰還される。
【０２２９】次に、この内部クロック信号生成回路９の
詳細な動作について説明する。ＰＬＬ回路９０１は、図
１８のＰＬＬ回路９００と同様の動作により、外部クロ
ック信号ＣＬＫの位相に信号ＰＬＬＢ１の位相を同期さ
せる。
詳細な動作について説明する。ＰＬＬ回路９０１は、図
１８のＰＬＬ回路９００と同様の動作により、外部クロ
ック信号ＣＬＫの位相に信号ＰＬＬＢ１の位相を同期さ
せる。
【０２３０】位相比較器９２５は、信号ＰＬＬＯ１と信
号ＰＬＬＢ１との位相差に応じた電圧の信号を出力す
る。電圧変換器９２６は、位相比較器９２５の出力信号
の電圧を１／２の電圧に変換する。電圧変換器９２６の
出力信号の電圧は、図１７のΔｔ１に相当する。
号ＰＬＬＢ１との位相差に応じた電圧の信号を出力す
る。電圧変換器９２６は、位相比較器９２５の出力信号
の電圧を１／２の電圧に変換する。電圧変換器９２６の
出力信号の電圧は、図１７のΔｔ１に相当する。
【０２３１】位相比較器９２７は、信号ＰＬＬＯ２と信
号ＰＬＬＢ２との位相差に応じた電圧の信号を出力す
る。電圧変換器９２８は、位相比較器９２７の出力信号
の電圧を１／２の電圧に変換する。電圧変換器９２８の
出力信号の電圧は、図１７のΔｔ２に相当する。
号ＰＬＬＢ２との位相差に応じた電圧の信号を出力す
る。電圧変換器９２８は、位相比較器９２７の出力信号
の電圧を１／２の電圧に変換する。電圧変換器９２８の
出力信号の電圧は、図１７のΔｔ２に相当する。
【０２３２】位相比較器９３２は、信号ＰＬＬＯ３と信
号ＰＬＬＢ３との位相差に応じた電圧の信号を出力す
る。電圧変換器９３３は、位相比較器９３２の出力信号
の電圧を１／２の電圧に変換する。電圧変換器９３３の
出力信号の電圧は、図１７のΔｔ３に相当する。
号ＰＬＬＢ３との位相差に応じた電圧の信号を出力す
る。電圧変換器９３３は、位相比較器９３２の出力信号
の電圧を１／２の電圧に変換する。電圧変換器９３３の
出力信号の電圧は、図１７のΔｔ３に相当する。
【０２３３】位相差比較器９２９は、電圧変換器９２６
の出力信号の電圧と電圧変換器９２８の出力信号の電圧
との電圧差に相当する電圧の信号を出力する。この信号
の電圧は、Δｔ１−Δｔ２に相当する。ループフィルタ
９３０は、位相差比較器９２９の出力信号の高周波成分
を除去する。遅延回路９３１は、図１９の遅延回路９１
７と同じ動作を行ない、信号ＰＬＬＯ２を出力する。
の出力信号の電圧と電圧変換器９２８の出力信号の電圧
との電圧差に相当する電圧の信号を出力する。この信号
の電圧は、Δｔ１−Δｔ２に相当する。ループフィルタ
９３０は、位相差比較器９２９の出力信号の高周波成分
を除去する。遅延回路９３１は、図１９の遅延回路９１
７と同じ動作を行ない、信号ＰＬＬＯ２を出力する。
【０２３４】位相比較器９３４は、電圧変換器９２６の
出力信号の電圧と電圧変換器９３３の出力信号の電圧と
の電圧差に相当する電圧の信号を出力する。この信号の
電圧は、Δｔ１−Δｔ３に相当する。ループフィルタ９
３５は、位相差比較器９３４の出力信号の高周波成分を
除去する。遅延回路９３６は、図１９の遅延回路９２１
と同じ動作を行ない、信号ＰＬＬＯ３を出力する。
出力信号の電圧と電圧変換器９３３の出力信号の電圧と
の電圧差に相当する電圧の信号を出力する。この信号の
電圧は、Δｔ１−Δｔ３に相当する。ループフィルタ９
３５は、位相差比較器９３４の出力信号の高周波成分を
除去する。遅延回路９３６は、図１９の遅延回路９２１
と同じ動作を行ない、信号ＰＬＬＯ３を出力する。
【０２３５】この第７実施例によるＬＳＩの内部クロッ
ク信号生成回路９においては、ＰＬＬ回路９０１によっ
て第１の内部クロック信号ＣＬＫ１の位相が外部クロッ
ク信号ＣＬＫの位相に同期される。さらに、第６実施例
による内部クロック信号生成回路９と同様に、内部回路
ブロック２１，２２，２３のそれぞれに到着する内部ク
ロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３の位相が同期
される。
ク信号生成回路９においては、ＰＬＬ回路９０１によっ
て第１の内部クロック信号ＣＬＫ１の位相が外部クロッ
ク信号ＣＬＫの位相に同期される。さらに、第６実施例
による内部クロック信号生成回路９と同様に、内部回路
ブロック２１，２２，２３のそれぞれに到着する内部ク
ロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３の位相が同期
される。
【０２３６】したがって、第７実施例によるＬＳＩの内
部クロック信号生成回路では、内部クロック信号ＣＬＫ
１，ＣＬＫ２，ＣＬＫ３の位相が、自動的に外部クロッ
ク信号ＣＬＫの位相に同期される。その結果、内部クロ
ック信号間のクロックスキューが解消される。その他、
第７実施例によるＬＳＩにおいては、第６実施例による
ＬＳＩにおいて得られる効果と同じ効果が得られる。
部クロック信号生成回路では、内部クロック信号ＣＬＫ
１，ＣＬＫ２，ＣＬＫ３の位相が、自動的に外部クロッ
ク信号ＣＬＫの位相に同期される。その結果、内部クロ
ック信号間のクロックスキューが解消される。その他、
第７実施例によるＬＳＩにおいては、第６実施例による
ＬＳＩにおいて得られる効果と同じ効果が得られる。
【０２３７】第８実施例
次に第８実施例について説明する。この第８実施例は、
第６実施例によるＬＳＩにおける内部クロック信号生成
回路９の変形例である。この第８実施例に示される内部
クロック信号生成回路は、図１８に示される内部クロッ
ク信号生成回路の構成要素の一部を共通化したものであ
る。
第６実施例によるＬＳＩにおける内部クロック信号生成
回路９の変形例である。この第８実施例に示される内部
クロック信号生成回路は、図１８に示される内部クロッ
ク信号生成回路の構成要素の一部を共通化したものであ
る。
【０２３８】図２０を参照して、セレクタ９３７は、信
号ＰＬＬＢ１，ＰＬＬＢ２，ＰＬＬＢ３および外部クロ
ック信号ＣＬＫを受ける。セレクタ９３７の出力信号は
位相比較器９３８に与えられる。位相比較器９３８の出
力信号は、電圧変換器９３９を介してセレクタ９４０に
与えられるとともにそのままセレクタ９４０に与えられ
る。セレクタ９４０の出力信号はループフィルタ９４１
を介してセレクタ９４２に与えられる。
号ＰＬＬＢ１，ＰＬＬＢ２，ＰＬＬＢ３および外部クロ
ック信号ＣＬＫを受ける。セレクタ９３７の出力信号は
位相比較器９３８に与えられる。位相比較器９３８の出
力信号は、電圧変換器９３９を介してセレクタ９４０に
与えられるとともにそのままセレクタ９４０に与えられ
る。セレクタ９４０の出力信号はループフィルタ９４１
を介してセレクタ９４２に与えられる。
【０２３９】セレクタ９４２の出力信号は、電圧制御発
振器９４３、遅延回路９４４および９４５に選択的に与
えられる。電圧制御発振器９４３の出力信号は、信号Ｐ
ＬＬＯ１として出力されるとともに遅延回路９４４，９
４５のそれぞれに与えられる。遅延回路９４４の出力信
号は、信号ＰＬＬＯ２として出力される。遅延回路９４
５の出力信号は、信号ＰＬＬＯ３として出力される。選
択制御部９４６の出力信号は、セレクタ９３７，９４
０，９４２のそれぞれに与えられる。
振器９４３、遅延回路９４４および９４５に選択的に与
えられる。電圧制御発振器９４３の出力信号は、信号Ｐ
ＬＬＯ１として出力されるとともに遅延回路９４４，９
４５のそれぞれに与えられる。遅延回路９４４の出力信
号は、信号ＰＬＬＯ２として出力される。遅延回路９４
５の出力信号は、信号ＰＬＬＯ３として出力される。選
択制御部９４６の出力信号は、セレクタ９３７，９４
０，９４２のそれぞれに与えられる。
【０２４０】次に、図２０に示された内部クロック信号
生成回路の動作を詳細に説明する。セレクタ９３７は、
選択制御部９４６から与えられた制御信号に応じて、外
部クロック信号ＣＬＫおよび信号ＰＬＬＢ１の組（以下
第１の組という）、信号ＰＬＬＢ１およびＰＬＬＢ３の
組（以下第２の組という）および信号ＰＬＬＢ１および
ＰＬＬＢ２の組（以下第３の組という）の３つの組のう
ちのいずれかの組の信号を選択して出力する。
生成回路の動作を詳細に説明する。セレクタ９３７は、
選択制御部９４６から与えられた制御信号に応じて、外
部クロック信号ＣＬＫおよび信号ＰＬＬＢ１の組（以下
第１の組という）、信号ＰＬＬＢ１およびＰＬＬＢ３の
組（以下第２の組という）および信号ＰＬＬＢ１および
ＰＬＬＢ２の組（以下第３の組という）の３つの組のう
ちのいずれかの組の信号を選択して出力する。
【０２４１】位相比較器９３８は、セレクタ９３７から
出力された組の２つの信号の位相差に応じた電圧の信号
を出力する。電圧変換器９３９は、位相比較器９３８の
出力信号の電圧を１／２の電圧に変換する。セレクタ９
４０は、選択制御部９４６から与えられる制御信号に応
じて、位相比較器９３８の出力信号および電圧変換器９
３９の出力信号のいずれかを出力する。ループフィルタ
９４１は、セレクタ９４０の出力信号の高周波成分を除
去する。
出力された組の２つの信号の位相差に応じた電圧の信号
を出力する。電圧変換器９３９は、位相比較器９３８の
出力信号の電圧を１／２の電圧に変換する。セレクタ９
４０は、選択制御部９４６から与えられる制御信号に応
じて、位相比較器９３８の出力信号および電圧変換器９
３９の出力信号のいずれかを出力する。ループフィルタ
９４１は、セレクタ９４０の出力信号の高周波成分を除
去する。
【０２４２】セレクタ９４２は、選択制御部９４６から
与えられる制御信号に応じて、ループフィルタ９４１の
出力信号を電圧制御発振器９４３、遅延回路９４４およ
び遅延回路９４５のいずれかに選択的に与える。電圧制
御発振器９４３は、セレクタ９４２の出力信号の電圧に
応じて信号ＰＬＬＯ１の周波数を変化させる。遅延回路
９４４は、図１８の遅延回路９１７と同様の動作を行な
い、信号ＰＬＬＯ２を出力する。遅延回路９４５は、図
１８の遅延回路９２１と同様の動作を行ない、信号ＰＬ
ＬＯ３を出力する。
与えられる制御信号に応じて、ループフィルタ９４１の
出力信号を電圧制御発振器９４３、遅延回路９４４およ
び遅延回路９４５のいずれかに選択的に与える。電圧制
御発振器９４３は、セレクタ９４２の出力信号の電圧に
応じて信号ＰＬＬＯ１の周波数を変化させる。遅延回路
９４４は、図１８の遅延回路９１７と同様の動作を行な
い、信号ＰＬＬＯ２を出力する。遅延回路９４５は、図
１８の遅延回路９２１と同様の動作を行ない、信号ＰＬ
ＬＯ３を出力する。
【０２４３】選択制御部９４６は、セレクタ９３７，９
４０，９４２のそれぞれを、次のように制御する。
４０，９４２のそれぞれを、次のように制御する。
【０２４４】セレクタ９３７が第１の組の信号を選択し
て出力する場合は、セレクタ９４０が位相比較器９３８
の出力信号を選択して出力するように制御する。セレク
タ９３７が第２の組または第３の組の信号を選択して出
力する場合は、セレクタ９４０が電圧変換器９３９の出
力信号を選択して出力するように制御する。
て出力する場合は、セレクタ９４０が位相比較器９３８
の出力信号を選択して出力するように制御する。セレク
タ９３７が第２の組または第３の組の信号を選択して出
力する場合は、セレクタ９４０が電圧変換器９３９の出
力信号を選択して出力するように制御する。
【０２４５】さらに選択制御部９４６は、セレクタ９３
７が第１の組の信号を選択する場合はセレクタ９４２が
ループフィルタ９４１の出力信号を遅延回路９４５に出
力するように制御する。セレクタ９３７が第２の組の信
号を選択して出力する場合は、セレクタ９４２がループ
フィルタ９４１の出力信号を遅延回路９４４に出力する
ように制御する。セレクタ９３７が第３の組の信号を選
択して出力する場合は、セレクタ９４２がループフィル
タ９４１の出力信号を電圧制御発振器９４３に出力する
ように制御する。
７が第１の組の信号を選択する場合はセレクタ９４２が
ループフィルタ９４１の出力信号を遅延回路９４５に出
力するように制御する。セレクタ９３７が第２の組の信
号を選択して出力する場合は、セレクタ９４２がループ
フィルタ９４１の出力信号を遅延回路９４４に出力する
ように制御する。セレクタ９３７が第３の組の信号を選
択して出力する場合は、セレクタ９４２がループフィル
タ９４１の出力信号を電圧制御発振器９４３に出力する
ように制御する。
【０２４６】この内部クロック信号生成回路において
は、定常状態において、セレクタ９３７が第３の組の信
号を選択し、セレクタ９４０が位相比較器９３８の出力
信号を選択し、セレクタ９４２が電圧制御発振器９４３
への出力信号を選択するように制御される。
は、定常状態において、セレクタ９３７が第３の組の信
号を選択し、セレクタ９４０が位相比較器９３８の出力
信号を選択し、セレクタ９４２が電圧制御発振器９４３
への出力信号を選択するように制御される。
【０２４７】このような定常状態になる前には、ループ
フィルタ９４１の出力信号がセレクタ９４２から遅延回
路９４４，９４５にそれぞれ予め与えられるように制御
される。遅延回路９４４，９４５のそれぞれに一度セレ
クタ９４２からの出力信号が与えられると、その与えら
れた出力信号が遅延回路９４４，９４５のそれぞれにお
いて保持される。
フィルタ９４１の出力信号がセレクタ９４２から遅延回
路９４４，９４５にそれぞれ予め与えられるように制御
される。遅延回路９４４，９４５のそれぞれに一度セレ
クタ９４２からの出力信号が与えられると、その与えら
れた出力信号が遅延回路９４４，９４５のそれぞれにお
いて保持される。
【０２４８】この第８実施例によるＬＳＩにおいては、
第６実施例によるＬＳＩにおいて得られる効果に加え
て、回路において重複する部分の構成が共通化できると
いう効果が得られる。
第６実施例によるＬＳＩにおいて得られる効果に加え
て、回路において重複する部分の構成が共通化できると
いう効果が得られる。
【０２４９】
【０２５０】
【０２５１】
【０２５２】
【０２５３】
【０２５４】
【０２５５】
【０２５６】
【０２５７】
【０２５８】
【０２５９】
【０２６０】
【発明の効果】請求項１に記載の本発明によれば、第１
の内部クロック信号の位相が外部クロック信号の位相に
同期される。そして、第１の内部クロック信号を第１の
帰還信号と第２の帰還信号との位相差に応じて遅延させ
た第２の内部クロック信号が生成される。このため、内
部クロック信号生成回路とそれぞれの内部回路ブロック
との間における信号の遅延の程度に応じて、それぞれの
内部回路ブロックに到着する内部クロック信号の位相が
一致する複数の内部クロック信号が生成できる。
の内部クロック信号の位相が外部クロック信号の位相に
同期される。そして、第１の内部クロック信号を第１の
帰還信号と第２の帰還信号との位相差に応じて遅延させ
た第２の内部クロック信号が生成される。このため、内
部クロック信号生成回路とそれぞれの内部回路ブロック
との間における信号の遅延の程度に応じて、それぞれの
内部回路ブロックに到着する内部クロック信号の位相が
一致する複数の内部クロック信号が生成できる。
【０２６１】したがって、内部回路ブロックのそれぞれ
に到着する内部クロック信号の位相を一致させることが
できる。その結果、内部クロック信号間のクロックスキ
ューを低減できる。
に到着する内部クロック信号の位相を一致させることが
できる。その結果、内部クロック信号間のクロックスキ
ューを低減できる。
【０２６２】それに加えて、位相同期ループ手段により
第１の内部クロック信号の位相が外部クロック信号の位
相に同期されるので次のような効果が得られる。内部ク
ロック信号の位相を外部クロック信号の位相に一致させ
ることができる。さらに、外部クロック信号のデューテ
ィ係数によらずデューティ係数が５０％の内部クロック
信号が生成できる。さらに、温度およびプロセスのばら
つきによるデータ信号の出力タイミングのばらつきを防
ぐことができる。
第１の内部クロック信号の位相が外部クロック信号の位
相に同期されるので次のような効果が得られる。内部ク
ロック信号の位相を外部クロック信号の位相に一致させ
ることができる。さらに、外部クロック信号のデューテ
ィ係数によらずデューティ係数が５０％の内部クロック
信号が生成できる。さらに、温度およびプロセスのばら
つきによるデータ信号の出力タイミングのばらつきを防
ぐことができる。
【０２６３】請求項２に記載の本発明によれば、第１の
内部クロック信号の位相が外部クロック信号の位相に同
期される。そして、第１の内部クロック信号およびそれ
に対応する第１の帰還信号の位相差と、内部クロック信
号およびそれに対応する第２の帰還信号の位相差との差
に応じて第１の内部クロック信号を遅延させた第２の内
部クロック信号が生成される。
内部クロック信号の位相が外部クロック信号の位相に同
期される。そして、第１の内部クロック信号およびそれ
に対応する第１の帰還信号の位相差と、内部クロック信
号およびそれに対応する第２の帰還信号の位相差との差
に応じて第１の内部クロック信号を遅延させた第２の内
部クロック信号が生成される。
【０２６４】このため、内部クロック信号生成手段とそ
れぞれの内部回路ブロックとの間における信号の遅延の
程度に応じて、それぞれの内部回路ブロックに到着する
内部クロック信号の位相が一致する複数の内部クロック
信号が生成できる。
れぞれの内部回路ブロックとの間における信号の遅延の
程度に応じて、それぞれの内部回路ブロックに到着する
内部クロック信号の位相が一致する複数の内部クロック
信号が生成できる。
【０２６５】したがって、内部回路ブロックのそれぞれ
に到着する内部クロック信号の位相を一致させることが
できる。その結果、内部クロック信号間のクロックスキ
ューを低減できる。
に到着する内部クロック信号の位相を一致させることが
できる。その結果、内部クロック信号間のクロックスキ
ューを低減できる。
【０２６６】それに加えて、位相同期ループ手段により
第１の内部クロック信号の位相が外部クロック信号の位
相に同期されるので次のような効果が得られる。内部ク
ロック信号の位相を外部クロック信号の位相に一致させ
ることができる。さらに、外部クロック信号のデューテ
ィ係数によらずデューティ係数が５０％の内部クロック
信号が生成できる。さらに、温度およびプロセスのばら
つきによるデータ信号の出力タイミングのばらつきを防
ぐことができる。
第１の内部クロック信号の位相が外部クロック信号の位
相に同期されるので次のような効果が得られる。内部ク
ロック信号の位相を外部クロック信号の位相に一致させ
ることができる。さらに、外部クロック信号のデューテ
ィ係数によらずデューティ係数が５０％の内部クロック
信号が生成できる。さらに、温度およびプロセスのばら
つきによるデータ信号の出力タイミングのばらつきを防
ぐことができる。
【０２６７】請求項３に記載の本発明によれば、選択制
御手段により制御される第１の選択手段および第２の選
択手段のそれぞれの選択状態に応じて、請求項１に記載
の本発明の位相同期ループ手段に相当する構成と、位相
比較手段および遅延手段に相当する構成とが選択的に形
成される。
御手段により制御される第１の選択手段および第２の選
択手段のそれぞれの選択状態に応じて、請求項１に記載
の本発明の位相同期ループ手段に相当する構成と、位相
比較手段および遅延手段に相当する構成とが選択的に形
成される。
【０２６８】したがって、請求項１に記載の本発明と同
じ効果が得られる。それに加えて、請求項１に記載の本
発明における位相同期ループ手段、位相比較手段および
遅延手段の構成を共通化できる。
じ効果が得られる。それに加えて、請求項１に記載の本
発明における位相同期ループ手段、位相比較手段および
遅延手段の構成を共通化できる。
【図１】第１実施例によるＬＳＩの構成を示すブロック
図である。
図である。
【図２】内部回路ブロックの構成を示すブロック図であ
る。
る。
【図３】内部クロック信号生成回路の構成を示すブロッ
ク図である。
ク図である。
【図４】リングオシレータの構成を示すブロック図であ
る。
る。
【図５】Ｄフリップフロップの動作を示すタイミングチ
ャートである。
ャートである。
【図６】内部クロック信号にクロックスキューが生じた
場合のＤフリップフロップの動作を示すタイミングチャ
ートである。
場合のＤフリップフロップの動作を示すタイミングチャ
ートである。
【図７】内部クロック信号生成回路で生成された内部ク
ロック信号のタイミングチャートである。
ロック信号のタイミングチャートである。
【図８】内部回路ブロックに到着した内部クロック信号
のタイミングチャートである。
のタイミングチャートである。
【図９】第２実施例によるＬＳＩの構成を示すブロック
図である。
図である。
【図１０】セレクタの構成を示すブロック図である。
【図１１】出力ラッチ回路および入力ラッチ回路の１つ
の回路の構成を示す回路図である。
の回路の構成を示す回路図である。
【図１２】複数のＬＳＩと１つのＬＳＩとの間でデータ
信号のやり取りをするシステムの構成を示すブロック図
である。
信号のやり取りをするシステムの構成を示すブロック図
である。
【図１３】第３実施例によるＬＳＩの構成を示すブロッ
ク図である。
ク図である。
【図１４】第４実施例によるＬＳＩの構成を示すブロッ
ク図である。
ク図である。
【図１５】第５実施例によるＬＳＩの構成を示すブロッ
ク図である。
ク図である。
【図１６】第６実施例によるＬＳＩの主要部の構成を示
すブロック図である。
すブロック図である。
【図１７】図１６のＬＳＩにおける内部クロック信号の
位相の相違の状態を示すタイミングチャートである。
位相の相違の状態を示すタイミングチャートである。
【図１８】図１６の内部クロック信号生成回路の構成を
示すブロック図である。
示すブロック図である。
【図１９】第７実施例によるＬＳＩにおける内部クロッ
ク信号生成回路の構成を示すブロック図である。
ク信号生成回路の構成を示すブロック図である。
【図２０】第８実施例によるＬＳＩにおける内部クロッ
ク信号生成回路の構成を示すブロック図である。
ク信号生成回路の構成を示すブロック図である。
【図２１】従来の半導体集積回路装置の一例を示すＬＳ
Ｉのブロック図である。
Ｉのブロック図である。
【図２２】従来のＬＳＩにおけるクロック信号の伝送経
路およびデータ信号の伝送経路の一部を示すブロック図
である。
路およびデータ信号の伝送経路の一部を示すブロック図
である。
【図２３】図２２のＬＳＩの各部における信号の波形図
である。
である。
【図２４】共通のシステムクロックに同期して動作する
ＣＰＵおよび複数のＬＳＩの構成を示すブロック図であ
る。
ＣＰＵおよび複数のＬＳＩの構成を示すブロック図であ
る。
【図２５】図２４のシステムの正常な動作状態を示すタ
イミングチャートである。
イミングチャートである。
【図２６】図２４のシステムの異常な動作状態を示すタ
イミングチャートである。
イミングチャートである。
【図２７】３つ以上のＬＳＩの間でデータ信号のやり取
りをする構成のシステムのブロック図である。
りをする構成のシステムのブロック図である。
【図２８】図２７のシステムの動作を示すタイミングチ
ャートである。
ャートである。
１，９ 内部クロック信号生成回路
７，８，７１〜７３，８１〜８３，９３７，９４０，９
４４ セレクタ １０，９００，９０１ ＰＬＬ回路 ２１，２２，２３ 内部回路ブロック ４１，４２，４３ 入力ラッチ回路 ５１，５２，５３ 出力ラッチ回路 ９１１，９１４，９１８，９２２，９２５，９２７，９
３２，９３８ 位相比較器 ９１３，９２４，９４３ 電圧制御発振器 ９１７，９２１，９２４，９３１，９３６，９４４，９
４５ 遅延回路 ９２９，９３４ 位相差比較器 ９４６ 選択制御部 Ｌ１，Ｌ２，Ｌ３ 信号伝送路 ＣＬＫ 外部クロック信号 ＣＬＫ１，ＣＬＫ２，ＣＬＫ３ 内部クロック信号
４４ セレクタ １０，９００，９０１ ＰＬＬ回路 ２１，２２，２３ 内部回路ブロック ４１，４２，４３ 入力ラッチ回路 ５１，５２，５３ 出力ラッチ回路 ９１１，９１４，９１８，９２２，９２５，９２７，９
３２，９３８ 位相比較器 ９１３，９２４，９４３ 電圧制御発振器 ９１７，９２１，９２４，９３１，９３６，９４４，９
４５ 遅延回路 ９２９，９３４ 位相差比較器 ９４６ 選択制御部 Ｌ１，Ｌ２，Ｌ３ 信号伝送路 ＣＬＫ 外部クロック信号 ＣＬＫ１，ＣＬＫ２，ＣＬＫ３ 内部クロック信号
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 5/15
H03K 3/354
H03L 7/06
Claims (3)
- 【請求項１】 外部から入力される外部クロック信号に
基づいて生成される内部クロック信号に同期して動作す
る半導体集積回路装置であって、 前記外部クロック信号に応じて、位相が異なる複数の内
部クロック信号を生成する内部クロック信号生成手段
と、 前記内部クロック信号生成手段で生成された複数の内部
クロック信号のそれぞれに同期して動作する複数の内部
回路ブロックと、 前記内部クロック信号生成手段と前記複数の内部回路ブ
ロックのそれぞれとの間に設けられた複数の信号伝送路
とを備え、 前記複数の信号伝送路の各々は、前記内部クロック信号
生成手段から前記内部回路ブロックの各々に内部クロッ
ク信号を伝送するとともに前記内部回路ブロックに伝送
された内部クロック信号を前記内部クロック信号生成手
段に帰還信号として伝送し、 前記内部クロック信号生成手段は、 前記外部クロック信号と前記複数の帰還信号のうちの第
１の帰還信号とを受け、これらの信号の位相差に基づい
て、生成される第１の内部クロック信号の位相を前記外
部クロック信号の位相に同期させる位相同期ループ手段
と、 前記第１の帰還信号と、前記複数の帰還信号のうちの前
記第１の帰還信号とは異なる第２の帰還信号とを受け、
これらの信号の位相を比較してその位相差を求める位相
比較手段と、 前記第１の内部クロック信号を受け、その第１の内部ク
ロック信号を前記位相比較手段で求められた位相差に応
じて遅延させて第２の内部クロック信号として生成させ
る遅延手段とを含み、 前記第１の内部クロック信号は、前記複数の信号伝送路
のうちの第１の信号伝送路によって前記第１の帰還信号
として伝達され、 前記第２の内部クロック信号は、前記複数の信号伝送路
のうちの第２の信号伝送路によって前記第２の帰還信号
として伝達される 、半導体集積回路装置。 - 【請求項２】 外部から入力される外部クロック信号に
基づいて生成される内部クロック信号に同期して動作す
る半導体集積回路装置であって、 前記外部クロック信号に応じて、位相が異なる複数の内
部クロック信号を生成する内部クロック信号生成手段
と、 前記内部クロック信号生成手段で生成された複数の内部
クロック信号のそれぞれに同期して動作する複数の内部
回路ブロックと、 前記内部クロック信号生成手段と前記複数の内部回路ブ
ロックのそれぞれとの間に設けられた複数の信号伝送路
とを備え、 前記複数の信号伝送路の各々は、前記内部クロック信号
生成手段から前記内部回路ブロックの各々に内部クロッ
ク信号を伝送するとともに前記内部回路ブロックに伝送
された内部クロック信号を前記内部クロック信号生成手
段に帰還信号として伝送し、 前記内部クロック信号生成手段は、 前記外部クロック信号と前記複数の帰還信号のうちの第
１の帰還信号とを受け、これらの信号の位相差に基づい
て、生成される第１の内部クロック信号の位相を前記外
部クロック信号の位相に同期させる位相同期ループ手段
と、 生成される第１の内部クロック信号とその第１の内部ク
ロック信号に対応する第１の帰還信号とを受け、これら
の信号の位相を比較してその位相差を求める第１の位相
比較手段と、 生成される内部クロック信号のうちの第２の内部クロッ
ク信号とその第２の内部クロック信号に対応する第２の
帰還信号とを受け、これらの信号の位相を比較してその
位相差を求める第２の位相比較手段と、 前記第１の位相比較手段で求められた位相差と前記第２
の位相比較手段で求められた位相差とを比較してその位
相差の差を求める位相差比較手段と、 前記第１の内部クロック信号を受け、その第１の内部ク
ロック信号を前記位相差比較手段で求められた位相差の
差に応じて遅延させて前記第２の内部クロック信号とし
て生成させる遅延手段とを含む、半導体集積回路装置。 - 【請求項３】 外部から入力される外部クロック信号に
基づいて生成される内部クロック信号に同期して動作す
る半導体集積回路装置であって、 前記外部クロック信号に応じて、位相が異なる複数の内
部クロック信号を生成する内部クロック信号生成手段
と、 前記内部クロック信号生成手段で生成された複数の内部
クロック信号のそれぞれに同期して動作する複数の内部
回路ブロックと、 前記内部クロック信号生成手段と前記複数の内部回路ブ
ロックのそれぞれとの間に設けられた複数の信号伝送路
とを備え、 前記複数の信号伝送路の各々は、前記内部クロック信号
生成手段から前記内部回路ブロックの各々に内部クロッ
ク信号を伝送するとともに前記内部回路ブロックに伝送
された内部クロック信号を前記内部クロック信号生成手
段に帰還信号として伝送し、 前記内部クロック信号生成手段は、 前記外部クロック信号と前記複数の帰還信号のうちの第
１の帰還信号および第２の帰還信号とを受け、前記外部
クロック信号および前記第１の帰還信号よりなる第１の
組の信号と前記第１の帰還信号および前記第２の帰還信
号よりなる第２の組の信号とを選択的に出力する第１の
選択手段と、 前記第１の選択手段の出力信号を受け、その出力信号に
含まれる２つの信号の位相を比較し、その位相差を示す
信号を出力する位相比較手段と、 前記位相比較手段の出力信号に応じて、第１の内部クロ
ック信号を生成する電圧制御発振手段と、 前記電圧制御発振手段にて生成される第１の内部クロッ
ク信号を受け、その第１の内部クロック信号を前記位相
比較手段の出力信号に応じて遅延させて第２の内部クロ
ック信号として生成する遅延手段と、 前記位相比較手段と前記電圧制御発振手段および前記遅
延手段との間に設けられ、前記位相比較手段の出力信号
を前記電圧制御発振手段および前記遅延手段に選択的に
与える第２の選択手段と、 前記第１の選択手段において前記第１の組の信号を選択
する場合には前記第２の選択手段の出力信号が前記電圧
制御発振手段に与えられるように前記第１および第２の
選択手段を制御し、前記第１の選択手段において前記第
２の組の信号を選択する場合には前記第２の選択手段の
出力信号が前記遅延手段に与えられるように前記第１お
よび第２の選択手段を制御する選択制御手段とを含み、 前記第１の内部クロック信号は、前記複数の信号伝送路
のうちの第１の信号伝 送路によって前記第１の帰還信号
として伝達され、 前記第２の内部クロック信号は、前記複数の信号伝送路
のうちの第２の信号伝送路によって前記第２の帰還信号
として伝達される 、半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16186993A JP3487309B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体集積回路装置 |
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| US09/429,634 US6271697B1 (en) | 1993-06-30 | 1999-10-29 | Semiconductor integrated circuit device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16186993A JP3487309B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体集積回路装置 |
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| JPH0758611A JPH0758611A (ja) | 1995-03-03 |
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Family
ID=15743518
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16186993A Expired - Fee Related JP3487309B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体集積回路装置 |
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| Country | Link |
|---|---|
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