JPH1028111A - ビット位相同期方法およびビット位相同期回路 - Google Patents
ビット位相同期方法およびビット位相同期回路Info
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- JPH1028111A JPH1028111A JP18092896A JP18092896A JPH1028111A JP H1028111 A JPH1028111 A JP H1028111A JP 18092896 A JP18092896 A JP 18092896A JP 18092896 A JP18092896 A JP 18092896A JP H1028111 A JPH1028111 A JP H1028111A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
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- Computer Networks & Wireless Communication (AREA)
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- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 第１の遅延ゲート群21は第２の遅延ゲート
群に入力データＤin又はその何れかの遅延データを出力
する。第２の遅延ゲート群のｐ段目の遅延ゲートの入
出力データの一致・不一致と、ｐ段目、ｐ＋１段目の遅
延ゲートの出力データ同士の一致・不一致とを、基準ク
ロックＣinで制御される同一時刻に判定する。ｐ段目の
遅延ゲートからの出力データの変化点が判定時刻の前後
所定範囲内にあるか否かを示す変化点検出信号を生成す
る。第１の遅延ゲート群21が出力しているデータを変
化点検出信号に応じ遅延ゲート群21での他の遅延データ
に変更することで、入力データと基準クロックとの位相
を同期させる。〜の処理を含むビット位相同期方法
において、安定なビット位相同期を実現する。 【解決手段】 第１の遅延ゲート群21の各遅延ゲート21
1 〜21n-1 における信号遅延量がそれぞれ一定となるよ
うにこれら遅延ゲートを制御する。
群に入力データＤin又はその何れかの遅延データを出力
する。第２の遅延ゲート群のｐ段目の遅延ゲートの入
出力データの一致・不一致と、ｐ段目、ｐ＋１段目の遅
延ゲートの出力データ同士の一致・不一致とを、基準ク
ロックＣinで制御される同一時刻に判定する。ｐ段目の
遅延ゲートからの出力データの変化点が判定時刻の前後
所定範囲内にあるか否かを示す変化点検出信号を生成す
る。第１の遅延ゲート群21が出力しているデータを変
化点検出信号に応じ遅延ゲート群21での他の遅延データ
に変更することで、入力データと基準クロックとの位相
を同期させる。〜の処理を含むビット位相同期方法
において、安定なビット位相同期を実現する。 【解決手段】 第１の遅延ゲート群21の各遅延ゲート21
1 〜21n-1 における信号遅延量がそれぞれ一定となるよ
うにこれら遅延ゲートを制御する。
Description
【０００１】
【発明の属する技術分野】この発明は、ビット位相同期
方法およびその実施に好適なビット位相同期回路に関す
るものである。
方法およびその実施に好適なビット位相同期回路に関す
るものである。
【０００２】
【従来の技術】高帯域ISDN（Integrated Services Digi
tal Network ）交換機のように複数のユニットからなる
システムでは、各ユニットに基準クロック源から配線を
介し同一周波数のクロックが分配される。各ユニットで
は上記クロックに同期して他のユニットとデータの送受
信をする。しかし超高速で大容量のデータを取り扱う場
合、クロック用の配線の長さの違いにより生ずる各ユニ
ットでの受信クロックの位相差が問題となる。そこで、
各ユニットに入力データの位相を調整するビット位相同
期回路をそれぞれ設け、入力データの位相を自ユニット
のクロックに同期させることが行なわれる。そのための
従来技術として、例えば特開平4-293332号公報に開示の
技術がある。これは、概略次の様なものである。複数の
遅延ゲートを直列接続してなる第１の遅延ゲート群に入
力データを入力する。第１の遅延ゲート群から、前記入
力データかまたはいずれかの遅延ゲートの出力を取り出
す。取り出したデータを２段構成の第２の遅延ゲート群
に入力する。次に、該入力されたデータと、該第２の遅
延ゲート群における第１段目の遅延ゲートからの出力デ
ータとの一致・不一致および、該第１段目の遅延ゲート
の出力データと、第２段目の遅延ゲートの出力データと
の一致・不一致を、基準クロックで制御される同一時刻
に判定する。これにより、前記第１段目の遅延ゲートか
らの出力データの変化点が該判定時刻の前後所定範囲内
にあるか否かを示す変化点検出信号が生成される。次
に、前記第１の遅延ゲート群が出力しているデータの出
力位置を、該変化点検出信号に応じて、前記第１の遅延
ゲート群中の他の位置に変更することで、前記入力デー
タと前記基準クロックとの位相を同期させる。
tal Network ）交換機のように複数のユニットからなる
システムでは、各ユニットに基準クロック源から配線を
介し同一周波数のクロックが分配される。各ユニットで
は上記クロックに同期して他のユニットとデータの送受
信をする。しかし超高速で大容量のデータを取り扱う場
合、クロック用の配線の長さの違いにより生ずる各ユニ
ットでの受信クロックの位相差が問題となる。そこで、
各ユニットに入力データの位相を調整するビット位相同
期回路をそれぞれ設け、入力データの位相を自ユニット
のクロックに同期させることが行なわれる。そのための
従来技術として、例えば特開平4-293332号公報に開示の
技術がある。これは、概略次の様なものである。複数の
遅延ゲートを直列接続してなる第１の遅延ゲート群に入
力データを入力する。第１の遅延ゲート群から、前記入
力データかまたはいずれかの遅延ゲートの出力を取り出
す。取り出したデータを２段構成の第２の遅延ゲート群
に入力する。次に、該入力されたデータと、該第２の遅
延ゲート群における第１段目の遅延ゲートからの出力デ
ータとの一致・不一致および、該第１段目の遅延ゲート
の出力データと、第２段目の遅延ゲートの出力データと
の一致・不一致を、基準クロックで制御される同一時刻
に判定する。これにより、前記第１段目の遅延ゲートか
らの出力データの変化点が該判定時刻の前後所定範囲内
にあるか否かを示す変化点検出信号が生成される。次
に、前記第１の遅延ゲート群が出力しているデータの出
力位置を、該変化点検出信号に応じて、前記第１の遅延
ゲート群中の他の位置に変更することで、前記入力デー
タと前記基準クロックとの位相を同期させる。
【０００３】
【発明が解決しようとする課題】ところで、上述した従
来技術の場合、第１の遅延ゲート群の各遅延ゲートにお
ける遅延量の安定性が重要になる。なぜなら、第１の遅
延ゲート群の各遅延ゲートにおける遅延量が変動してし
まうと、第１の遅延ゲート群の各遅延ゲートは入力デー
タに対し再現良く位相差を与えられなくなるため、位相
調整分解能が変動してしまうからである。位相調整分解
能が変動してしまうと、変化点検出信号に応じて第１の
遅延ゲート群におけるデータの出力位置を変更して入力
データの位相を調整しようとしても、目的の位相調整が
行なえない場合が生じるからである。しかし、上記公開
公報には、第１の遅延ゲート群の遅延量の安定化に関す
る記載は特になされていない。第１の遅延ゲート群の各
遅延ゲートを例えば遅延量が所定の固定値となるよう設
計されたＣＭＯＳインバータでそれぞれ構成するとした
場合、ＣＭＯＳインバータにおける信号の遅延量はチッ
プ温度やこれを構成するＭＯＳ・ＦＥＴの仕上がり特性
により大きくばらつく。このように従来技術において適
切な性能のビット位相調整回路を構成するためには、少
なくとも第１の遅延ゲート群の遅延量について留意する
ことが重要になる。
来技術の場合、第１の遅延ゲート群の各遅延ゲートにお
ける遅延量の安定性が重要になる。なぜなら、第１の遅
延ゲート群の各遅延ゲートにおける遅延量が変動してし
まうと、第１の遅延ゲート群の各遅延ゲートは入力デー
タに対し再現良く位相差を与えられなくなるため、位相
調整分解能が変動してしまうからである。位相調整分解
能が変動してしまうと、変化点検出信号に応じて第１の
遅延ゲート群におけるデータの出力位置を変更して入力
データの位相を調整しようとしても、目的の位相調整が
行なえない場合が生じるからである。しかし、上記公開
公報には、第１の遅延ゲート群の遅延量の安定化に関す
る記載は特になされていない。第１の遅延ゲート群の各
遅延ゲートを例えば遅延量が所定の固定値となるよう設
計されたＣＭＯＳインバータでそれぞれ構成するとした
場合、ＣＭＯＳインバータにおける信号の遅延量はチッ
プ温度やこれを構成するＭＯＳ・ＦＥＴの仕上がり特性
により大きくばらつく。このように従来技術において適
切な性能のビット位相調整回路を構成するためには、少
なくとも第１の遅延ゲート群の遅延量について留意する
ことが重要になる。
【０００４】
【課題を解決するための手段】そこでこの出願のビット
位相同期方法の発明によれば、複数の遅延ゲートを直列
接続して構成した第１の遅延ゲート群に入力データを入
力し、該第１の遅延ゲート群における各段の遅延ゲート
からそれぞれ得られる前記入力データについての遅延デ
ータおよび前記入力データの中からいずれかを選択的に
出力し、該選択的に出力したデータを少なくとも２段の
遅延ゲートで構成した第２の遅延ゲート群に入力し、該
第２の遅延ゲート群のｐ段目の遅延ゲートの出力データ
と、少なくとも（ｐ−１）段目の遅延ゲートの出力デー
タとの一致・不一致および、該ｐ段目の遅延ゲートの出
力データと、少なくとも（ｐ＋１）段目の遅延ゲートの
出力データとの一致・不一致を、基準クロックで制御さ
れる同一時刻に判定することにより、前記ｐ段目の遅延
ゲートからの出力データの変化点が該判定時刻の前後所
定範囲内にあるか否かを示す変化点検出信号を生成し
（ただし、ｐは１以上の整数である。またｐ＝１の場合
は、ｐ−１段目の遅延ゲートは第２の遅延ゲート群の入
力点そのものとする。）、前記第１の遅延ゲート群が選
択的に出力しているデータを、前記変化点検出信号に応
じて、前記第１の遅延ゲート群における他のデータに変
更することで、前記入力データと前記基準クロックとの
位相を同期させるビット位相同期方法において、前記第
１の遅延ゲート群の各遅延ゲートにおける信号遅延量が
それぞれ一定となるようにこれら遅延ゲートを制御する
ことを特徴とする。
位相同期方法の発明によれば、複数の遅延ゲートを直列
接続して構成した第１の遅延ゲート群に入力データを入
力し、該第１の遅延ゲート群における各段の遅延ゲート
からそれぞれ得られる前記入力データについての遅延デ
ータおよび前記入力データの中からいずれかを選択的に
出力し、該選択的に出力したデータを少なくとも２段の
遅延ゲートで構成した第２の遅延ゲート群に入力し、該
第２の遅延ゲート群のｐ段目の遅延ゲートの出力データ
と、少なくとも（ｐ−１）段目の遅延ゲートの出力デー
タとの一致・不一致および、該ｐ段目の遅延ゲートの出
力データと、少なくとも（ｐ＋１）段目の遅延ゲートの
出力データとの一致・不一致を、基準クロックで制御さ
れる同一時刻に判定することにより、前記ｐ段目の遅延
ゲートからの出力データの変化点が該判定時刻の前後所
定範囲内にあるか否かを示す変化点検出信号を生成し
（ただし、ｐは１以上の整数である。またｐ＝１の場合
は、ｐ−１段目の遅延ゲートは第２の遅延ゲート群の入
力点そのものとする。）、前記第１の遅延ゲート群が選
択的に出力しているデータを、前記変化点検出信号に応
じて、前記第１の遅延ゲート群における他のデータに変
更することで、前記入力データと前記基準クロックとの
位相を同期させるビット位相同期方法において、前記第
１の遅延ゲート群の各遅延ゲートにおける信号遅延量が
それぞれ一定となるようにこれら遅延ゲートを制御する
ことを特徴とする。
【０００５】このビット位相同期方法の発明によれば、
第１の遅延ゲート群の各遅延ゲートは入力データに対し
それぞれ再現性良く位相差を与えるようになる。なお、
ここでいう一定とは実質的に一定である場合も含む意味
である（以下同様。）。また、各遅延ゲートの遅延量が
同じでも異なっていても良く、それぞれ遅延ゲートでの
遅延量が一定であれば良いという意味である。
第１の遅延ゲート群の各遅延ゲートは入力データに対し
それぞれ再現性良く位相差を与えるようになる。なお、
ここでいう一定とは実質的に一定である場合も含む意味
である（以下同様。）。また、各遅延ゲートの遅延量が
同じでも異なっていても良く、それぞれ遅延ゲートでの
遅延量が一定であれば良いという意味である。
【０００６】なお、このビット位相同期方法の発明の実
施に当たり、第２の遅延ゲート群の各遅延ゲートにおけ
る信号遅延量についても、各遅延ゲートでの遅延量が一
定となるようにこれら遅延ゲートを制御するのが好適で
ある。こうすると、ｐ−１段目、ｐ段目、ｐ＋１段目の
各遅延ゲートから出力されるデータ間の位相差が安定化
されるので変化点を検出する範囲が一定化される。その
ため、変化点検出感度の再現性が確保されるので、変化
点検出動作の信頼性をより向上させることができる。
施に当たり、第２の遅延ゲート群の各遅延ゲートにおけ
る信号遅延量についても、各遅延ゲートでの遅延量が一
定となるようにこれら遅延ゲートを制御するのが好適で
ある。こうすると、ｐ−１段目、ｐ段目、ｐ＋１段目の
各遅延ゲートから出力されるデータ間の位相差が安定化
されるので変化点を検出する範囲が一定化される。その
ため、変化点検出感度の再現性が確保されるので、変化
点検出動作の信頼性をより向上させることができる。
【０００７】また、ビット位相同期回路の発明によれ
ば、複数の遅延ゲートを直列接続して構成され入力デー
タが入力される第１の遅延ゲート群を有し、かつ、該第
１の遅延ゲート群における各段の遅延ゲートからそれぞ
れ得られる前記入力データについての遅延データおよび
前記入力データの中からいずれかを選択的に出力するビ
ット位相調整回路と、少なくとも２段の遅延ゲートで構
成され前記ビット位相調整回路からの出力データが入力
される第２の遅延ゲート群を有し、かつ、該第２の遅延
ゲート群のｐ段目の遅延ゲートの出力データと、少なく
とも（ｐ−１）段目の遅延ゲートの出力データとの一致
・不一致および、該ｐ段目の遅延ゲートの出力データ
と、少なくとも（ｐ＋１）段目の遅延ゲートの出力デー
タとの一致・不一致を、基準クロックで制御される同一
時刻に判定することにより、前記ｐ段目の遅延ゲートか
らの出力データの変化点が該判定時刻の前後所定範囲内
にあるか否かを示す変化点検出信号を出力するビット変
化点検出回路と（ただし、ｐは１以上の整数である。ま
たｐ＝１の場合は、ｐ−１段目の遅延ゲートは第２の遅
延ゲート群の入力点そのものとする。）、前記第１の遅
延ゲート群が選択的に出力しているデータを、前記変化
点検出信号に応じて、前記第１の遅延ゲート群における
他のデータに変更するよう制御するビット位相制御回路
とを具えるビット位相同期回路において、前記第１の遅
延ゲート群の各遅延ゲートを、遅延量制御型の遅延ゲー
トでそれぞれ構成してあり、かつこれら遅延量制御型の
遅延ゲートでの遅延量を一定に制御するための制御信号
を該遅延ゲートに与える遅延量制御回路を具えたことを
特徴とする。
ば、複数の遅延ゲートを直列接続して構成され入力デー
タが入力される第１の遅延ゲート群を有し、かつ、該第
１の遅延ゲート群における各段の遅延ゲートからそれぞ
れ得られる前記入力データについての遅延データおよび
前記入力データの中からいずれかを選択的に出力するビ
ット位相調整回路と、少なくとも２段の遅延ゲートで構
成され前記ビット位相調整回路からの出力データが入力
される第２の遅延ゲート群を有し、かつ、該第２の遅延
ゲート群のｐ段目の遅延ゲートの出力データと、少なく
とも（ｐ−１）段目の遅延ゲートの出力データとの一致
・不一致および、該ｐ段目の遅延ゲートの出力データ
と、少なくとも（ｐ＋１）段目の遅延ゲートの出力デー
タとの一致・不一致を、基準クロックで制御される同一
時刻に判定することにより、前記ｐ段目の遅延ゲートか
らの出力データの変化点が該判定時刻の前後所定範囲内
にあるか否かを示す変化点検出信号を出力するビット変
化点検出回路と（ただし、ｐは１以上の整数である。ま
たｐ＝１の場合は、ｐ−１段目の遅延ゲートは第２の遅
延ゲート群の入力点そのものとする。）、前記第１の遅
延ゲート群が選択的に出力しているデータを、前記変化
点検出信号に応じて、前記第１の遅延ゲート群における
他のデータに変更するよう制御するビット位相制御回路
とを具えるビット位相同期回路において、前記第１の遅
延ゲート群の各遅延ゲートを、遅延量制御型の遅延ゲー
トでそれぞれ構成してあり、かつこれら遅延量制御型の
遅延ゲートでの遅延量を一定に制御するための制御信号
を該遅延ゲートに与える遅延量制御回路を具えたことを
特徴とする。
【０００８】このビット位相同期回路の発明によれば、
ビット位相調整回路における第１の遅延ゲート群の各遅
延ゲートの遅延量が周囲温度の変動などに起因して万一
変動してもその修正が自動的になされる。よって、ビッ
ト位相調整回路の第１の遅延ゲート群の各遅延ゲート
は、入力データに対しそれぞれ再現性良く位相差を与え
る。そのため、入力データの位相を自ユニットの基準ク
ロックに従来より安定に同期させることが可能なビット
位相同期回路が実現される。
ビット位相調整回路における第１の遅延ゲート群の各遅
延ゲートの遅延量が周囲温度の変動などに起因して万一
変動してもその修正が自動的になされる。よって、ビッ
ト位相調整回路の第１の遅延ゲート群の各遅延ゲート
は、入力データに対しそれぞれ再現性良く位相差を与え
る。そのため、入力データの位相を自ユニットの基準ク
ロックに従来より安定に同期させることが可能なビット
位相同期回路が実現される。
【０００９】なお、このビット位相同期回路の発明の実
施に当たり、第２の遅延ゲート群の各遅延ゲートそれぞ
れについても、遅延量制御型の遅延ゲートで構成するの
が好適である。
施に当たり、第２の遅延ゲート群の各遅延ゲートそれぞ
れについても、遅延量制御型の遅延ゲートで構成するの
が好適である。
【００１０】こうすると、ｐ−１段目、ｐ段目、ｐ＋１
段目の各遅延ゲートの遅延量が周囲温度の変動などに起
因して万一変動してもその修正が自動的になされる。そ
のため、ｐ−１段目、ｐ段目、ｐ＋１段目の各遅延ゲー
トから出力されるデータ間の位相差が安定化されるので
変化点を検出する範囲が一定化される。したがって、変
化点検出感度の再現性が確保されるので、より信頼性の
高いビット位相同期回路が実現される。
段目の各遅延ゲートの遅延量が周囲温度の変動などに起
因して万一変動してもその修正が自動的になされる。そ
のため、ｐ−１段目、ｐ段目、ｐ＋１段目の各遅延ゲー
トから出力されるデータ間の位相差が安定化されるので
変化点を検出する範囲が一定化される。したがって、変
化点検出感度の再現性が確保されるので、より信頼性の
高いビット位相同期回路が実現される。
【００１１】また、ビット位相同期回路の発明の実施に
当たり、遅延量制御型の遅延ゲートそれぞれを電圧によ
って遅延量が制御される遅延ゲートで構成し、かつ、遅
延量制御回路をＰＬＬ（フェーズ・ロック・ループ）回
路で構成する形態（請求項４、８の形態）の場合、ＰＬ
Ｌ技術による正確な遅延量制御技術を利用できる。特
に、第１の遅延ゲート群およびまたは第２の遅延ゲート
群の遅延ゲートそれぞれの回路構成およびレイアウト構
成を、前記ＰＬＬの回路の電圧制御発振器に備わる遅延
ゲートの回路構成およびレイアウト構成と同じとした場
合、ＰＬＬ回路内の遅延ゲートに対する制御が第１の遅
延ゲート群およびまたは第２の遅延ゲート群の遅延ゲー
トにそのまま適用できるので、簡易に正確な遅延量制御
が行なえる。
当たり、遅延量制御型の遅延ゲートそれぞれを電圧によ
って遅延量が制御される遅延ゲートで構成し、かつ、遅
延量制御回路をＰＬＬ（フェーズ・ロック・ループ）回
路で構成する形態（請求項４、８の形態）の場合、ＰＬ
Ｌ技術による正確な遅延量制御技術を利用できる。特
に、第１の遅延ゲート群およびまたは第２の遅延ゲート
群の遅延ゲートそれぞれの回路構成およびレイアウト構
成を、前記ＰＬＬの回路の電圧制御発振器に備わる遅延
ゲートの回路構成およびレイアウト構成と同じとした場
合、ＰＬＬ回路内の遅延ゲートに対する制御が第１の遅
延ゲート群およびまたは第２の遅延ゲート群の遅延ゲー
トにそのまま適用できるので、簡易に正確な遅延量制御
が行なえる。
【００１２】
【発明の実施の形態】以下、図面を参照してこの発明の
ビット位相同期方法およびビット位相同期回路の実施の
形態について併せて説明する。なお、説明に用いる各図
はこの発明を理解出来る程度に概略的に示してある。ま
た各図において同様な構成成分については同一の番号を
付して示し、その重複する説明を省略することもある。
ビット位相同期方法およびビット位相同期回路の実施の
形態について併せて説明する。なお、説明に用いる各図
はこの発明を理解出来る程度に概略的に示してある。ま
た各図において同様な構成成分については同一の番号を
付して示し、その重複する説明を省略することもある。
【００１３】１．第１の実施の形態 第１の実施の形態として、第１の遅延ゲート群の遅延ゲ
ートを電圧によって遅延量が制御される遅延ゲートでそ
れぞれ構成し、遅延量制御回路をＰＬＬ回路で構成した
例を説明する。
ートを電圧によって遅延量が制御される遅延ゲートでそ
れぞれ構成し、遅延量制御回路をＰＬＬ回路で構成した
例を説明する。
【００１４】１−１．回路構成の説明 先ず図１〜図７を参照して第１の実施の形態のビット位
相同期回路１０の回路構成について説明する。ここで図
１は第１の実施の形態のビット位相同期回路１０の全体
を示したブロック図である。また図２はこのビット位相
同期回路１０に備わるビット位相調整回路２０の回路構
成を示した図、図３はビット位相調整回路２０に備わる
第１の遅延ゲート群２１の各遅延ゲートの構成例を示し
た図、図４はこのビット位相同期回路１０に備わる変化
点検出回路３０の回路構成を示した図、図５はこのビッ
ト位相同期回路１０に備わるビット位相制御回路４０の
回路構成を示した図、図６はこのビット位相同期回路１
０に備わる遅延量制御回路（具体的にはＰＬＬ回路）５
０の回路構成を示した図、図７は遅延量制御回路５０に
備わる電圧制御発振器５７の構成例を示した図である。
相同期回路１０の回路構成について説明する。ここで図
１は第１の実施の形態のビット位相同期回路１０の全体
を示したブロック図である。また図２はこのビット位相
同期回路１０に備わるビット位相調整回路２０の回路構
成を示した図、図３はビット位相調整回路２０に備わる
第１の遅延ゲート群２１の各遅延ゲートの構成例を示し
た図、図４はこのビット位相同期回路１０に備わる変化
点検出回路３０の回路構成を示した図、図５はこのビッ
ト位相同期回路１０に備わるビット位相制御回路４０の
回路構成を示した図、図６はこのビット位相同期回路１
０に備わる遅延量制御回路（具体的にはＰＬＬ回路）５
０の回路構成を示した図、図７は遅延量制御回路５０に
備わる電圧制御発振器５７の構成例を示した図である。
【００１５】全体図である図１において、１０ａは入力
データＤinの入力端子、１０ｂは高速の基準クロックＣ
in（Ｃi とも示す）の入力端子、Ｄout はビット位相同
期された出力データ、Ｃout は基準クロックＣinの出力
である。Ｄo 、Ｄi 、ＶＣＮＴなどの記号は後々順次に
説明する。Ｄin、Ｄout を、具体例、例えば高帯域ISDN
交換機の例で考えれば、入力データＤinは、図示しない
他のユニットから送信されてきたデータとなり、基準ク
ロックＣinは、図示しないクロック源からクロック用の
配線を介し送られてきた高速の基準クロックとなる。そ
してこのビット同期位相回路１０は、これら入力データ
Ｄinと基準クロックＣinとの間の位相を調整して適正に
出力データＤout を後段に出力するものとなる。以下、
各構成成分２０〜５０について詳細に説明する。
データＤinの入力端子、１０ｂは高速の基準クロックＣ
in（Ｃi とも示す）の入力端子、Ｄout はビット位相同
期された出力データ、Ｃout は基準クロックＣinの出力
である。Ｄo 、Ｄi 、ＶＣＮＴなどの記号は後々順次に
説明する。Ｄin、Ｄout を、具体例、例えば高帯域ISDN
交換機の例で考えれば、入力データＤinは、図示しない
他のユニットから送信されてきたデータとなり、基準ク
ロックＣinは、図示しないクロック源からクロック用の
配線を介し送られてきた高速の基準クロックとなる。そ
してこのビット同期位相回路１０は、これら入力データ
Ｄinと基準クロックＣinとの間の位相を調整して適正に
出力データＤout を後段に出力するものとなる。以下、
各構成成分２０〜５０について詳細に説明する。
【００１６】はじめに、ビット位相調整回路２０につい
て図２および図３を参照して説明する。ただしこのビッ
ト位相調整回路２０は、遅延ゲート２１1 〜２１n-1 を
遅延量制御型のものとする点を除けば、例えば特開平４
−２９３３３２号公報に開示のものと同じ構成とでき
る。ここではそうしてある。具体的にはこのビット位相
調整回路２０は、入力データＤinの位相を調整したデー
タを変化点検出回路３０に出力するもので、第１の遅延
ゲート群２１およびセレクタ２３で構成してある。
て図２および図３を参照して説明する。ただしこのビッ
ト位相調整回路２０は、遅延ゲート２１1 〜２１n-1 を
遅延量制御型のものとする点を除けば、例えば特開平４
−２９３３３２号公報に開示のものと同じ構成とでき
る。ここではそうしてある。具体的にはこのビット位相
調整回路２０は、入力データＤinの位相を調整したデー
タを変化点検出回路３０に出力するもので、第１の遅延
ゲート群２１およびセレクタ２３で構成してある。
【００１７】先ず第１の遅延ゲート群２１は複数の遅延
ゲート２１1 〜２１n-1 を直列接続して構成してある。
この第１の遅延ゲート群２１の第１段目の遅延ゲート２
１1に、入力データＤinは入力される。そしてこの第１
の遅延ゲート群２１は、入力データＤinすなわち遅延量
がゼロのデータと、各遅延ゲート２１1 〜２１n-1 から
それぞれ出力される入力データについての遅延データと
を、セレクタ２３に出力する。したがって、この第１の
遅延ゲート群２１は位相の違うｎ種類のデータ列をセレ
クタ２３に出力する。
ゲート２１1 〜２１n-1 を直列接続して構成してある。
この第１の遅延ゲート群２１の第１段目の遅延ゲート２
１1に、入力データＤinは入力される。そしてこの第１
の遅延ゲート群２１は、入力データＤinすなわち遅延量
がゼロのデータと、各遅延ゲート２１1 〜２１n-1 から
それぞれ出力される入力データについての遅延データと
を、セレクタ２３に出力する。したがって、この第１の
遅延ゲート群２１は位相の違うｎ種類のデータ列をセレ
クタ２３に出力する。
【００１８】ここで、第１の遅延ゲート群２１の各々の
遅延ゲート２１1 〜２１n-1 は、遅延量を一定に制御で
きる型の遅延ゲート（これを「遅延量制御型の遅延ゲー
ト」という）とする。このような遅延量制御型の遅延ゲ
ート２１1 〜２１n は、ビット位相同期回路の設計に応
じ任意な回路で構成できる。ただし電圧によって遅延量
が制御される型のものが好ましい。なぜなら遅延ゲート
を構成するに当たりＭＯＳ技術が利用できたり、また遅
延量制御回路の構成を比較的容易にできたり、また遅延
量制御回路としてＰＬＬ回路（詳細は後述する）を利用
できる等の利点が得られるからである。さらにこれら遅
延ゲート２１1 〜２１n-1 それぞれを、リングオシレー
タで構成された電圧制御発振器を有したＰＬＬ回路（詳
細は後述する）の当該電圧制御発振器中の遅延ゲートと
同一の回路構成およびレイアウト構成とされた遅延ゲー
トによって構成するのが、好ましい。なぜなら、詳細は
後述するが、リングオシレータを構成する遅延ゲートの
各遅延量はＰＬＬ回路の動作上、ほとんど遅延量が変化
しない。そこで、リングオシレータを構成する遅延ゲー
トを制御している制御電圧を、遅延ゲート２１1 〜２１
n-1 の制御信号として流用することで、遅延ゲート２１
1 〜２１n-1 の遅延量の変動をより小さくすることがで
きるからである。このような型の遅延ゲートの一例を図
３に示す。すなわち、第１のＣＭＯＳインバータ２１ｘ
と、これに直列接続された第２のＣＭＯＳインバータ２
１ｙとで構成された遅延ゲート２１1 〜２１n-1 であ
る。ただしこの第１のＣＭＯインバータ２１ｘは、ＰＭ
ＯＳトランジスタ２１ａおよびＮＭＯＳトランジスタ２
１ｂで構成されたインバータと、このＣＭＯＳインバー
タのＮＭＯＳトランジスタ２１ｂに直列に接続されたＮ
ＭＯＳトランジスタ２１ｃであってしかも制御端子（ゲ
ート）にアナログの制御電圧ＶＣＮＴ（詳細は後述す
る）が入力されるトランジスタ（第３のＭＯＳトランジ
スタ）２１ｃとで構成したＣＭＯＳインバータである。
遅延ゲート２１1 〜２１n-1 は、遅延量を一定に制御で
きる型の遅延ゲート（これを「遅延量制御型の遅延ゲー
ト」という）とする。このような遅延量制御型の遅延ゲ
ート２１1 〜２１n は、ビット位相同期回路の設計に応
じ任意な回路で構成できる。ただし電圧によって遅延量
が制御される型のものが好ましい。なぜなら遅延ゲート
を構成するに当たりＭＯＳ技術が利用できたり、また遅
延量制御回路の構成を比較的容易にできたり、また遅延
量制御回路としてＰＬＬ回路（詳細は後述する）を利用
できる等の利点が得られるからである。さらにこれら遅
延ゲート２１1 〜２１n-1 それぞれを、リングオシレー
タで構成された電圧制御発振器を有したＰＬＬ回路（詳
細は後述する）の当該電圧制御発振器中の遅延ゲートと
同一の回路構成およびレイアウト構成とされた遅延ゲー
トによって構成するのが、好ましい。なぜなら、詳細は
後述するが、リングオシレータを構成する遅延ゲートの
各遅延量はＰＬＬ回路の動作上、ほとんど遅延量が変化
しない。そこで、リングオシレータを構成する遅延ゲー
トを制御している制御電圧を、遅延ゲート２１1 〜２１
n-1 の制御信号として流用することで、遅延ゲート２１
1 〜２１n-1 の遅延量の変動をより小さくすることがで
きるからである。このような型の遅延ゲートの一例を図
３に示す。すなわち、第１のＣＭＯＳインバータ２１ｘ
と、これに直列接続された第２のＣＭＯＳインバータ２
１ｙとで構成された遅延ゲート２１1 〜２１n-1 であ
る。ただしこの第１のＣＭＯインバータ２１ｘは、ＰＭ
ＯＳトランジスタ２１ａおよびＮＭＯＳトランジスタ２
１ｂで構成されたインバータと、このＣＭＯＳインバー
タのＮＭＯＳトランジスタ２１ｂに直列に接続されたＮ
ＭＯＳトランジスタ２１ｃであってしかも制御端子（ゲ
ート）にアナログの制御電圧ＶＣＮＴ（詳細は後述す
る）が入力されるトランジスタ（第３のＭＯＳトランジ
スタ）２１ｃとで構成したＣＭＯＳインバータである。
【００１９】図３を用い説明したこのような遅延ゲート
２１1 〜２１n-1 それぞれでは、第３のＭＯＳトランジ
スタ２１ｃのゲートに、該トランジスタ２１ｃがオフ状
態とならない範囲内で電圧値を可変的に入力することに
より該トランジスタ２１ｃの電流駆動能力を調整するこ
とができる。すなわち制御信号ＶＣＮＴとして入力する
電圧値の大小により１段当たりの遅延ゲート自身の総遅
延量を制御することができるので、この図３を用いて説
明した遅延ゲートは、遅延量制御型の遅延ゲートとして
動作するのである。従って、例えばビット位相同期回路
の周囲温度（またはチップ温度）が変動した場合に遅延
ゲート遅延量もＭＯＳ・ＦＥＴの特性に基づき変動して
しまうことを、この遅延ゲート２１1 〜２１n-1 により
補償することができる。具体的には、この遅延量制御型
の遅延ゲート２１1 〜２１n-1 は、チップ温度が高温の
時には制御信号ＶＣＮＴとして高い電圧を与え、チップ
温度が低温の場合には制御信号ＶＣＮＴとしてチップ温
度が高温の時に比べ低い電圧を与えることにより、周囲
温度やチップ温度に拘わらず、ほぼ一定の遅延時間を持
つ遅延ゲートとして動作するものとなる。
２１1 〜２１n-1 それぞれでは、第３のＭＯＳトランジ
スタ２１ｃのゲートに、該トランジスタ２１ｃがオフ状
態とならない範囲内で電圧値を可変的に入力することに
より該トランジスタ２１ｃの電流駆動能力を調整するこ
とができる。すなわち制御信号ＶＣＮＴとして入力する
電圧値の大小により１段当たりの遅延ゲート自身の総遅
延量を制御することができるので、この図３を用いて説
明した遅延ゲートは、遅延量制御型の遅延ゲートとして
動作するのである。従って、例えばビット位相同期回路
の周囲温度（またはチップ温度）が変動した場合に遅延
ゲート遅延量もＭＯＳ・ＦＥＴの特性に基づき変動して
しまうことを、この遅延ゲート２１1 〜２１n-1 により
補償することができる。具体的には、この遅延量制御型
の遅延ゲート２１1 〜２１n-1 は、チップ温度が高温の
時には制御信号ＶＣＮＴとして高い電圧を与え、チップ
温度が低温の場合には制御信号ＶＣＮＴとしてチップ温
度が高温の時に比べ低い電圧を与えることにより、周囲
温度やチップ温度に拘わらず、ほぼ一定の遅延時間を持
つ遅延ゲートとして動作するものとなる。
【００２０】ここで、制御信号ＶＣＮＴは遅延量制御回
路５０から与えられるが、該回路５０については後に説
明する。
路５０から与えられるが、該回路５０については後に説
明する。
【００２１】一方、セレクタ２３は、ｎ個の２入力ＡＮ
Ｄゲート２５1 〜２５n と、これらＡＮＤゲート２５1
〜２５n の出力を入力とするｎ入力ＯＲゲート２７とで
構成してある。ここでｎ個の２入力ＡＮＤゲート２５1
〜２５n それぞれの一方の入力には、第１の遅延ゲート
群２１からのｎ種のデータを重複なく入力してある。さ
らにｎ個の２入力ＡＮＤゲート２５1 〜２５n それぞれ
の他方の入力には、後述するビット位相制御回路４０か
らのｎ個の選択信号ＳＥＬ1 〜ＳＥＬn を重複なく入力
してある。このセレクタ２３は、これら選択信号ＳＥＬ
1 〜ＳＥＬn の状態に応じ、第１の遅延ゲート群２１の
上述したｎ種のデータのうちのいずれか１つを、変化点
検出回路３０に入力Ｄi として選択的に出力する。
Ｄゲート２５1 〜２５n と、これらＡＮＤゲート２５1
〜２５n の出力を入力とするｎ入力ＯＲゲート２７とで
構成してある。ここでｎ個の２入力ＡＮＤゲート２５1
〜２５n それぞれの一方の入力には、第１の遅延ゲート
群２１からのｎ種のデータを重複なく入力してある。さ
らにｎ個の２入力ＡＮＤゲート２５1 〜２５n それぞれ
の他方の入力には、後述するビット位相制御回路４０か
らのｎ個の選択信号ＳＥＬ1 〜ＳＥＬn を重複なく入力
してある。このセレクタ２３は、これら選択信号ＳＥＬ
1 〜ＳＥＬn の状態に応じ、第１の遅延ゲート群２１の
上述したｎ種のデータのうちのいずれか１つを、変化点
検出回路３０に入力Ｄi として選択的に出力する。
【００２２】次に、変化点検出回路３０について図４を
参照して説明する。なおこの変化点検出回路３０は、特
開平４−２９３３３２号公報に開示のものと同じ構成と
できる。ここではそうしている。具体的にはこの変化点
検出回路３０は、２段の遅延ゲート３１1 ，３１2 で構
成される第２の遅延ゲート群３１と、第１〜第３のフリ
ップフロップ（ラッチ回路ともいう）３３1 〜３３3
と、第１〜第２の排他的ＯＲゲート３５1 および３５2
と、第１および第２のＳＲフリップフロップ３７1 〜３
７2 とで構成してある。ここで、第２の遅延ゲート群３
１は、ビット位相調整回路２０から出力されたデータＤ
i と、このデータＤi について各段の遅延ゲート３１
1 、３１2 まででそれぞれ遅延される遅延データＳ３１
1 、Ｓ３１2とを、後段の回路３３1 〜３３3 に出力す
る。すなわち、位相の違う３種類のデータ列を後段回路
に出力する。また第１のラッチ回路３３1 はデータＤi
を、第２のラッチ回路３３2 は遅延ゲート３１1 の出力
データＳ３１1 を、第２のラッチ回路３３3 は遅延ゲー
ト３１2 の出力データＳ３１2 を、基準クロックＣi に
より決められる同一時刻（例えば後の図８の時刻ｔ１）
にそれぞれラッチする。また第１の排他的ＯＲゲート３
５1 は、第１のラッチ回路３３1 がラッチしているデー
タＳ３３1 と、第２のラッチ回路３３2 がラッチしてい
るデータＳ３３2との一致・不一致を判定する。また第
１の排他的ＯＲゲート３５2 は、第２のラッチ回路３３
2 がラッチしているデータＳ３３2 と、第３のラッチ回
路３３3 がラッチしているデータＳ３３3 との一致・不
一致を判定する。第１および第２の排他的ＯＲゲート３
５1 、３５2 の出力に応じ、ＳＲフリップフロップ３７
1 または３７2 が変化点検出信号としてのＵＰまたはＤ
ＯＷＮを出力する。この一連の信号処理について具体的
に説明する。
参照して説明する。なおこの変化点検出回路３０は、特
開平４−２９３３３２号公報に開示のものと同じ構成と
できる。ここではそうしている。具体的にはこの変化点
検出回路３０は、２段の遅延ゲート３１1 ，３１2 で構
成される第２の遅延ゲート群３１と、第１〜第３のフリ
ップフロップ（ラッチ回路ともいう）３３1 〜３３3
と、第１〜第２の排他的ＯＲゲート３５1 および３５2
と、第１および第２のＳＲフリップフロップ３７1 〜３
７2 とで構成してある。ここで、第２の遅延ゲート群３
１は、ビット位相調整回路２０から出力されたデータＤ
i と、このデータＤi について各段の遅延ゲート３１
1 、３１2 まででそれぞれ遅延される遅延データＳ３１
1 、Ｓ３１2とを、後段の回路３３1 〜３３3 に出力す
る。すなわち、位相の違う３種類のデータ列を後段回路
に出力する。また第１のラッチ回路３３1 はデータＤi
を、第２のラッチ回路３３2 は遅延ゲート３１1 の出力
データＳ３１1 を、第２のラッチ回路３３3 は遅延ゲー
ト３１2 の出力データＳ３１2 を、基準クロックＣi に
より決められる同一時刻（例えば後の図８の時刻ｔ１）
にそれぞれラッチする。また第１の排他的ＯＲゲート３
５1 は、第１のラッチ回路３３1 がラッチしているデー
タＳ３３1 と、第２のラッチ回路３３2 がラッチしてい
るデータＳ３３2との一致・不一致を判定する。また第
１の排他的ＯＲゲート３５2 は、第２のラッチ回路３３
2 がラッチしているデータＳ３３2 と、第３のラッチ回
路３３3 がラッチしているデータＳ３３3 との一致・不
一致を判定する。第１および第２の排他的ＯＲゲート３
５1 、３５2 の出力に応じ、ＳＲフリップフロップ３７
1 または３７2 が変化点検出信号としてのＵＰまたはＤ
ＯＷＮを出力する。この一連の信号処理について具体的
に説明する。
【００２３】第１のラッチ回路３３1 でラッチされるデ
ータＤi は、第２のラッチ回路３３2 でラッチされるデ
ータＳ３１1 より早い位相のものであり、一方、第３の
ラッチ回路３３3 でラッチされるデータＳ３１2 は、デ
ータＳ３１1 より遅い位相のものである。もし、第２の
ラッチ回路３３2 におけるラッチタイミングより少し前
にデータＳ３１1 の変化点が存在し、この変化点が遅延
ゲート３１1 の遅延量以内に接近している場合は、第２
及び第１のラッチ回路３３2 、３３1 がラッチしている
データＳ３３2 、Ｓ３３1 同士が不一致になる。この不
一致は第１の排他的ＯＲゲート３５1 で検出され、その
結果ＳＲフリップフロップ３７1 が「１」にセットされ
て、このＳＲフリップフロップ３７1 は前方変化点検出
信号ＵＰを出力する。逆に第２のラッチ回路３３2 にお
けるラッチタイミングより少し後にデータＳ３１1 の変
化点が存在し、この変化点が遅延ゲート３１1 の遅延量
以内に接近している場合は、第２及び第３のラッチ回路
３３2 、３３3 がラッチしているデータＳ３３2 、Ｓ３
３3 同士が不一致になる。この不一致は排他的ＯＲゲー
ト３７2 で検出され、その結果ＳＲフリップフロップ３
７2 が「１」にセットされて、ＳＲフリップフロップ３
７2 は後方変化点検出信号ＤＯＷＮを出力する。すなわ
ち、第２の遅延ゲート群３１のｐ段目の遅延ゲート（こ
の例では１段目の遅延ゲート３１1 ）からの出力データ
が０から１または１から０に変化する点（変化点）が上
記の判定時刻の前後所定範囲内にあるか否かが、第１、
第２の排他的ＯＲゲート３５1 、３５2 で判定され、そ
の結果に応じ変化点検出信号ＵＰ或はＤＯＷＮが出力さ
れるのである。この変化点検出信号は、ビット位相制御
回路４０に転送される。
ータＤi は、第２のラッチ回路３３2 でラッチされるデ
ータＳ３１1 より早い位相のものであり、一方、第３の
ラッチ回路３３3 でラッチされるデータＳ３１2 は、デ
ータＳ３１1 より遅い位相のものである。もし、第２の
ラッチ回路３３2 におけるラッチタイミングより少し前
にデータＳ３１1 の変化点が存在し、この変化点が遅延
ゲート３１1 の遅延量以内に接近している場合は、第２
及び第１のラッチ回路３３2 、３３1 がラッチしている
データＳ３３2 、Ｓ３３1 同士が不一致になる。この不
一致は第１の排他的ＯＲゲート３５1 で検出され、その
結果ＳＲフリップフロップ３７1 が「１」にセットされ
て、このＳＲフリップフロップ３７1 は前方変化点検出
信号ＵＰを出力する。逆に第２のラッチ回路３３2 にお
けるラッチタイミングより少し後にデータＳ３１1 の変
化点が存在し、この変化点が遅延ゲート３１1 の遅延量
以内に接近している場合は、第２及び第３のラッチ回路
３３2 、３３3 がラッチしているデータＳ３３2 、Ｓ３
３3 同士が不一致になる。この不一致は排他的ＯＲゲー
ト３７2 で検出され、その結果ＳＲフリップフロップ３
７2 が「１」にセットされて、ＳＲフリップフロップ３
７2 は後方変化点検出信号ＤＯＷＮを出力する。すなわ
ち、第２の遅延ゲート群３１のｐ段目の遅延ゲート（こ
の例では１段目の遅延ゲート３１1 ）からの出力データ
が０から１または１から０に変化する点（変化点）が上
記の判定時刻の前後所定範囲内にあるか否かが、第１、
第２の排他的ＯＲゲート３５1 、３５2 で判定され、そ
の結果に応じ変化点検出信号ＵＰ或はＤＯＷＮが出力さ
れるのである。この変化点検出信号は、ビット位相制御
回路４０に転送される。
【００２４】次に、ビット位相制御回路４０について図
５を参照して説明する。なおこのビット位相制御回路４
０は、特開平４−２９３３３２号公報に開示のものと同
じ構成とできる。ここではそうしている。具体的にはこ
のビット位相制御回路４０は、前記変化点検出信号に応
じて、ビット位相調整回路２０のセレクタ２３に対し適
正な選択信号（詳細は後述する）を出力するものであ
る。そのためここでは、リングカウンタ４１と、ＯＲゲ
ート４３と、フリップフロップ４５と、遅延ゲート群４
７1 〜４７n と、ＯＲゲート４９1 〜４９n とで構成し
てある。上記ビット変化点検出回路３０から出力される
前方変化点検出信号と後方変化点検出信号は、それぞれ
ビット位相制御回路４０内にあるリングカウンタ４１の
ＵＰ端子とＤＯＷＮ端子に入力される。このリングカウ
ンタ４１は、基準クロックＣi に同期して上記ＵＰ端子
およびＤＯＷＮ端子の入力に応答して、カウントアッ
プ、カウントダウン動作を行い、カウント値に応じた遅
延量選択制御信号Ｑ1 〜Ｑn を発生する。これらの遅延
量選択制御信号Ｑ1 〜Ｑn は、リングカウンタ４１のこ
れら遅延量選択制御信号Ｑ1 〜Ｑn の出力端子に並列接
続してある遅延ゲート４７1 〜４７n によって遅延して
得られた信号Ｑ1'〜Ｑn'と共に、対応するＯＲゲート４
９1 〜４９n に入力される。そしてこれらＯＲゲート４
９1 〜４９n から出力される信号が、位相ビット調整回
路２０に備わるセレクタ２３のＡＮＤゲート２５1 〜２
５n に入力される選択信号ＳＥＬ1 〜ＳＥＬn （代表し
てＳＥＬとも示す）となる。
５を参照して説明する。なおこのビット位相制御回路４
０は、特開平４−２９３３３２号公報に開示のものと同
じ構成とできる。ここではそうしている。具体的にはこ
のビット位相制御回路４０は、前記変化点検出信号に応
じて、ビット位相調整回路２０のセレクタ２３に対し適
正な選択信号（詳細は後述する）を出力するものであ
る。そのためここでは、リングカウンタ４１と、ＯＲゲ
ート４３と、フリップフロップ４５と、遅延ゲート群４
７1 〜４７n と、ＯＲゲート４９1 〜４９n とで構成し
てある。上記ビット変化点検出回路３０から出力される
前方変化点検出信号と後方変化点検出信号は、それぞれ
ビット位相制御回路４０内にあるリングカウンタ４１の
ＵＰ端子とＤＯＷＮ端子に入力される。このリングカウ
ンタ４１は、基準クロックＣi に同期して上記ＵＰ端子
およびＤＯＷＮ端子の入力に応答して、カウントアッ
プ、カウントダウン動作を行い、カウント値に応じた遅
延量選択制御信号Ｑ1 〜Ｑn を発生する。これらの遅延
量選択制御信号Ｑ1 〜Ｑn は、リングカウンタ４１のこ
れら遅延量選択制御信号Ｑ1 〜Ｑn の出力端子に並列接
続してある遅延ゲート４７1 〜４７n によって遅延して
得られた信号Ｑ1'〜Ｑn'と共に、対応するＯＲゲート４
９1 〜４９n に入力される。そしてこれらＯＲゲート４
９1 〜４９n から出力される信号が、位相ビット調整回
路２０に備わるセレクタ２３のＡＮＤゲート２５1 〜２
５n に入力される選択信号ＳＥＬ1 〜ＳＥＬn （代表し
てＳＥＬとも示す）となる。
【００２５】なお、上述した選択信号ＳＥＬ1 〜ＳＥＬ
n は、上記変化点検出信号に応答して変化する遅延量選
択制御信号Ｑ1 〜Ｑn と、これを所定時間遅延させた信
号Ｑ1'〜Ｑn'とをＯＲゲート４９1 〜４９n でオーバー
ラップさせたものとしている。そのため変化点検出信号
に応答して遅延量選択制御信号Ｑの値が例えばＱ1 から
Ｑ2 に変化したとしてもその変化の瞬間は、信号Ｑ’の
値はＱ1 となっている。このため、かりにＱの値がＱ1
からＱ2 に切り替わる際に一時的に信号Ｑが途絶えたと
しても、この間に選択信号ＳＥＬは信号Ｑ’（＝Ｑ1 ）
の値となっているので、Ｑの値がＱ2 になった後はＳＥ
Ｌ＝Ｑ1 ＋Ｑ2 となり、Ｑ’の値がＱ2になった後はＳ
ＥＬ＝Ｑ2 となる。従って、上記構成によれば、遅延量
選択制御信号Ｑの値が一時的に途絶えたとしても、ビッ
ト位相調整回路２０からは途切れることなく連続的にデ
ータを出力することが出来る。
n は、上記変化点検出信号に応答して変化する遅延量選
択制御信号Ｑ1 〜Ｑn と、これを所定時間遅延させた信
号Ｑ1'〜Ｑn'とをＯＲゲート４９1 〜４９n でオーバー
ラップさせたものとしている。そのため変化点検出信号
に応答して遅延量選択制御信号Ｑの値が例えばＱ1 から
Ｑ2 に変化したとしてもその変化の瞬間は、信号Ｑ’の
値はＱ1 となっている。このため、かりにＱの値がＱ1
からＱ2 に切り替わる際に一時的に信号Ｑが途絶えたと
しても、この間に選択信号ＳＥＬは信号Ｑ’（＝Ｑ1 ）
の値となっているので、Ｑの値がＱ2 になった後はＳＥ
Ｌ＝Ｑ1 ＋Ｑ2 となり、Ｑ’の値がＱ2になった後はＳ
ＥＬ＝Ｑ2 となる。従って、上記構成によれば、遅延量
選択制御信号Ｑの値が一時的に途絶えたとしても、ビッ
ト位相調整回路２０からは途切れることなく連続的にデ
ータを出力することが出来る。
【００２６】次に、遅延量制御回路５０について説明す
る。この遅延量制御回路５０は、遅延量制御型の遅延ゲ
ート２１1 〜２１n-1 にそこでの遅延量を一定にし得る
制御信号を与えることができるものであれば、本来特に
限定されない。しかしここでは以下に図６、図７を参照
して説明するような構成としてある。
る。この遅延量制御回路５０は、遅延量制御型の遅延ゲ
ート２１1 〜２１n-1 にそこでの遅延量を一定にし得る
制御信号を与えることができるものであれば、本来特に
限定されない。しかしここでは以下に図６、図７を参照
して説明するような構成としてある。
【００２７】この実施の形態の遅延量制御回路５０は、
図６に示したように、所定クロック（ここでは高速の基
準クロックＣi ）と電圧制御発振器５７の信号との位相
を比較する位相差検出器５１と、この位相差検出器５１
の出力を入力とするループフィルタ５３と、ループフィ
ルタ５３の出力に基づき電圧制御発振器５７に直流制御
信号を与える増幅器５５と、電圧制御発振器（ＶＣＯ）
５７とにより構成された、いわゆるＰＬＬ（フェーズ・
ロック・ループ）回路と呼ばれる公知の回路で構成して
ある。またこのＰＬＬ回路５０に備わる電圧制御発振器
５７は、複数個かつ奇数個のインバータ・ゲートをリン
グ上に直列接続したリングオシレータで構成してある。
具体的には例えば図７に示したように、遅延量制御型の
遅延ゲート５７ａ1 〜５７ａ4 とインバータゲート５７
ｂとで構成してある。ここで遅延量制御型の遅延ゲート
５７ａ1 〜５７ａ4 は、図３を用い既に説明した遅延ゲ
ートと同じ構成のものとなっている。この電圧制御発振
器５７を使用したＰＬＬ回路５０では、周囲温度やチッ
プ温度に拘わらず常に所定クロック（ここでは基準クロ
ックＣi ）と同一周波数で発振する様に自立的に帰還制
御されるため、電圧制御発振器５７内の遅延量制御型の
遅延ゲート５７ａ1 〜５７ａ4 の各遅延量は、周囲温度
やチップ温度に拘わらずほぼ一定の値に制御される。す
なわち、周囲温度やチップ温度に拘わらず遅延ゲート５
７ａ1 〜５７ａ4 の遅延量を一定にし得るような制御電
圧ＶＣＮＴが、上記ループフィルタ５３および増幅器５
５により、各遅延ゲート５７ａ1 〜５７ａ4 の制御端子
にそれぞれ供給されるのである。そこでこの実施の形態
では、これら遅延ゲート５７ａ1 〜５７ａ4 の遅延量を
一定に制御し得るという制御電圧ＶＣＮＴを、第１の遅
延ゲート群２１における各遅延ゲート２１1 〜２１n に
それぞれ入力して、これら遅延ゲート２１1 〜２１n の
遅延量の一定化（安定化）を図る。なお、この種のＰＬ
Ｌの動作原理については、例えば「超ＬＳＩのためのア
ナログ集積回路設計技術−下巻」Ｐ．Ｒ．グレイ／Ｒ．
Ｇ．メイヤー共著、永田稔監訳、培風館発行、ｐｐ．１
８３〜２０９に詳細に説明されているため、ここではこ
れ以上の詳細な説明は省略する。もちろん、このＰＬＬ
回路で使用する所定クロックは上記基準クロックＣi で
なくとも構わないが、Ｃi を用いると別途にクロックを
用意せずに済むという効果が得られる。
図６に示したように、所定クロック（ここでは高速の基
準クロックＣi ）と電圧制御発振器５７の信号との位相
を比較する位相差検出器５１と、この位相差検出器５１
の出力を入力とするループフィルタ５３と、ループフィ
ルタ５３の出力に基づき電圧制御発振器５７に直流制御
信号を与える増幅器５５と、電圧制御発振器（ＶＣＯ）
５７とにより構成された、いわゆるＰＬＬ（フェーズ・
ロック・ループ）回路と呼ばれる公知の回路で構成して
ある。またこのＰＬＬ回路５０に備わる電圧制御発振器
５７は、複数個かつ奇数個のインバータ・ゲートをリン
グ上に直列接続したリングオシレータで構成してある。
具体的には例えば図７に示したように、遅延量制御型の
遅延ゲート５７ａ1 〜５７ａ4 とインバータゲート５７
ｂとで構成してある。ここで遅延量制御型の遅延ゲート
５７ａ1 〜５７ａ4 は、図３を用い既に説明した遅延ゲ
ートと同じ構成のものとなっている。この電圧制御発振
器５７を使用したＰＬＬ回路５０では、周囲温度やチッ
プ温度に拘わらず常に所定クロック（ここでは基準クロ
ックＣi ）と同一周波数で発振する様に自立的に帰還制
御されるため、電圧制御発振器５７内の遅延量制御型の
遅延ゲート５７ａ1 〜５７ａ4 の各遅延量は、周囲温度
やチップ温度に拘わらずほぼ一定の値に制御される。す
なわち、周囲温度やチップ温度に拘わらず遅延ゲート５
７ａ1 〜５７ａ4 の遅延量を一定にし得るような制御電
圧ＶＣＮＴが、上記ループフィルタ５３および増幅器５
５により、各遅延ゲート５７ａ1 〜５７ａ4 の制御端子
にそれぞれ供給されるのである。そこでこの実施の形態
では、これら遅延ゲート５７ａ1 〜５７ａ4 の遅延量を
一定に制御し得るという制御電圧ＶＣＮＴを、第１の遅
延ゲート群２１における各遅延ゲート２１1 〜２１n に
それぞれ入力して、これら遅延ゲート２１1 〜２１n の
遅延量の一定化（安定化）を図る。なお、この種のＰＬ
Ｌの動作原理については、例えば「超ＬＳＩのためのア
ナログ集積回路設計技術−下巻」Ｐ．Ｒ．グレイ／Ｒ．
Ｇ．メイヤー共著、永田稔監訳、培風館発行、ｐｐ．１
８３〜２０９に詳細に説明されているため、ここではこ
れ以上の詳細な説明は省略する。もちろん、このＰＬＬ
回路で使用する所定クロックは上記基準クロックＣi で
なくとも構わないが、Ｃi を用いると別途にクロックを
用意せずに済むという効果が得られる。
【００２８】１−２．動作の説明 次に、この第１の実施の形態のビット位相同期回路１０
におけるビット位相同期動作について図８〜図１０を参
照して説明する。なお、図８〜図１０は、上述した変化
点検出動作を中心とした、このビット位相同期回路１０
の動作を示すタイミングチャートである。図８ー図１０
中のＳ２１m-1 、・・、Ｓ３３3 は図２、図４に示した
回路中の各位置の信号を示している。
におけるビット位相同期動作について図８〜図１０を参
照して説明する。なお、図８〜図１０は、上述した変化
点検出動作を中心とした、このビット位相同期回路１０
の動作を示すタイミングチャートである。図８ー図１０
中のＳ２１m-1 、・・、Ｓ３３3 は図２、図４に示した
回路中の各位置の信号を示している。
【００２９】先ず図８に示した例は、ビット位相調整回
路２０が第１の遅延ゲート群のある段の遅延ゲート（図
２では第１段目の遅延ゲート２１1 ）からデータＳ２１
m を出力している場合を示している。しかも、第２のラ
ッチ回路３３2 （基準フリップフロップ３３2 ともい
う）におけるデータＳ３１1 のラッチのタイミング（こ
の場合はクロックＣi の立ち上がりのタイミング）が、
データ変化点に対して十分離れており、各データのほぼ
中央でデータラッチ、すなわちデータの識別が行われて
いる場合を示している。この場合は、クロックＣi の立
ち上がりのタイミングで、第１のラッチ回路３３1 にラ
ッチされるデータＤi も第３のラッチ回路３３3 にラッ
チされるデータＳ３１2 も基準データであるデータＳ３
１1 と同じ値となる。例えば、クロックＣi の立ち上が
りエッジａについて言えば、すべてのラッチ回路３３1
〜３３3 が同一データＤｎをラッチしている。この場
合、基準フリップフロップ３３2 はデータを十分安定し
たところでラッチできているため、変化点検出回路３０
からは変化点検出信号は出力されず、よってビット位相
制御回路４０は遅延量選択制御信号を現在状態に維持す
る。
路２０が第１の遅延ゲート群のある段の遅延ゲート（図
２では第１段目の遅延ゲート２１1 ）からデータＳ２１
m を出力している場合を示している。しかも、第２のラ
ッチ回路３３2 （基準フリップフロップ３３2 ともい
う）におけるデータＳ３１1 のラッチのタイミング（こ
の場合はクロックＣi の立ち上がりのタイミング）が、
データ変化点に対して十分離れており、各データのほぼ
中央でデータラッチ、すなわちデータの識別が行われて
いる場合を示している。この場合は、クロックＣi の立
ち上がりのタイミングで、第１のラッチ回路３３1 にラ
ッチされるデータＤi も第３のラッチ回路３３3 にラッ
チされるデータＳ３１2 も基準データであるデータＳ３
１1 と同じ値となる。例えば、クロックＣi の立ち上が
りエッジａについて言えば、すべてのラッチ回路３３1
〜３３3 が同一データＤｎをラッチしている。この場
合、基準フリップフロップ３３2 はデータを十分安定し
たところでラッチできているため、変化点検出回路３０
からは変化点検出信号は出力されず、よってビット位相
制御回路４０は遅延量選択制御信号を現在状態に維持す
る。
【００３０】また図９に示した例は、ビット位相調整回
路２０がＳ２１m を出力していたところ、入力データＤ
inの基準クロックＣi に対する位相がずれてきたために
入力データＳ３１1 の変化点がラッチタイミングである
クロックＣi の立ち上がり点の僅か前まで接近してきた
場合を示している。ここで、クロックＣi の立ち上がり
エッジａに着目すると基準データであるデータＳ３１1
と、これより位相の進んだデータＤi とは、同じデータ
Ｄｎとなっているが、もっとも位相の遅れているデータ
Ｓ３１2 は、上記タイミングａにおいて１サイクル前の
値Ｄｎ−１となっている。従って、この場合は第２のラ
ッチ回路３３2 の出力データＳ３３2 と第３のラッチ回
路Ｓ３３3 の出力データＳ３３3 とが不一致となるの
で、変化点検出回路３０からは、後方変化点検出信号が
出力される。この後方変化点検出信号を受けたビット位
相制御回路４０はビット位相調整回路２０が遅延量を一
段減らしたデータＳ２１m-1 を選択出力するように選択
制御信号を出力する。これによってビット位相調整回路
２０は変化点検出回路３０にデータＳ２１m-1 を出力す
るようなる（図９の時刻ｔｘ）。このため、基準フリッ
プフロップ３３2 に入力されるデータＳ３１1 の位相を
前に進むので、ラッチタイミングはデータの十分安定し
た位置に来るようになる。
路２０がＳ２１m を出力していたところ、入力データＤ
inの基準クロックＣi に対する位相がずれてきたために
入力データＳ３１1 の変化点がラッチタイミングである
クロックＣi の立ち上がり点の僅か前まで接近してきた
場合を示している。ここで、クロックＣi の立ち上がり
エッジａに着目すると基準データであるデータＳ３１1
と、これより位相の進んだデータＤi とは、同じデータ
Ｄｎとなっているが、もっとも位相の遅れているデータ
Ｓ３１2 は、上記タイミングａにおいて１サイクル前の
値Ｄｎ−１となっている。従って、この場合は第２のラ
ッチ回路３３2 の出力データＳ３３2 と第３のラッチ回
路Ｓ３３3 の出力データＳ３３3 とが不一致となるの
で、変化点検出回路３０からは、後方変化点検出信号が
出力される。この後方変化点検出信号を受けたビット位
相制御回路４０はビット位相調整回路２０が遅延量を一
段減らしたデータＳ２１m-1 を選択出力するように選択
制御信号を出力する。これによってビット位相調整回路
２０は変化点検出回路３０にデータＳ２１m-1 を出力す
るようなる（図９の時刻ｔｘ）。このため、基準フリッ
プフロップ３３2 に入力されるデータＳ３１1 の位相を
前に進むので、ラッチタイミングはデータの十分安定し
た位置に来るようになる。
【００３１】また図１０に示した例は、ビット位相調整
回路２０がＳ２１m を出力していたところ、入力データ
Ｄinの基準クロックＣi に対する位相がずれてきた（進
んできた）ために入力データＳ３１1 の変化点がクロッ
クＣＬＫｏの立ち上がり点の僅か後ろにまで接近した場
合を示している。この場合は、基準データであるデータ
Ｓ３１1 と位相の最も進んでいるデータＤi でラッチす
るデータが不一致となるので、変化点検出回路３０から
は前方変化点検出信号が出力される。ビット位相制御回
路４０は、ビット位相調整回路２０が遅延量を１段階増
やしたデータを選択するよう選択制御信号を出力する。
これによって、ビット位相調整回路２０は変化点検出回
路４０にデータＳ２１m+1 を出力するようになる（図１
０の時刻ｔｘ）。このため、基準フリップフロップ３３
2 に入力されるデータＳ３１1 の位相は遅れるので、ラ
ッチタイミングがデータの十分安定した位置に来るよう
に調整される。
回路２０がＳ２１m を出力していたところ、入力データ
Ｄinの基準クロックＣi に対する位相がずれてきた（進
んできた）ために入力データＳ３１1 の変化点がクロッ
クＣＬＫｏの立ち上がり点の僅か後ろにまで接近した場
合を示している。この場合は、基準データであるデータ
Ｓ３１1 と位相の最も進んでいるデータＤi でラッチす
るデータが不一致となるので、変化点検出回路３０から
は前方変化点検出信号が出力される。ビット位相制御回
路４０は、ビット位相調整回路２０が遅延量を１段階増
やしたデータを選択するよう選択制御信号を出力する。
これによって、ビット位相調整回路２０は変化点検出回
路４０にデータＳ２１m+1 を出力するようになる（図１
０の時刻ｔｘ）。このため、基準フリップフロップ３３
2 に入力されるデータＳ３１1 の位相は遅れるので、ラ
ッチタイミングがデータの十分安定した位置に来るよう
に調整される。
【００３２】ところでこの位相ビット同期回路１０で
は、既に説明したように、遅延ゲート２１1 〜２１n-1
それぞれでの遅延量がビット位相同期回路の制御分解能
を決定している。これに対しこの発明では、上記の一連
のビット位相同期動作中、第１遅延ゲート群２１の各遅
延ゲート２１1 〜２１n-1 の遅延量は一定になるように
制御されている。このため、遅延ゲート２１1 〜２１
n-1 による位相制御分解能が温度変動等によって変動し
てしまうのを抑制できるので、所望の回路動作を保証し
やすくできるという効果が得られる。特に高速の入力信
号を取り扱うビット位相同期回路では、タイミング上の
設計マージンがきわめて少ないが、この方法により遅延
ゲートの遅延値の温度変動を小さくしたことにより設計
マージンの拡大が図れることになる。もちろん、電源電
圧の変動に起因する遅延ゲート２１1〜２１n-1 での遅
延量変動も抑制できる。
は、既に説明したように、遅延ゲート２１1 〜２１n-1
それぞれでの遅延量がビット位相同期回路の制御分解能
を決定している。これに対しこの発明では、上記の一連
のビット位相同期動作中、第１遅延ゲート群２１の各遅
延ゲート２１1 〜２１n-1 の遅延量は一定になるように
制御されている。このため、遅延ゲート２１1 〜２１
n-1 による位相制御分解能が温度変動等によって変動し
てしまうのを抑制できるので、所望の回路動作を保証し
やすくできるという効果が得られる。特に高速の入力信
号を取り扱うビット位相同期回路では、タイミング上の
設計マージンがきわめて少ないが、この方法により遅延
ゲートの遅延値の温度変動を小さくしたことにより設計
マージンの拡大が図れることになる。もちろん、電源電
圧の変動に起因する遅延ゲート２１1〜２１n-1 での遅
延量変動も抑制できる。
【００３３】２．第２の実施の形態 上述の第１の実施の形態では変化点検出回路３０に備わ
る第２の遅延ゲート群３１の各遅延ゲート３１1 ，３１
3 については特に遅延量制御型とは限定していない。し
かし、これら遅延ゲート３１1 ，３１2 を通常の固定遅
延ゲートで構成した場合、例えば室温で最適な検出感度
が得られるようにビット変化点検出回路３０を設計した
としても、実使用における周囲温度もしくはチップ温度
の上昇があると遅延ゲートの遅延量が増大してしまい、
検出感度が鈍くなってしまうという問題が生じる。この
第２の実施の形態ではその対策技術を開示する。図１１
はその説明に供する図であり、第２の実施の形態の変化
点検出回路１３０の構成を示した図である。
る第２の遅延ゲート群３１の各遅延ゲート３１1 ，３１
3 については特に遅延量制御型とは限定していない。し
かし、これら遅延ゲート３１1 ，３１2 を通常の固定遅
延ゲートで構成した場合、例えば室温で最適な検出感度
が得られるようにビット変化点検出回路３０を設計した
としても、実使用における周囲温度もしくはチップ温度
の上昇があると遅延ゲートの遅延量が増大してしまい、
検出感度が鈍くなってしまうという問題が生じる。この
第２の実施の形態ではその対策技術を開示する。図１１
はその説明に供する図であり、第２の実施の形態の変化
点検出回路１３０の構成を示した図である。
【００３４】この第２の実施の形態の変化点検出回路１
３０の第１の実施の形態のものとの相違点は、図４を用
いて説明したビット変化点検出回路３０における遅延ゲ
ート３１1 、３１2 を、図３を用いて説明した遅延量制
御型の遅延ゲート２１1 （図１１では１３１1 、１３１
2 として示す。）に置き換え、かつ、これら遅延ゲート
１３１1 、１３１2 の制御端子（図３でいえば第３のト
ランジスタ２１ｃのゲート）に遅延量制御回路５０の制
御信号ＶＣＮＴを入力した点である。
３０の第１の実施の形態のものとの相違点は、図４を用
いて説明したビット変化点検出回路３０における遅延ゲ
ート３１1 、３１2 を、図３を用いて説明した遅延量制
御型の遅延ゲート２１1 （図１１では１３１1 、１３１
2 として示す。）に置き換え、かつ、これら遅延ゲート
１３１1 、１３１2 の制御端子（図３でいえば第３のト
ランジスタ２１ｃのゲート）に遅延量制御回路５０の制
御信号ＶＣＮＴを入力した点である。
【００３５】こうしておくと、第１の実施の形態にて説
明した理由と同様の理由から、変化点検出回路内の遅延
ゲート１３１1 、１３１2 での遅延量が周囲温度または
チップ温度の変動に起因して変化するのを抑制できるか
ら、遅延ゲート１３１1 、１３１2 それぞれの遅延量の
安定化が図れる。そのため、変化点検出回路の安定動作
が確保される。
明した理由と同様の理由から、変化点検出回路内の遅延
ゲート１３１1 、１３１2 での遅延量が周囲温度または
チップ温度の変動に起因して変化するのを抑制できるか
ら、遅延ゲート１３１1 、１３１2 それぞれの遅延量の
安定化が図れる。そのため、変化点検出回路の安定動作
が確保される。
【００３６】３．第３の実施の形態 上述の第１、第２の各実施の形態では、遅延量制御型の
遅延ゲートとして図３に示したものを用い、遅延量制御
回路としてＰＬＬ回路を用いる例を説明した。これによ
れば第１の遅延ゲート群２１（図２参照）や第２の遅延
ゲート群３１（図４参照）の各遅延ゲートでの遅延量の
安定化を高い精度で行なえる。しかし例えば遅延量の安
定化はある程度達成されれば良いというような場合は、
遅延量制御回路の構成をもっと簡単なものとしても良
い。この第３の実施の形態では、その一例を説明する。
この説明を図１２を参照して行なう。
遅延ゲートとして図３に示したものを用い、遅延量制御
回路としてＰＬＬ回路を用いる例を説明した。これによ
れば第１の遅延ゲート群２１（図２参照）や第２の遅延
ゲート群３１（図４参照）の各遅延ゲートでの遅延量の
安定化を高い精度で行なえる。しかし例えば遅延量の安
定化はある程度達成されれば良いというような場合は、
遅延量制御回路の構成をもっと簡単なものとしても良
い。この第３の実施の形態では、その一例を説明する。
この説明を図１２を参照して行なう。
【００３７】この第３の実施の形態では、第１の遅延ゲ
ート群およびまたは第２の遅延ゲート群に使用する遅延
量制御型の遅延ゲート６０を、第１のインバータ６１お
よびこれに直列接続された第２のインバータ６３で構成
された遅延ゲートにより構成する。ただし、第１のイン
バータ６１は、Ｐチャネル型ＭＯＳＦＥＴ６１ａ、Ｐチ
ャネル型ＭＯＳＦＥＴ６１ｂ、Ｎチャネル型ＭＯＳＦＥ
Ｔ６１ｃおよびＮチャネル型ＭＯＳＦＥＴ６１ｄを直列
接続してあり、かつ、ＭＯＳＦＥＴ６１ｂ，６１ｃそれ
ぞれのゲートを遅延ゲート６０の入力とし、ＭＯＳＦＥ
Ｔ６１ｂ，６１ｃのソース・ドレイン接続点を第２のイ
ンバータ６３に対する出力としてあるインバータであ
る。また、第２のインバータ６３は、Ｐチャネル型ＭＯ
ＳＦＥＴ６３ａ、Ｐチャネル型ＭＯＳＦＥＴ６３ｂ、Ｎ
チャネル型ＭＯＳＦＥＴ６３ｃおよびＮチャネル型ＭＯ
ＳＦＥＴ６３ｄを直列接続してあり、かつ、ＭＯＳＦＥ
Ｔ６３ｂ，６３ｃそれぞれのゲートを第１のインバータ
の出力と接続してあり、ＭＯＳＦＥＴ６３ｂ，６３ｃの
ソース・ドレイン接続点を遅延ゲート６０の出力として
あるインバータである。また、遅延量制御回路７０はこ
の場合ＰＭＯＳ側遅延量制御回路７１およびＮＭＯＳ側
遅延量制御回路７３で構成してある。ＰＭＯＳ側遅延量
制御回路７１は、負の温度係数を有する抵抗手段７１ａ
と、該抵抗手段７１ａの一端にドレインおよびゲートが
接続されソースは電源に接続されているＰチャネル型Ｍ
ＯＳＦＥＴ７１ｂとで構成されている。抵抗手段７１ａ
の他端は接地してある。一方、ＮＭＯＳ側遅延量制御回
路７３は、負の温度係数を有する抵抗手段７３ａと、該
抵抗手段７３ａの一端にドレインおよびゲートが接続さ
れソースは接地されているＮチャネル型ＭＯＳＦＥＴ７
３ｂとで構成されている。抵抗手段７３ａの他端は電源
と接続してある。またＰＭＯＳ側遅延量制御回路７１の
抵抗手段７１ａおよびＰチャネル型ＭＯＳＦＥＴ７１ｂ
の結節点（ノード）Ｎ７１を、遅延ゲート６０における
Ｐチャネル型ＭＯＳＦＥＴ６１ａ，６３ａの各ゲートに
接続してある。また、ＮＭＯＳ側遅延量制御回路７３の
抵抗手段７３ａおよびＮチャネル型ＭＯＳＦＥＴ７３ｂ
のノードＮ７３を、遅延ゲート６０におけるＮチャネル
型ＭＯＳＦＥＴ６１ｄ，６３ｄの各ゲートに接続してあ
る。これらＰ側、Ｎ側遅延量制御回路７１，７３それぞ
れにおいて、負の温度係数を有する抵抗手段は分圧抵抗
となっている。そのためこのＰＭＯＳ側遅延量制御回路
７１では、周囲温度（チップ温度）が高くなるにつれ接
続点Ｎ７１の電位が低くなる。またＮＭＯＳ側遅延量制
御回路７３では、周囲温度（チップ温度）が高くなるに
つれ接続点Ｎ７３の電位が高くなる。これらノードＮ７
１、ノードＮ７３における電圧は、遅延ゲート６０での
遅延量を一定化するための制御信号として利用出来る。
ート群およびまたは第２の遅延ゲート群に使用する遅延
量制御型の遅延ゲート６０を、第１のインバータ６１お
よびこれに直列接続された第２のインバータ６３で構成
された遅延ゲートにより構成する。ただし、第１のイン
バータ６１は、Ｐチャネル型ＭＯＳＦＥＴ６１ａ、Ｐチ
ャネル型ＭＯＳＦＥＴ６１ｂ、Ｎチャネル型ＭＯＳＦＥ
Ｔ６１ｃおよびＮチャネル型ＭＯＳＦＥＴ６１ｄを直列
接続してあり、かつ、ＭＯＳＦＥＴ６１ｂ，６１ｃそれ
ぞれのゲートを遅延ゲート６０の入力とし、ＭＯＳＦＥ
Ｔ６１ｂ，６１ｃのソース・ドレイン接続点を第２のイ
ンバータ６３に対する出力としてあるインバータであ
る。また、第２のインバータ６３は、Ｐチャネル型ＭＯ
ＳＦＥＴ６３ａ、Ｐチャネル型ＭＯＳＦＥＴ６３ｂ、Ｎ
チャネル型ＭＯＳＦＥＴ６３ｃおよびＮチャネル型ＭＯ
ＳＦＥＴ６３ｄを直列接続してあり、かつ、ＭＯＳＦＥ
Ｔ６３ｂ，６３ｃそれぞれのゲートを第１のインバータ
の出力と接続してあり、ＭＯＳＦＥＴ６３ｂ，６３ｃの
ソース・ドレイン接続点を遅延ゲート６０の出力として
あるインバータである。また、遅延量制御回路７０はこ
の場合ＰＭＯＳ側遅延量制御回路７１およびＮＭＯＳ側
遅延量制御回路７３で構成してある。ＰＭＯＳ側遅延量
制御回路７１は、負の温度係数を有する抵抗手段７１ａ
と、該抵抗手段７１ａの一端にドレインおよびゲートが
接続されソースは電源に接続されているＰチャネル型Ｍ
ＯＳＦＥＴ７１ｂとで構成されている。抵抗手段７１ａ
の他端は接地してある。一方、ＮＭＯＳ側遅延量制御回
路７３は、負の温度係数を有する抵抗手段７３ａと、該
抵抗手段７３ａの一端にドレインおよびゲートが接続さ
れソースは接地されているＮチャネル型ＭＯＳＦＥＴ７
３ｂとで構成されている。抵抗手段７３ａの他端は電源
と接続してある。またＰＭＯＳ側遅延量制御回路７１の
抵抗手段７１ａおよびＰチャネル型ＭＯＳＦＥＴ７１ｂ
の結節点（ノード）Ｎ７１を、遅延ゲート６０における
Ｐチャネル型ＭＯＳＦＥＴ６１ａ，６３ａの各ゲートに
接続してある。また、ＮＭＯＳ側遅延量制御回路７３の
抵抗手段７３ａおよびＮチャネル型ＭＯＳＦＥＴ７３ｂ
のノードＮ７３を、遅延ゲート６０におけるＮチャネル
型ＭＯＳＦＥＴ６１ｄ，６３ｄの各ゲートに接続してあ
る。これらＰ側、Ｎ側遅延量制御回路７１，７３それぞ
れにおいて、負の温度係数を有する抵抗手段は分圧抵抗
となっている。そのためこのＰＭＯＳ側遅延量制御回路
７１では、周囲温度（チップ温度）が高くなるにつれ接
続点Ｎ７１の電位が低くなる。またＮＭＯＳ側遅延量制
御回路７３では、周囲温度（チップ温度）が高くなるに
つれ接続点Ｎ７３の電位が高くなる。これらノードＮ７
１、ノードＮ７３における電圧は、遅延ゲート６０での
遅延量を一定化するための制御信号として利用出来る。
【００３８】この第３の実施の形態によれば、第１、第
２の実施の形態に比べ簡易に遅延量制御回路を構成出来
る。
２の実施の形態に比べ簡易に遅延量制御回路を構成出来
る。
【００３９】４．他の実施の形態 以上、第１、第２および第３の実施の形態をそれぞれ説
明したが、この発明は上述の各実施の形態に限られな
い。
明したが、この発明は上述の各実施の形態に限られな
い。
【００４０】例えば、第１、第２の実施の形態では、第
１の遅延ゲート群や第２の遅延ゲート群における各遅延
ゲートの回路構成およびレイアウト構成を、ＰＬＬ回路
中の遅延ゲートの回路構成およびレイアウト構成と同一
（実質的に同一も含む）とするのが良い旨説明したが、
両者間で素子サイズ等が変わったとしてもある程度遅延
量の安定化は図れると考えられる。したがって、この目
的の範囲内で第１の遅延ゲート群や第２の遅延ゲート群
における各遅延ゲートの回路構成およびレイアウト構成
と、ＰＬＬ回路中の遅延ゲートの回路構成とが違う場合
ももちろん本発明に含まれる。
１の遅延ゲート群や第２の遅延ゲート群における各遅延
ゲートの回路構成およびレイアウト構成を、ＰＬＬ回路
中の遅延ゲートの回路構成およびレイアウト構成と同一
（実質的に同一も含む）とするのが良い旨説明したが、
両者間で素子サイズ等が変わったとしてもある程度遅延
量の安定化は図れると考えられる。したがって、この目
的の範囲内で第１の遅延ゲート群や第２の遅延ゲート群
における各遅延ゲートの回路構成およびレイアウト構成
と、ＰＬＬ回路中の遅延ゲートの回路構成とが違う場合
ももちろん本発明に含まれる。
【００４１】また、第１、第２の実施の形態では遅延量
制御型の遅延ゲートとして、図３に示したように、第１
のＣＭＯインバータ２１ｘのＮＭＯＳ・ＦＥＴ２１ｂ側
にＮＭＯＳＦＥＴ２１ｃをさらに直列接続した例を説明
した。しかし、このＮＭＯＳＦＥＴ２１ｃを用いずに、
第１のＣＭＯＳインバータ２１ｘのＰＭＯＳ・ＦＥＴ２
１ａと電源との間に新たにＰＭＯＳＦＥＴを設けそのゲ
ートに制御信号を入力する構成としても良い。または、
図３に示した構成において、ＰＭＯＳ・ＦＥＴ２１ａと
電源との間に新たにＰＭＯＳＦＥＴを設けそのゲートお
よびＮＭＯＳＦＥＴ２１ｃのゲートそれぞれに適正な制
御信号を入力する構成としても良い。このように変更し
た場合における遅延量制御回路４０は、これらの遅延ゲ
ートの回路方式に適応したＰＬＬ回路とリングオシレー
タに変更すればよいことは、明白である。
制御型の遅延ゲートとして、図３に示したように、第１
のＣＭＯインバータ２１ｘのＮＭＯＳ・ＦＥＴ２１ｂ側
にＮＭＯＳＦＥＴ２１ｃをさらに直列接続した例を説明
した。しかし、このＮＭＯＳＦＥＴ２１ｃを用いずに、
第１のＣＭＯＳインバータ２１ｘのＰＭＯＳ・ＦＥＴ２
１ａと電源との間に新たにＰＭＯＳＦＥＴを設けそのゲ
ートに制御信号を入力する構成としても良い。または、
図３に示した構成において、ＰＭＯＳ・ＦＥＴ２１ａと
電源との間に新たにＰＭＯＳＦＥＴを設けそのゲートお
よびＮＭＯＳＦＥＴ２１ｃのゲートそれぞれに適正な制
御信号を入力する構成としても良い。このように変更し
た場合における遅延量制御回路４０は、これらの遅延ゲ
ートの回路方式に適応したＰＬＬ回路とリングオシレー
タに変更すればよいことは、明白である。
【００４２】また、第３の実施の形態においては、遅延
量制御回路６０としてＰ側遅延量制御回路６１およびＮ
側遅延量制御回路６３を設ける例を説明した。しかし、
Ｐ側、Ｎ側遅延量制御回路６１、６３のいずれか一方は
設けない構成の場合があっても良い。なお、Ｐ側遅延量
制御回路６１を設けないこととしたなら、Ｐチャネル型
ＭＯＳＦＥＴ６１ａ，６３ａは設けずとも良く、また、
Ｐ側遅延量制御回路６３を設けないこととしたなら、Ｎ
チャネル型ＭＯＳＦＥＴ６１ｄ，６３ｄは設けずとも良
い。また、上記実施の形態では遅延量制御回路６０は、
第１および又は第２の遅延ゲート群の各遅延ゲートにそ
れぞれ設ける例を示したが、各遅延ゲートで共通となる
ように遅延量制御回路６０を配置する場合があっても良
い。
量制御回路６０としてＰ側遅延量制御回路６１およびＮ
側遅延量制御回路６３を設ける例を説明した。しかし、
Ｐ側、Ｎ側遅延量制御回路６１、６３のいずれか一方は
設けない構成の場合があっても良い。なお、Ｐ側遅延量
制御回路６１を設けないこととしたなら、Ｐチャネル型
ＭＯＳＦＥＴ６１ａ，６３ａは設けずとも良く、また、
Ｐ側遅延量制御回路６３を設けないこととしたなら、Ｎ
チャネル型ＭＯＳＦＥＴ６１ｄ，６３ｄは設けずとも良
い。また、上記実施の形態では遅延量制御回路６０は、
第１および又は第２の遅延ゲート群の各遅延ゲートにそ
れぞれ設ける例を示したが、各遅延ゲートで共通となる
ように遅延量制御回路６０を配置する場合があっても良
い。
【００４３】また、上述の実施の形態においては、第２
の遅延ゲート群３１を２段構成としかつ１段目の遅延ゲ
ートの出力データを基準データとし、然も、１段目の遅
延ゲートの入出力データ同士の一致・不一致と、１段目
および２段目の遅延ゲートの出力データ同士の一致・不
一致とを判定することとしていた。しかし、第２の遅延
ゲート群３１を３段以上としかつ適性段の遅延ゲートの
出力を基準データとし、そして基準データとの一致・不
一致を判定するデータ数を実施の形態より増やして変化
点検出信号を生成するアルゴリズムとする場合があって
も良い。
の遅延ゲート群３１を２段構成としかつ１段目の遅延ゲ
ートの出力データを基準データとし、然も、１段目の遅
延ゲートの入出力データ同士の一致・不一致と、１段目
および２段目の遅延ゲートの出力データ同士の一致・不
一致とを判定することとしていた。しかし、第２の遅延
ゲート群３１を３段以上としかつ適性段の遅延ゲートの
出力を基準データとし、そして基準データとの一致・不
一致を判定するデータ数を実施の形態より増やして変化
点検出信号を生成するアルゴリズムとする場合があって
も良い。
【００４４】
【発明の効果】上述した説明から明らかなように、この
出願のビット位相同期方法の発明によれば、入力データ
の位相調整をするための第１の遅延ゲート群の各遅延ゲ
ートでの遅延量が一定になるようこれら遅延ゲートを制
御する。そのため、第１の遅延ゲート群の各遅延ゲート
は入力データに対しそれぞれ再現性良く位相差を与える
ようになる。したがって、ビット位相同期における所望
の動作を保証できる。特に、高速の入力信号を取り扱う
ビット位相同期処理では、タイミング上の設計マージン
グが少しでも拡大すればビット位相同期の信頼性が向上
する点を考えると、この発明の意義は一層大きい。
出願のビット位相同期方法の発明によれば、入力データ
の位相調整をするための第１の遅延ゲート群の各遅延ゲ
ートでの遅延量が一定になるようこれら遅延ゲートを制
御する。そのため、第１の遅延ゲート群の各遅延ゲート
は入力データに対しそれぞれ再現性良く位相差を与える
ようになる。したがって、ビット位相同期における所望
の動作を保証できる。特に、高速の入力信号を取り扱う
ビット位相同期処理では、タイミング上の設計マージン
グが少しでも拡大すればビット位相同期の信頼性が向上
する点を考えると、この発明の意義は一層大きい。
【００４５】また、この出願のビット位相同期回路によ
れば、入力データの位相調整をするための第１の遅延ゲ
ート群の各遅延ゲートを遅延量制御型のものとし、か
つ、該遅延ゲートを制御する遅延量制御回路を具えてい
る。そのため、ビット位相調整回路における第１の遅延
ゲート群の各遅延ゲートの遅延量が周囲温度の変動など
に起因して万一変動してもその修正がなされる。したが
って、ビット位相調整回路の第１の遅延ゲート群の各遅
延ゲートは、入力データに対しそれぞれ再現性良く位相
差を与える。そのため、入力データの位相を自ユニット
の基準クロックに従来より安定に同期させることが可能
なビット位相同期回路が実現される。
れば、入力データの位相調整をするための第１の遅延ゲ
ート群の各遅延ゲートを遅延量制御型のものとし、か
つ、該遅延ゲートを制御する遅延量制御回路を具えてい
る。そのため、ビット位相調整回路における第１の遅延
ゲート群の各遅延ゲートの遅延量が周囲温度の変動など
に起因して万一変動してもその修正がなされる。したが
って、ビット位相調整回路の第１の遅延ゲート群の各遅
延ゲートは、入力データに対しそれぞれ再現性良く位相
差を与える。そのため、入力データの位相を自ユニット
の基準クロックに従来より安定に同期させることが可能
なビット位相同期回路が実現される。
【図１】第１の実施の形態のビット位相同期回路の全体
図である。
図である。
【図２】第１の実施の形態のビット位相同期回路におけ
るビット位相調整回路の説明図である。
るビット位相調整回路の説明図である。
【図３】遅延量制御型の遅延ゲートの説明図である。
【図４】第１の実施の形態のビット位相同期回路におけ
る変化点検出回路の説明図である。
る変化点検出回路の説明図である。
【図５】第１の実施の形態のビット位相同期回路におけ
るビット位相制御回路の説明図である。
るビット位相制御回路の説明図である。
【図６】第１の実施の形態の遅延量制御回路の説明図で
ある。
ある。
【図７】電圧制御発振器５７の説明図である。
【図８】ビット位相同期動作の説明に供する図（その
１）である。
１）である。
【図９】ビット位相同期動作の説明に供する図（その
２）である。
２）である。
【図１０】ビット位相同期動作の説明に供する図（その
３）である。
３）である。
【図１１】第２の実施の形態の説明図であり、第２の遅
延ゲート群の遅延ゲートでの遅延量をも一定化する例の
説明図である。
延ゲート群の遅延ゲートでの遅延量をも一定化する例の
説明図である。
【図１２】他の遅延ゲートおよび遅延量制御回路の例を
示す図である。
示す図である。
１０：第１の実施の形態のビット位相同期回路 ２０：ビット位相調整回路 ２１：第１の遅延ゲート群 ２１1 〜２１n-1 ：遅延量制御型の遅延ゲート ２３：セレクタ ３０：変化点検出回路 ３１：第２の遅延ゲート群 ３１1 ：遅延ゲート（ｐ段目の遅延ゲート） ３１2 ：遅延ゲート（ｐ＋１段目の遅延ゲート） ４０：ビット位相制御回路 ５０：遅延量制御回路 ５１：位相差検出器 ５３：ループフィルタ ５５：増幅器 ５７：電圧制御発振器 ５７ａ1 〜５７ａ4 ：遅延量制御型の遅延ゲート ５７ｂ：インバータゲート ７０：遅延量制御回路（負の温度係数を有する抵抗手段
を具えたもの） ７１ａ，７３ａ：負の温度係数を有する抵抗手段 １３０：第２の実施の形態の変化点検出回路 １３１：第２の実施の形態における第２の遅延ゲート群 １３１1 、１３１2 ：遅延量制御型の遅延ゲート
を具えたもの） ７１ａ，７３ａ：負の温度係数を有する抵抗手段 １３０：第２の実施の形態の変化点検出回路 １３１：第２の実施の形態における第２の遅延ゲート群 １３１1 、１３１2 ：遅延量制御型の遅延ゲート
Claims (10)
- 【請求項１】 複数の遅延ゲートを直列接続して構成し
た第１の遅延ゲート群に入力データを入力し、該第１の
遅延ゲート群における各段の遅延ゲートからそれぞれ得
られる前記入力データについての遅延データおよび前記
入力データの中からいずれかを選択的に出力し、 該選択的に出力したデータを少なくとも２段の遅延ゲー
トで構成した第２の遅延ゲート群に入力し、該第２の遅
延ゲート群のｐ段目の遅延ゲートの出力データと、少な
くとも（ｐ−１）段目の遅延ゲートの出力データとの一
致・不一致、および、該ｐ段目の遅延ゲートの出力デー
タと、少なくとも（ｐ＋１）段目の遅延ゲートの出力デ
ータとの一致・不一致を、基準クロックで制御される同
一時刻に判定することにより、前記ｐ段目の遅延ゲート
からの出力データの変化点が該判定時刻の前後所定範囲
内にあるか否かを示す変化点検出信号を生成し（ただ
し、ｐは１以上の整数である。またｐ＝１の場合は、ｐ
−１段目の遅延ゲートは第２の遅延ゲート群の入力点そ
のものとする。）、 前記第１の遅延ゲート群が選択的に出力しているデータ
を、前記変化点検出信号に応じて、前記第１の遅延ゲー
ト群における他のデータに変更することで、前記入力デ
ータと前記基準クロックとの位相を同期させるビット位
相同期方法において、 前記第１の遅延ゲート群の各遅延ゲートにおける信号遅
延量がそれぞれ一定となるようにこれら遅延ゲートを制
御することを特徴とするビット位相同期方法。 - 【請求項２】 請求項１に記載のビット位相同期方法に
おいて、 前記第２の遅延ゲート群の各遅延ゲートにおける信号遅
延量がそれぞれ一定となるようにこれら遅延ゲートを制
御することを特徴とするビット位相同期方法。 - 【請求項３】 複数の遅延ゲートを直列接続して構成さ
れ入力データが入力される第１の遅延ゲート群を有し、
かつ、該第１の遅延ゲート群における各段の遅延ゲート
からそれぞれ得られる前記入力データについての遅延デ
ータおよび前記入力データの中からいずれかを選択的に
出力するビット位相調整回路と、 少なくとも２段の遅延ゲートで構成され前記ビット位相
調整回路からの出力データが入力される第２の遅延ゲー
ト群を有し、かつ、該第２の遅延ゲート群のｐ段目の遅
延ゲートの出力データと、少なくとも（ｐ−１）段目の
遅延ゲートの出力データとの一致・不一致、および、該
ｐ段目の遅延ゲートの出力データと、少なくとも（ｐ＋
１）段目の遅延ゲートの出力データとの一致・不一致
を、基準クロックで制御される同一時刻に判定すること
により、前記ｐ段目の遅延ゲートからの出力データの変
化点が該判定時刻の前後所定範囲内にあるか否かを示す
変化点検出信号を出力するビット変化点検出回路と（た
だし、ｐは１以上の整数である。またｐ＝１の場合は、
ｐ−１段目の遅延ゲートは第２の遅延ゲート群の入力点
そのものとする。）、 前記第１の遅延ゲート群が選択的に出力しているデータ
を、前記変化点検出信号に応じて、前記第１の遅延ゲー
ト群における他のデータに変更するよう制御するビット
位相制御回路とを具えるビット位相同期回路において、 前記第１の遅延ゲート群の各遅延ゲートを、遅延量制御
型の遅延ゲートでそれぞれ構成してあり、かつこれら遅
延量制御型の遅延ゲートでの遅延量を一定に制御するた
めの制御信号を該遅延ゲートに与える遅延量制御回路を
具えたことを特徴とするビット位相同期回路。 - 【請求項４】 請求項３に記載のビット位相同期回路に
おいて、 前記第１の遅延ゲート群を構成している遅延量制御型の
遅延ゲートそれぞれを、電圧によって遅延量が制御され
る遅延ゲートで構成してあり、 前記遅延量制御回路を、リングオシレータにより構成さ
れる電圧制御発振器を有したＰＬＬ回路であって該電圧
制御発振器用の制御電圧が前記制御信号として使用され
るＰＬＬ回路で構成したことを特徴とするビット位相同
期回路。 - 【請求項５】 請求項４に記載のビット位相同期回路に
おいて、 前記遅延ゲートそれぞれの回路構成およびレイアウト構
成を、前記ＰＬＬ回路の電圧制御発振器に備わる遅延ゲ
ートの回路構成およびレイアウト構成と同じとしてある
ことを特徴とするビット位相同期回路。 - 【請求項６】 請求項３に記載のビット位相同期回路に
おいて、 第１の遅延ゲート群を構成している遅延量制御型の遅延
ゲートそれぞれを、電圧によって遅延量が制御される遅
延ゲートで構成してあり、 前記遅延量制御回路を、負の温度係数を有する抵抗手段
を分圧抵抗として用いていて温度変動に応じ異なる電圧
を前記制御信号として出力する回路で構成してあること
を特徴とするビット位相同期回路。 - 【請求項７】 請求項３に記載のビット位相同期回路に
おいて、 前記第２の遅延ゲート群の各遅延ゲートを、遅延量制御
型の遅延ゲートでそれぞれ構成してあり、かつこれら遅
延量制御型の遅延ゲートでの遅延量を一定に制御するた
めの制御信号を該遅延ゲートに与える遅延量制御回路を
具えたことを特徴とするビット位相同期回路。 - 【請求項８】 請求項７に記載のビット位相同期回路に
おいて、 前記第２の遅延ゲート群を構成している遅延量制御型の
遅延ゲートそれぞれを、電圧によって遅延量が制御され
る遅延ゲートで構成してあり、 前記遅延量制御回路を、請求項４に記載のＰＬＬ回路で
兼用してあることを特徴とするビット位相同期回路。 - 【請求項９】 請求項８に記載のビット位相同期回路に
おいて、 前記遅延ゲートそれぞれの回路構成およびレイアウト構
成を、前記ＰＬＬの回路の電圧制御発振器に備わる遅延
ゲートの回路構成およびレイアウト構成と同じとしてあ
ることを特徴とするビット位相同期回路。 - 【請求項１０】 請求項７に記載のビット位相同期回路
において、 前記第２の遅延ゲート群を構成している遅延量制御型の
遅延ゲートそれぞれを、電圧によって遅延量が制御され
る遅延ゲートで構成してあり、 前記遅延量制御回路を、負の温度係数を有する抵抗手段
を分圧抵抗として用いていて温度変動に応じ異なる電圧
を前記制御信号として出力する回路で構成してあること
を特徴とするビット位相同期回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18092896A JPH1028111A (ja) | 1996-07-10 | 1996-07-10 | ビット位相同期方法およびビット位相同期回路 |
| US08/788,862 US6041089A (en) | 1996-07-10 | 1997-01-23 | Bit phase synchronizing method and bit phase synchronizing circuit |
| CN97114530.XA CN1174459A (zh) | 1996-07-10 | 1997-07-10 | 比特相位同步方法和比特相位同步电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18092896A JPH1028111A (ja) | 1996-07-10 | 1996-07-10 | ビット位相同期方法およびビット位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1028111A true JPH1028111A (ja) | 1998-01-27 |
Family
ID=16091737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18092896A Pending JPH1028111A (ja) | 1996-07-10 | 1996-07-10 | ビット位相同期方法およびビット位相同期回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6041089A (ja) |
| JP (1) | JPH1028111A (ja) |
| CN (1) | CN1174459A (ja) |
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| KR100416512B1 (ko) * | 1999-06-15 | 2004-01-31 | 샤프 가부시키가이샤 | 비트동기회로 |
| JP2020115627A (ja) * | 2019-01-18 | 2020-07-30 | アンリツ株式会社 | データ信号伝送装置およびデータ信号伝送方法 |
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| US6239629B1 (en) * | 1999-04-29 | 2001-05-29 | Agilent Technologies, Inc. | Signal comparison system and method for detecting and correcting timing errors |
| EP1148646A1 (de) * | 2000-04-19 | 2001-10-24 | TOSHIBA Electronics Europe GmbH | Verfahren zur Optimierung der Abtastung digitaler Signalwellen |
| US6621320B2 (en) * | 2001-03-28 | 2003-09-16 | Intel Corporation | Vcc independent time delay circuit |
| JP5210646B2 (ja) * | 2008-01-25 | 2013-06-12 | 株式会社アドバンテスト | 被測定信号の変化点を検出する装置、方法および試験装置 |
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| TWI514775B (zh) * | 2013-07-22 | 2015-12-21 | Realtek Semiconductor Corp | 時脈邊緣偵測裝置與方法 |
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-
1996
- 1996-07-10 JP JP18092896A patent/JPH1028111A/ja active Pending
-
1997
- 1997-01-23 US US08/788,862 patent/US6041089A/en not_active Expired - Fee Related
- 1997-07-10 CN CN97114530.XA patent/CN1174459A/zh active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| CN1174459A (zh) | 1998-02-25 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030325 |