JPH10242856A - 可変速度位相ロック・ループ・システムおよびその方法 - Google Patents
可変速度位相ロック・ループ・システムおよびその方法Info
- Publication number
- JPH10242856A JPH10242856A JP10016565A JP1656598A JPH10242856A JP H10242856 A JPH10242856 A JP H10242856A JP 10016565 A JP10016565 A JP 10016565A JP 1656598 A JP1656598 A JP 1656598A JP H10242856 A JPH10242856 A JP H10242856A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- divided
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
Abstract
(57)【要約】
【課題】 出力信号の位相ロックを中断することなく出
力周波数を切り換える能力を提供することによって従来
技術の限界を克服する位相ロック・ループ・システムを
提供する。 【解決手段】 このシステムは、互いの出力信号が位相
が合うように第２の位相ロック・ループに結合した第１
の位相ロック・ループ、ならびに第１の位相ロック出力
信号と第２の位相ロック・ループ出力信号を切り換える
スイッチング機構を使用する。このシステムは、信号の
位相ロックを中断することなく出力周波数を切り換える
ことができる。
力周波数を切り換える能力を提供することによって従来
技術の限界を克服する位相ロック・ループ・システムを
提供する。 【解決手段】 このシステムは、互いの出力信号が位相
が合うように第２の位相ロック・ループに結合した第１
の位相ロック・ループ、ならびに第１の位相ロック出力
信号と第２の位相ロック・ループ出力信号を切り換える
スイッチング機構を使用する。このシステムは、信号の
位相ロックを中断することなく出力周波数を切り換える
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に半導体デバ
イスに関し、より詳細には位相ロック・ループに関す
る。
イスに関し、より詳細には位相ロック・ループに関す
る。
【０００２】
【従来の技術】位相ロック・ループ（ＰＬＬ）は、半導
体デバイス内で広範な用途に使用される。例えばＰＬＬ
は、クロック発振器、周波数逓倍器、周波数合成器およ
びディスク装置のサーボ系に使用される。当然のことな
がら、これらおよびその他全ての用途においてはＰＬＬ
の精度および信頼性が非常に重要である。
体デバイス内で広範な用途に使用される。例えばＰＬＬ
は、クロック発振器、周波数逓倍器、周波数合成器およ
びディスク装置のサーボ系に使用される。当然のことな
がら、これらおよびその他全ての用途においてはＰＬＬ
の精度および信頼性が非常に重要である。
【０００３】図１について説明する。図１は、従来技術
の位相ロック・ループ１００の概略図である。ＰＬＬ１
００は、位相検波器１０２、チャージ・ポンプ１０４、
フィルタ１０６、電圧制御発振器（ＶＣＯ）１１０およ
びフィードバック分割器１１４を含む。
の位相ロック・ループ１００の概略図である。ＰＬＬ１
００は、位相検波器１０２、チャージ・ポンプ１０４、
フィルタ１０６、電圧制御発振器（ＶＣＯ）１１０およ
びフィードバック分割器１１４を含む。
【０００４】ＰＬＬの一般的な動作は周知であるので、
簡単に説明するだけにとどめる。位相検波器１０２は入
力信号を、フィードバック分割器１１４からのフィード
バック信号と比較する。入力信号とフィードバック信号
の位相差に応じて位相検波器は、チャージ・ポンプ１０
４を駆動する。チャージ・ポンプ１０４の出力はフィル
タ１０６でフィルタリングされ、ＶＣＯ１１０を駆動す
るのに使用される。ＶＣＯ１１０は、電圧電流（Ｖ−ｔ
ｏ−Ｉ）変換器および電流制御発振器（ＩＣＯ）を含
む。これにより、ＶＣＯ１１０はその入力で電圧を受け
取り、この信号に比例する周波数の信号を出力する。当
業者なら当然認めることだが、このＶＣＯ１１０の説明
は例示のためのものであり、ＶＣＯ１１０を、単一のエ
レメントではなく、別々の電圧電流変換器と電流制御発
振器とすることもできる。
簡単に説明するだけにとどめる。位相検波器１０２は入
力信号を、フィードバック分割器１１４からのフィード
バック信号と比較する。入力信号とフィードバック信号
の位相差に応じて位相検波器は、チャージ・ポンプ１０
４を駆動する。チャージ・ポンプ１０４の出力はフィル
タ１０６でフィルタリングされ、ＶＣＯ１１０を駆動す
るのに使用される。ＶＣＯ１１０は、電圧電流（Ｖ−ｔ
ｏ−Ｉ）変換器および電流制御発振器（ＩＣＯ）を含
む。これにより、ＶＣＯ１１０はその入力で電圧を受け
取り、この信号に比例する周波数の信号を出力する。当
業者なら当然認めることだが、このＶＣＯ１１０の説明
は例示のためのものであり、ＶＣＯ１１０を、単一のエ
レメントではなく、別々の電圧電流変換器と電流制御発
振器とすることもできる。
【０００５】ＶＣＯ１１０の出力は、フィードバック分
割器１１４を介して位相検波器１０２にフィードバック
される。フィードバック分割器１１４は出力信号の周波
数を分割して、入力信号の周波数と合致させ、両信号の
位相を比較できるようにする。したがって、フィードバ
ック分割器を通って位相検波器１０２に達する信号経路
は、位相ロック・ループの動作を容易にするフィードバ
ックを生み出す。
割器１１４を介して位相検波器１０２にフィードバック
される。フィードバック分割器１１４は出力信号の周波
数を分割して、入力信号の周波数と合致させ、両信号の
位相を比較できるようにする。したがって、フィードバ
ック分割器を通って位相検波器１０２に達する信号経路
は、位相ロック・ループの動作を容易にするフィードバ
ックを生み出す。
【０００６】ＰＬＬのいくつかの用途では、ＰＬＬの出
力周波数を動作中に切り換えることができることが要求
される。位相ロック・ループ１００が動作する周波数
は、ＶＣＯ１１０の周波数およびフィードバック分割器
１１４による分割の値に依存する。出力周波数を変える
には、これら２つの要素の一方または両方を調節すれば
よい。しかし、ＰＬＬの動作中にこれらの要素を調節す
ると、ＰＬＬが再びロックされるまで位相ロックが解除
されたままになってしまう。切換え時にも位相ロックが
維持されることが必要な用途ではこのロッキングにおけ
る遅延は容認できない。
力周波数を動作中に切り換えることができることが要求
される。位相ロック・ループ１００が動作する周波数
は、ＶＣＯ１１０の周波数およびフィードバック分割器
１１４による分割の値に依存する。出力周波数を変える
には、これら２つの要素の一方または両方を調節すれば
よい。しかし、ＰＬＬの動作中にこれらの要素を調節す
ると、ＰＬＬが再びロックされるまで位相ロックが解除
されたままになってしまう。切換え時にも位相ロックが
維持されることが必要な用途ではこのロッキングにおけ
る遅延は容認できない。
【０００７】したがって、位相ロックの中断を起こすこ
となくある出力周波数から別の周波数に切り換えること
のできる改良型のＰＬＬを提供する必要があった。
となくある出力周波数から別の周波数に切り換えること
のできる改良型のＰＬＬを提供する必要があった。
【０００８】
【発明が解決しようとする課題】本発明の目的は、出力
信号の位相ロックを中断することなく出力周波数を切り
換える能力を提供することによって、従来技術の限界を
克服する位相ロック・ループ・システムを提供すること
にある。
信号の位相ロックを中断することなく出力周波数を切り
換える能力を提供することによって、従来技術の限界を
克服する位相ロック・ループ・システムを提供すること
にある。
【０００９】
【課題を解決するための手段】このシステムは、互いの
出力信号が位相が合うように第２の位相ロック・ループ
に結合した第１の位相ロック・ループ、ならびに第１の
位相ロック・ループ出力信号と第２の位相ロック・ルー
プ出力信号を切り換えるスイッチング機構を使用する。
このシステムは、信号の位相ロックを中断することなく
出力周波数を切り換えることができる。
出力信号が位相が合うように第２の位相ロック・ループ
に結合した第１の位相ロック・ループ、ならびに第１の
位相ロック・ループ出力信号と第２の位相ロック・ルー
プ出力信号を切り換えるスイッチング機構を使用する。
このシステムは、信号の位相ロックを中断することなく
出力周波数を切り換えることができる。
【００１０】本発明の前記その他の特徴および利点は、
添付図面に示した本発明の好ましい実施形態についての
以下のより具体的な説明から明らかとなろう。
添付図面に示した本発明の好ましい実施形態についての
以下のより具体的な説明から明らかとなろう。
【００１１】
【発明の実施の形態】本発明の好ましい例示的な実施形
態を添付図面に関して以下に説明する。なお、同一の要
素には同一の記号が付けてある。
態を添付図面に関して以下に説明する。なお、同一の要
素には同一の記号が付けてある。
【００１２】マイクロプロセッサなど通常の半導体デバ
イスの多くは、広範な動作条件で動作するように設計さ
れている。例えば、パーソナル・コンピュータのＣＰＵ
として使用される一般的なマイクロプロセッサは通常、
氷点下から約４０℃（１００゜Ｆ）を優に超えるまでの
温度で動作するように設計されている。このような極端
な条件下で適当な動作が確実におこなわれるように、半
導体デバイスは通常、通常の条件下では最高速度より十
分に低い速度で動作するように構成されている。こうす
ることによって、動作範囲の極限にまで温度が上昇また
は下降した場合にもデバイスは許容範囲内で動作を継続
することができる。
イスの多くは、広範な動作条件で動作するように設計さ
れている。例えば、パーソナル・コンピュータのＣＰＵ
として使用される一般的なマイクロプロセッサは通常、
氷点下から約４０℃（１００゜Ｆ）を優に超えるまでの
温度で動作するように設計されている。このような極端
な条件下で適当な動作が確実におこなわれるように、半
導体デバイスは通常、通常の条件下では最高速度より十
分に低い速度で動作するように構成されている。こうす
ることによって、動作範囲の極限にまで温度が上昇また
は下降した場合にもデバイスは許容範囲内で動作を継続
することができる。
【００１３】こうした配置はうまく働くが、理想的とは
言えない。多くのデバイスは、ほとんど指定の動作温度
範囲の中程の条件（すなわち、温度制御されたオフィ
ス）でのみ動作するというのが現実である。したがっ
て、これらのデバイスは、大部分の時間、構成時の目標
よりもはるかに速い速度で有効に動作することができる
はずである。しかしこうすると、条件が大幅に変化した
場合にデバイスが動作不能となる可能性がある。
言えない。多くのデバイスは、ほとんど指定の動作温度
範囲の中程の条件（すなわち、温度制御されたオフィ
ス）でのみ動作するというのが現実である。したがっ
て、これらのデバイスは、大部分の時間、構成時の目標
よりもはるかに速い速度で有効に動作することができる
はずである。しかしこうすると、条件が大幅に変化した
場合にデバイスが動作不能となる可能性がある。
【００１４】この問題の１つの解決策は、条件の変化に
合わせて半導体デバイスの速度を動的に調節することで
ある。例えば、室温条件では最高速度に近い速度で動作
し、温度が変化した場合に動作速度が自動的に低く切り
換わるようにマイクロプロセッサを設計することが可能
である。デバイスが最高動作速度に近づきつつあるか、
速度を上げる十分な余裕があるかどうかを判定する装置
および方法が、１９９６年８月８日に出願され、インタ
ーナショナル・ビジネス・マシーンズ・コーポレイショ
ンに譲渡された「Self-Timed Circuit Having Critical
Path Timing Detection」という名称のフェレイオロ
（Ferraiolo）他の同時係属の米国特許出願第０８／６
９４１２０号に開示されている。この解決策は、理想的
な条件下では高速動作し、極端な条件下でも信頼性を犠
牲にすることがない。
合わせて半導体デバイスの速度を動的に調節することで
ある。例えば、室温条件では最高速度に近い速度で動作
し、温度が変化した場合に動作速度が自動的に低く切り
換わるようにマイクロプロセッサを設計することが可能
である。デバイスが最高動作速度に近づきつつあるか、
速度を上げる十分な余裕があるかどうかを判定する装置
および方法が、１９９６年８月８日に出願され、インタ
ーナショナル・ビジネス・マシーンズ・コーポレイショ
ンに譲渡された「Self-Timed Circuit Having Critical
Path Timing Detection」という名称のフェレイオロ
（Ferraiolo）他の同時係属の米国特許出願第０８／６
９４１２０号に開示されている。この解決策は、理想的
な条件下では高速動作し、極端な条件下でも信頼性を犠
牲にすることがない。
【００１５】動作速度を切り換える際の１つの問題は、
従来はデバイスの動作を中断しないでオンザフライ・ス
イッチングを実施することができないことであった。例
えば、位相ロック・ループをクロック発振器として使用
する半導体デバイスは、クロック・システムの位相ロッ
クを失わずに速度を切り換えることができない。このた
め、動作速度を変化させる度ごとにデバイスを遮断して
再起動させる必要がどうしてもある。
従来はデバイスの動作を中断しないでオンザフライ・ス
イッチングを実施することができないことであった。例
えば、位相ロック・ループをクロック発振器として使用
する半導体デバイスは、クロック・システムの位相ロッ
クを失わずに速度を切り換えることができない。このた
め、動作速度を変化させる度ごとにデバイスを遮断して
再起動させる必要がどうしてもある。
【００１６】本発明に基づく可変速度位相ロック・ルー
プ・システム（ＰＬＬ）は、位相ロックを維持しつつ、
ＰＬＬシステムの出力周波数を瞬時に変化させる方法を
提供することによって、従来技術の限界を克服する。図
２は、第１の好ましい実施形態に基づく可変速度ＰＬＬ
システム２００の概略図である。ＰＬＬシステム２００
を処理システムに使用すると、中断を生じることなく、
第１のクロック速度から第２のクロック速度にプロセッ
サを切り換えることができる。ＰＬＬシステム２００
は、交互配置された２つのＰＬＬを含む。第１のＰＬＬ
は、第１の位相検波器２０２、第１のチャージ・ポンプ
／フィルタ／電圧制御発振器（ＶＣＯ）２０６、プログ
ラム可能周波数分割器２０８、およびプログラム可能周
波数分割器２１０を含む。第１のＰＬＬは、第１の可変
速度クロック発振器として動作して、周波数が選択可能
なクロック信号を供給する。第２のＰＬＬは、第２の位
相検波器２１２、第２のチャージ・ポンプ／フィルタ／
ＶＣＯ２１６、プログラム可能周波数分割器２１８、お
よびプログラム可能周波数分割器２２０を含む。第２の
ＰＬＬは、第２の可変速度クロック発振器として動作し
て、周波数が選択可能な第２のクロック信号を供給す
る。ＰＬＬシステム２００はさらに、マルチプレクサ２
０４、２１４、２２２、２２４を含む。これらのマルチ
プレクサは、ＰＬＬシステム２００の出力を第１のクロ
ック信号から第２のクロック信号に、またその逆に切り
換えるスイッチング機構として働く。したがって、これ
を処理システムに使用すると、処理システムのクロック
速度を切り換えることができる。
プ・システム（ＰＬＬ）は、位相ロックを維持しつつ、
ＰＬＬシステムの出力周波数を瞬時に変化させる方法を
提供することによって、従来技術の限界を克服する。図
２は、第１の好ましい実施形態に基づく可変速度ＰＬＬ
システム２００の概略図である。ＰＬＬシステム２００
を処理システムに使用すると、中断を生じることなく、
第１のクロック速度から第２のクロック速度にプロセッ
サを切り換えることができる。ＰＬＬシステム２００
は、交互配置された２つのＰＬＬを含む。第１のＰＬＬ
は、第１の位相検波器２０２、第１のチャージ・ポンプ
／フィルタ／電圧制御発振器（ＶＣＯ）２０６、プログ
ラム可能周波数分割器２０８、およびプログラム可能周
波数分割器２１０を含む。第１のＰＬＬは、第１の可変
速度クロック発振器として動作して、周波数が選択可能
なクロック信号を供給する。第２のＰＬＬは、第２の位
相検波器２１２、第２のチャージ・ポンプ／フィルタ／
ＶＣＯ２１６、プログラム可能周波数分割器２１８、お
よびプログラム可能周波数分割器２２０を含む。第２の
ＰＬＬは、第２の可変速度クロック発振器として動作し
て、周波数が選択可能な第２のクロック信号を供給す
る。ＰＬＬシステム２００はさらに、マルチプレクサ２
０４、２１４、２２２、２２４を含む。これらのマルチ
プレクサは、ＰＬＬシステム２００の出力を第１のクロ
ック信号から第２のクロック信号に、またその逆に切り
換えるスイッチング機構として働く。したがって、これ
を処理システムに使用すると、処理システムのクロック
速度を切り換えることができる。
【００１７】位相検波器２０２および２１２は、基準ゲ
ート（ＲＥＦ ＧＡＴＥ）信号およびフィードバック・
ゲート（ＦＢ ＧＡＴＥ）信号が両方ともハイレベルの
とき、基準信号（ＲＥＦ ＩＮ）とフィードバック信号
（ＦＢ ＩＮ）のエッジ・アライメントを比較する。次
いで、位相検波器２０２および２１２は検出された位相
差の方向に応じて、増分出力（ＩＮＣ）または減分出力
（ＤＥＣ）のいずれかからパルスを出力する。
ート（ＲＥＦ ＧＡＴＥ）信号およびフィードバック・
ゲート（ＦＢ ＧＡＴＥ）信号が両方ともハイレベルの
とき、基準信号（ＲＥＦ ＩＮ）とフィードバック信号
（ＦＢ ＩＮ）のエッジ・アライメントを比較する。次
いで、位相検波器２０２および２１２は検出された位相
差の方向に応じて、増分出力（ＩＮＣ）または減分出力
（ＤＥＣ）のいずれかからパルスを出力する。
【００１８】マルチプレクサ２０４、２１４、２２２、
２２４はそれぞれ複数の入力を受け取り、選択信号の状
態に応じてこれらの入力の１つを出力に渡す。すなわ
ち、選択信号がローレベルのときには「０」入力が出力
に渡され、選択信号がハイレベルのときには「１」入力
が出力に渡される。もちろん、このマルチプレクサを他
の適当な論理またはその他のスイッチング機構で置き換
えることができる。
２２４はそれぞれ複数の入力を受け取り、選択信号の状
態に応じてこれらの入力の１つを出力に渡す。すなわ
ち、選択信号がローレベルのときには「０」入力が出力
に渡され、選択信号がハイレベルのときには「１」入力
が出力に渡される。もちろん、このマルチプレクサを他
の適当な論理またはその他のスイッチング機構で置き換
えることができる。
【００１９】チャージ・ポンプ／フィルタ／ＶＣＯ２０
６および２１６（以下それぞれＶＣＯ２０６およびＶＣ
Ｏ２１６という）は、わかりやすいように一緒に示した
が、標準のＰＬＬ部品であることが好ましい。これら
は、位相検波器２０２および２１２からマルチプレクサ
２０４および２１４を介して出力を受け取り、その入力
に応答した周波数の発振信号を出力する。
６および２１６（以下それぞれＶＣＯ２０６およびＶＣ
Ｏ２１６という）は、わかりやすいように一緒に示した
が、標準のＰＬＬ部品であることが好ましい。これら
は、位相検波器２０２および２１２からマルチプレクサ
２０４および２１４を介して出力を受け取り、その入力
に応答した周波数の発振信号を出力する。
【００２０】プログラム可能周波数分割器２０８、２１
０、２１８、２２０はそれぞれ、入力信号を受け取り、
選択した値で分割された周波数を有する信号を出力す
る。具体的には、プログラム可能周波数分割器２０８は
選択可能な整数Ｍで周波数を分割し、プログラム可能周
波数分割器２１８は選択可能な整数Ｎで周波数を分割
し、プログラム可能周波数分割器２１０および２２０は
選択可能な整数Ｐで周波数を分割する。好ましい実施形
態では、プログラム可能周波数分割器２０８および２１
８は、Ｎサイクルごとに、１高速クロック・サイクルに
等しい期間ハイレベルとなる、分割器を含む。それとは
対照的に、プログラム可能周波数分割器２１０および２
２０は、出力信号のデューティ・サイクルが５０％とな
る分割器であることが好ましい。
０、２１８、２２０はそれぞれ、入力信号を受け取り、
選択した値で分割された周波数を有する信号を出力す
る。具体的には、プログラム可能周波数分割器２０８は
選択可能な整数Ｍで周波数を分割し、プログラム可能周
波数分割器２１８は選択可能な整数Ｎで周波数を分割
し、プログラム可能周波数分割器２１０および２２０は
選択可能な整数Ｐで周波数を分割する。好ましい実施形
態では、プログラム可能周波数分割器２０８および２１
８は、Ｎサイクルごとに、１高速クロック・サイクルに
等しい期間ハイレベルとなる、分割器を含む。それとは
対照的に、プログラム可能周波数分割器２１０および２
２０は、出力信号のデューティ・サイクルが５０％とな
る分割器であることが好ましい。
【００２１】ＰＬＬシステム２００は、入力ＲＥＦを受
け取り、ＢＵＳ ＣＬＫおよびＳＹＳ ＣＬＫと名付け
られた２つの出力を有する。後で明らかになるように、
ＰＬＬシステム２００の動作中は、ＢＵＳ ＣＬＫ信号
はＲＥＦ信号と常に位相が合致し、ＲＥＦ信号と等しい
周波数を有する。マルチプレクサの選択信号がローレベ
ルのとき、ＳＹＳ ＣＬＫ信号の周波数は、ＲＥＦにＭ
を掛けＰで割ったものに等しい。同様に、マルチプレク
サの選択信号がハイレベルのとき、ＳＹＳ ＣＬＫ信号
の周波数は、ＲＥＦにＮを掛けＰで割ったものに等し
い。したがって、Ｍ、Ｎ、Ｐの値を適当に選択すること
によって、ＳＹＳ ＣＬＫ信号の周波数を選択可能に決
定することができる。
け取り、ＢＵＳ ＣＬＫおよびＳＹＳ ＣＬＫと名付け
られた２つの出力を有する。後で明らかになるように、
ＰＬＬシステム２００の動作中は、ＢＵＳ ＣＬＫ信号
はＲＥＦ信号と常に位相が合致し、ＲＥＦ信号と等しい
周波数を有する。マルチプレクサの選択信号がローレベ
ルのとき、ＳＹＳ ＣＬＫ信号の周波数は、ＲＥＦにＭ
を掛けＰで割ったものに等しい。同様に、マルチプレク
サの選択信号がハイレベルのとき、ＳＹＳ ＣＬＫ信号
の周波数は、ＲＥＦにＮを掛けＰで割ったものに等し
い。したがって、Ｍ、Ｎ、Ｐの値を適当に選択すること
によって、ＳＹＳ ＣＬＫ信号の周波数を選択可能に決
定することができる。
【００２２】ＰＬＬシステム２００の動作を以下に示
す。マルチプレクサ２０４、２１４、２２２、２２４
は、それぞれ「０」入力を渡すように選択され、ＰＬＬ
システム２００は、ロックを達成するのに十分な時間動
作していたと仮定する。それぞれ「０」入力を渡すよう
にマルチプレクサを選択すると、位相検波器２０２はマ
ルチプレクサ２０４を介してＶＣＯ２０６に出力し、同
様に、位相検波器２１２はマルチプレクサ２１４を介し
てＶＣＯ２１６に出力する。位相検波器２０２は、ＲＥ
Ｆ ＩＮでＲＥＦ信号を受け取り、ＦＢ ＩＮでＢＵＳ
ＣＬＫ信号を受け取る。ＲＥＦ ＧＡＴＥおよびＦＢ
ＧＡＴＥは共にハイレベル（すなわち、Ｖｄｄ）に結
合されているので、位相検波器２０２は、各クロック・
サイクル中にＲＥＦ信号の位相をＢＵＳ ＣＬＫ信号の
位相と比較し、検出した位相差の性質に応じて該当する
ＩＮＣ信号またはＤＥＣ信号を出力する。ＩＮＣ信号お
よびＤＥＣ信号はＶＣＯ２０６に渡され、そこでこれら
の信号がＶＣＯ２０６を駆動して、ＰＬＬを駆動して位
相ロックさせる周波数を有する出力信号を供給する。
す。マルチプレクサ２０４、２１４、２２２、２２４
は、それぞれ「０」入力を渡すように選択され、ＰＬＬ
システム２００は、ロックを達成するのに十分な時間動
作していたと仮定する。それぞれ「０」入力を渡すよう
にマルチプレクサを選択すると、位相検波器２０２はマ
ルチプレクサ２０４を介してＶＣＯ２０６に出力し、同
様に、位相検波器２１２はマルチプレクサ２１４を介し
てＶＣＯ２１６に出力する。位相検波器２０２は、ＲＥ
Ｆ ＩＮでＲＥＦ信号を受け取り、ＦＢ ＩＮでＢＵＳ
ＣＬＫ信号を受け取る。ＲＥＦ ＧＡＴＥおよびＦＢ
ＧＡＴＥは共にハイレベル（すなわち、Ｖｄｄ）に結
合されているので、位相検波器２０２は、各クロック・
サイクル中にＲＥＦ信号の位相をＢＵＳ ＣＬＫ信号の
位相と比較し、検出した位相差の性質に応じて該当する
ＩＮＣ信号またはＤＥＣ信号を出力する。ＩＮＣ信号お
よびＤＥＣ信号はＶＣＯ２０６に渡され、そこでこれら
の信号がＶＣＯ２０６を駆動して、ＰＬＬを駆動して位
相ロックさせる周波数を有する出力信号を供給する。
【００２３】ＶＣＯ２０６の出力信号は、プログラム可
能分割器２０８によってある整数Ｍで周波数分割され
る。プログラム可能分割器２０８の出力はマルチプレク
サ２２４を介してＢＵＳ ＣＬＫ出力へ渡され、そこか
ら、位相検波器２０２のＦＢＩＮ入力へフィードバック
される。ＢＵＳ ＣＬＫ出力から位相検波器２０２への
信号経路は、周知のＰＬＬ動作を容易にするフィードバ
ックを生み出す。具体的には、位相検波器２０２がチャ
ージ・ポンプ／フィルタ／ＶＣＯ２０６を駆動して、Ｒ
ＥＦ信号と同位相で、ＲＥＦ信号の周波数の整数Ｍ倍に
等しい周波数を有する信号を出力させる。その信号は、
プログラム可能分割器２０８によって整数Ｍで周波数分
割され、ＢＵＳ ＣＬＫ出力に渡される。したがって、
ＢＵＳＣＬＫ出力信号は、ＲＥＦ信号と位相同期し、Ｒ
ＥＦ信号と同じ周波数を有する。
能分割器２０８によってある整数Ｍで周波数分割され
る。プログラム可能分割器２０８の出力はマルチプレク
サ２２４を介してＢＵＳ ＣＬＫ出力へ渡され、そこか
ら、位相検波器２０２のＦＢＩＮ入力へフィードバック
される。ＢＵＳ ＣＬＫ出力から位相検波器２０２への
信号経路は、周知のＰＬＬ動作を容易にするフィードバ
ックを生み出す。具体的には、位相検波器２０２がチャ
ージ・ポンプ／フィルタ／ＶＣＯ２０６を駆動して、Ｒ
ＥＦ信号と同位相で、ＲＥＦ信号の周波数の整数Ｍ倍に
等しい周波数を有する信号を出力させる。その信号は、
プログラム可能分割器２０８によって整数Ｍで周波数分
割され、ＢＵＳ ＣＬＫ出力に渡される。したがって、
ＢＵＳＣＬＫ出力信号は、ＲＥＦ信号と位相同期し、Ｒ
ＥＦ信号と同じ周波数を有する。
【００２４】ＶＣＯ２０６の出力は、プログラム可能分
割器２１０にも渡され、そこで周波数が整数Ｐで分割さ
れる。プログラム可能分割器２１０の出力はマルチプレ
クサ２２２を介してＳＹＳ ＣＬＫ出力に結合されてい
る。したがって、ＳＹＳ ＣＬＫ出力信号は、ＶＣＯ２
０６の出力の周波数を整数Ｐで割ったものに等しい周波
数を有する。したがって、ＳＹＳ ＣＬＫ信号の周波数
は、ＲＥＦ信号の周波数に整数Ｍを掛け整数Ｐで割った
ものに等しい。さらに、ＳＹＳ ＣＬＫ信号は、ＲＥＦ
（したがってＢＵＳ ＣＬＫ）と位相が合致している。
ＭとＰの値が異なるとき、ＳＹＳ ＣＬＫとＲＥＦの周
波数は異なるため、「位相合せ」の意味は、これらが単
に周期的に位相が合致するということである。
割器２１０にも渡され、そこで周波数が整数Ｐで分割さ
れる。プログラム可能分割器２１０の出力はマルチプレ
クサ２２２を介してＳＹＳ ＣＬＫ出力に結合されてい
る。したがって、ＳＹＳ ＣＬＫ出力信号は、ＶＣＯ２
０６の出力の周波数を整数Ｐで割ったものに等しい周波
数を有する。したがって、ＳＹＳ ＣＬＫ信号の周波数
は、ＲＥＦ信号の周波数に整数Ｍを掛け整数Ｐで割った
ものに等しい。さらに、ＳＹＳ ＣＬＫ信号は、ＲＥＦ
（したがってＢＵＳ ＣＬＫ）と位相が合致している。
ＭとＰの値が異なるとき、ＳＹＳ ＣＬＫとＲＥＦの周
波数は異なるため、「位相合せ」の意味は、これらが単
に周期的に位相が合致するということである。
【００２５】マルチプレクサ２２２および２２４が
「０」入力を渡すように選択された場合には、第１のＰ
ＬＬが、ＰＬＬシステム２００の出力を供給する。した
がって、ＰＬＬシステム２００は、周波数および位相が
ＲＥＦ信号と合ったＢＵＳ ＣＬＫ信号、および位相が
ＲＥＦ信号と合致し、周波数が、ＲＥＦ信号の周波数に
Ｍを掛けＰで割ったものに等しいＳＹＳ ＣＬＫ信号を
出力する。したがって、ＭおよびＰの値を適当に選択す
ることによって、ＳＹＳ ＣＬＫ信号の出力周波数を決
定することができる。
「０」入力を渡すように選択された場合には、第１のＰ
ＬＬが、ＰＬＬシステム２００の出力を供給する。した
がって、ＰＬＬシステム２００は、周波数および位相が
ＲＥＦ信号と合ったＢＵＳ ＣＬＫ信号、および位相が
ＲＥＦ信号と合致し、周波数が、ＲＥＦ信号の周波数に
Ｍを掛けＰで割ったものに等しいＳＹＳ ＣＬＫ信号を
出力する。したがって、ＭおよびＰの値を適当に選択す
ることによって、ＳＹＳ ＣＬＫ信号の出力周波数を決
定することができる。
【００２６】同時に、第２のＰＬＬ、具体的には位相検
波器２１２はＶＣＯ２１６の出力をＦＢ ＩＮで受け取
り、ＶＣＯ２０６の出力をＲＥＦ ＩＮで受け取る。位
相検波器２１２はさらに、プログラム可能分割器２１８
の出力をＦＢ ＧＡＴＥで受け取り、プログラム可能分
割器２０８の出力をＲＥＦ ＧＡＴＥで受け取る。
波器２１２はＶＣＯ２１６の出力をＦＢ ＩＮで受け取
り、ＶＣＯ２０６の出力をＲＥＦ ＩＮで受け取る。位
相検波器２１２はさらに、プログラム可能分割器２１８
の出力をＦＢ ＧＡＴＥで受け取り、プログラム可能分
割器２０８の出力をＲＥＦ ＧＡＴＥで受け取る。
【００２７】ＲＥＦ ＧＡＴＥおよびＦＢ ＧＡＴＥの
入力がハイレベルのとき、そのサイクルのＶＣＯの立上
がりエッジは位相が合っており、位相検波器２１２は、
ＶＣＯ２１６の出力の位相をＶＣＯ２０６の出力の位相
と比較する。これは、ＶＣＯ２０６出力のＭサイクルご
と、およびＶＣＯ２１６出力のＮサイクルごとに行われ
る。
入力がハイレベルのとき、そのサイクルのＶＣＯの立上
がりエッジは位相が合っており、位相検波器２１２は、
ＶＣＯ２１６の出力の位相をＶＣＯ２０６の出力の位相
と比較する。これは、ＶＣＯ２０６出力のＭサイクルご
と、およびＶＣＯ２１６出力のＮサイクルごとに行われ
る。
【００２８】位相検波器２１２は、検出した位相差の性
質に応じて該当するＩＮＣ信号またはＤＥＣ信号を出力
する。ＩＮＣ信号およびＤＥＣ信号はＶＣＯ２１６に渡
される。ＶＣＯ２１６の出力は、位相検波器２１２のＦ
Ｂ ＩＮ入力にフィードバック接続される。ＶＣＯ２０
６の出力も同様にＲＥＦ ＩＮ入力に接続されているの
で、位相ロック・ループ動作が、ＶＣＯ２１６を駆動し
て、ＶＣＯ２１６の出力を、ＶＣＯ２０６のＭ出力サイ
クルごと、ＶＣＯ２１６のＮ出力サイクルごとにＶＣＯ
２０６の出力と位相合せさせる出力信号を供給する。こ
れにより、プログラム可能分割器２１８の出力は、プロ
グラム可能分割器２０８の出力と周波数および位相の両
方が合致する。したがって、プログラム可能分割器２１
８の出力は、ＲＥＦ入力信号およびＢＵＳ ＣＬＫ出力
信号と周波数および位相の両方が合致する。
質に応じて該当するＩＮＣ信号またはＤＥＣ信号を出力
する。ＩＮＣ信号およびＤＥＣ信号はＶＣＯ２１６に渡
される。ＶＣＯ２１６の出力は、位相検波器２１２のＦ
Ｂ ＩＮ入力にフィードバック接続される。ＶＣＯ２０
６の出力も同様にＲＥＦ ＩＮ入力に接続されているの
で、位相ロック・ループ動作が、ＶＣＯ２１６を駆動し
て、ＶＣＯ２１６の出力を、ＶＣＯ２０６のＭ出力サイ
クルごと、ＶＣＯ２１６のＮ出力サイクルごとにＶＣＯ
２０６の出力と位相合せさせる出力信号を供給する。こ
れにより、プログラム可能分割器２１８の出力は、プロ
グラム可能分割器２０８の出力と周波数および位相の両
方が合致する。したがって、プログラム可能分割器２１
８の出力は、ＲＥＦ入力信号およびＢＵＳ ＣＬＫ出力
信号と周波数および位相の両方が合致する。
【００２９】ＶＣＯ２１６の出力が駆動されると、ＲＥ
Ｆ信号と周波数および位相が合ったプログラム可能分割
器２１８の出力が供給されるので、ＶＣＯ２１６の出力
は、ＲＥＦ信号の周波数に整数Ｎを掛けたものに等しい
周波数を有し、ＲＥＦ信号と位相が合致する。
Ｆ信号と周波数および位相が合ったプログラム可能分割
器２１８の出力が供給されるので、ＶＣＯ２１６の出力
は、ＲＥＦ信号の周波数に整数Ｎを掛けたものに等しい
周波数を有し、ＲＥＦ信号と位相が合致する。
【００３０】同様にＶＣＯ２１６の出力信号は、プログ
ラム可能分割器２２０によって整数Ｐで周波数分割され
る。したがって、プログラム可能分割器２０８の出力は
周波数が、ＲＥＦ信号の周波数に整数Ｍを掛け整数Ｐで
割ったものに等しく、位相がＲＥＦ信号と合致してい
る。
ラム可能分割器２２０によって整数Ｐで周波数分割され
る。したがって、プログラム可能分割器２０８の出力は
周波数が、ＲＥＦ信号の周波数に整数Ｍを掛け整数Ｐで
割ったものに等しく、位相がＲＥＦ信号と合致してい
る。
【００３１】したがって、それぞれ「０」入力を渡すよ
うにマルチプレクサ２０４、２１４、２２２、２２４を
選択すると、位相検波器２０２、ＶＣＯ２０６、プログ
ラム可能分割器２０８およびプログラム可能分割器２１
０は、ＢＵＳ ＣＬＫ出力およびＳＹＳ ＣＬＫ出力に
出力が結合されたアクティブＰＬＬを構成する。ＢＵＳ
ＣＬＫ出力は、周波数および位相がＲＥＦ信号と合致
する。同様に、ＳＹＳＣＬＫ信号は、周波数が、ＲＥＦ
信号の周波数に整数Ｍを掛け整数Ｐで割ったものに等し
く、位相がＲＥＦ信号と合致している。ここで、位相検
波器２１２、ＶＣＯ２１６、プログラム可能分割器２１
８およびプログラム可能分割器２２０はスタンバイＰＬ
Ｌを構成する。このとき、プログラム可能分割器２１８
の出力は、対応するアクティブＰＬＬの出力（プログラ
ム可能分割器２０８の出力）と周波数および位相が合う
ように駆動されるが、これらの出力は、ＢＵＳ ＣＬＫ
出力およびＳＹＳ ＣＬＫ出力から切り離されている。
うにマルチプレクサ２０４、２１４、２２２、２２４を
選択すると、位相検波器２０２、ＶＣＯ２０６、プログ
ラム可能分割器２０８およびプログラム可能分割器２１
０は、ＢＵＳ ＣＬＫ出力およびＳＹＳ ＣＬＫ出力に
出力が結合されたアクティブＰＬＬを構成する。ＢＵＳ
ＣＬＫ出力は、周波数および位相がＲＥＦ信号と合致
する。同様に、ＳＹＳＣＬＫ信号は、周波数が、ＲＥＦ
信号の周波数に整数Ｍを掛け整数Ｐで割ったものに等し
く、位相がＲＥＦ信号と合致している。ここで、位相検
波器２１２、ＶＣＯ２１６、プログラム可能分割器２１
８およびプログラム可能分割器２２０はスタンバイＰＬ
Ｌを構成する。このとき、プログラム可能分割器２１８
の出力は、対応するアクティブＰＬＬの出力（プログラ
ム可能分割器２０８の出力）と周波数および位相が合う
ように駆動されるが、これらの出力は、ＢＵＳ ＣＬＫ
出力およびＳＹＳ ＣＬＫ出力から切り離されている。
【００３２】ＳＹＳ ＣＬＫ周波数を切り換えたい場合
には、全てのマルチプレクサ２０４、２１４、２２２、
２２４を「１」入力を渡すように同時に切り換える。後
で明らかになるように、この切換えによって、ＳＹＳ
ＣＬＫ出力の周波数は、ＢＵＳ ＣＬＫ出力に影響を及
ぼすことなく、ＲＥＦにＭを掛けＰで割ったものから、
ＲＥＦにＮを掛けＰで割ったものに切り換わる。
には、全てのマルチプレクサ２０４、２１４、２２２、
２２４を「１」入力を渡すように同時に切り換える。後
で明らかになるように、この切換えによって、ＳＹＳ
ＣＬＫ出力の周波数は、ＢＵＳ ＣＬＫ出力に影響を及
ぼすことなく、ＲＥＦにＭを掛けＰで割ったものから、
ＲＥＦにＮを掛けＰで割ったものに切り換わる。
【００３３】ＶＣＯ２１６のＮサイクルごと、ＶＣＯ２
０６のＭサイクルごとに行われる、ＲＥＦ信号、プログ
ラム可能分割器２１０およびプログラム可能分割器２２
０の出力の位相合せ時に、この切換えが実施されること
が好ましい。これらの信号の位相合せが１クロック・サ
イクルで実施されるときに切換えが実施された場合は、
ＳＹＳ ＣＬＫの周波数は、位相ロックを失わず、かつ
ＳＹＳ ＣＬＫ位相合せの中断なしに切り換わる。
０６のＭサイクルごとに行われる、ＲＥＦ信号、プログ
ラム可能分割器２１０およびプログラム可能分割器２２
０の出力の位相合せ時に、この切換えが実施されること
が好ましい。これらの信号の位相合せが１クロック・サ
イクルで実施されるときに切換えが実施された場合は、
ＳＹＳ ＣＬＫの周波数は、位相ロックを失わず、かつ
ＳＹＳ ＣＬＫ位相合せの中断なしに切り換わる。
【００３４】具体的には、マルチプレクサ２２４を切り
換えると、プログラム可能分割器２０８の出力の代わり
にプログラム可能分割器２１８の出力がＢＵＳ ＣＬＫ
出力に送られる。切換え前は、プログラム可能分割器２
１８はプログラム可能分割器２０８の出力と周波数およ
び位相が合っていたので、当然、ＢＵＳ ＣＬＫ信号は
変化しない。
換えると、プログラム可能分割器２０８の出力の代わり
にプログラム可能分割器２１８の出力がＢＵＳ ＣＬＫ
出力に送られる。切換え前は、プログラム可能分割器２
１８はプログラム可能分割器２０８の出力と周波数およ
び位相が合っていたので、当然、ＢＵＳ ＣＬＫ信号は
変化しない。
【００３５】マルチプレクサ２２２を切り換えると、プ
ログラム可能分割器２１０の出力の代わりにプログラム
可能分割器２２０の出力がＳＹＳ ＣＬＫ出力に送られ
る。これによりＳＹＳ ＣＬＫの周波数は、ＲＥＦにＭ
を掛けＰで割ったものから、ＲＥＦにＮを掛けＰで割っ
たものに切り換わる。切換えは、１クロック・サイクル
で実施され、プログラム可能分割器２１０の出力はプロ
グラム可能分割器２２０の出力と位相が合っていたた
め、ＳＹＳ ＣＬＫの周波数は、ＳＹＳ ＣＬＫ信号の
位相ロックを中断することなく切り換えられる。ＳＹＳ
ＣＬＫを、プロセッサのシステム・クロックとして使
用する場合には、プロセッサが、クロック速度を切り換
え、その新しい速度で中断なしに動作を続行することが
可能になる。
ログラム可能分割器２１０の出力の代わりにプログラム
可能分割器２２０の出力がＳＹＳ ＣＬＫ出力に送られ
る。これによりＳＹＳ ＣＬＫの周波数は、ＲＥＦにＭ
を掛けＰで割ったものから、ＲＥＦにＮを掛けＰで割っ
たものに切り換わる。切換えは、１クロック・サイクル
で実施され、プログラム可能分割器２１０の出力はプロ
グラム可能分割器２２０の出力と位相が合っていたた
め、ＳＹＳ ＣＬＫの周波数は、ＳＹＳ ＣＬＫ信号の
位相ロックを中断することなく切り換えられる。ＳＹＳ
ＣＬＫを、プロセッサのシステム・クロックとして使
用する場合には、プロセッサが、クロック速度を切り換
え、その新しい速度で中断なしに動作を続行することが
可能になる。
【００３６】マルチプレクサ２０４および２１４を切り
換えると、位相検波器２０２のＩＮＣ出力およびＤＥＣ
出力がそれぞれ、ＶＣＯ２１６のＩＮＣ入力およびＤＥ
Ｃ入力に入力される。同様に、位相検波器２１２のＩＮ
Ｃ出力およびＤＥＣ出力がそれぞれ、ＶＣＯ２１６のＤ
ＥＣ入力およびＩＮＣ入力に入力される。ＩＮＣ入力お
よびＤＥＣ入力は、位相検波器２１２のＦＢ ＩＮ入力
およびＲＥＦ ＩＮ入力を補償するために位相検波器２
１２／ＶＣＯ２１６で反転される。
換えると、位相検波器２０２のＩＮＣ出力およびＤＥＣ
出力がそれぞれ、ＶＣＯ２１６のＩＮＣ入力およびＤＥ
Ｃ入力に入力される。同様に、位相検波器２１２のＩＮ
Ｃ出力およびＤＥＣ出力がそれぞれ、ＶＣＯ２１６のＤ
ＥＣ入力およびＩＮＣ入力に入力される。ＩＮＣ入力お
よびＤＥＣ入力は、位相検波器２１２のＦＢ ＩＮ入力
およびＲＥＦ ＩＮ入力を補償するために位相検波器２
１２／ＶＣＯ２１６で反転される。
【００３７】マルチプレクサ２０４、２１４、２２２、
２２４が切り換えられると、位相検波器２０２がＶＣＯ
２１６を駆動して、今度はＢＵＳ ＣＬＫの出力である
プログラム可能分割器２１８の出力の周波数および位相
をＲＥＦ信号と合致させる信号を出力させる。このと
き、周波数／位相の組合せは、位相検波器２１２によっ
てＶＣＯ２１６が駆動されていた場合と当然同じであ
り、したがって、プログラム可能分割器２１８の出力お
よびＢＵＳ ＣＬＫの出力は変化しない。また同じフィ
ードバック動作で、プログラム可能分割器２２０の出力
の周波数がＲＥＦのＮを掛けＰで割ったものに維持され
る。
２２４が切り換えられると、位相検波器２０２がＶＣＯ
２１６を駆動して、今度はＢＵＳ ＣＬＫの出力である
プログラム可能分割器２１８の出力の周波数および位相
をＲＥＦ信号と合致させる信号を出力させる。このと
き、周波数／位相の組合せは、位相検波器２１２によっ
てＶＣＯ２１６が駆動されていた場合と当然同じであ
り、したがって、プログラム可能分割器２１８の出力お
よびＢＵＳ ＣＬＫの出力は変化しない。また同じフィ
ードバック動作で、プログラム可能分割器２２０の出力
の周波数がＲＥＦのＮを掛けＰで割ったものに維持され
る。
【００３８】同様に、位相検波器２１２がＶＣＯ２０６
を駆動し、プログラム可能分割器２０８の出力の周波数
および位相を、プログラム可能分割器２１８の出力と合
致させる信号を出力させる。このとき、周波数／位相の
組合せは、位相検波器２０２によってＶＣＯ２０６が駆
動されていた場合と当然同じであり、したがって、プロ
グラム可能分割器２０８の出力は変化しない。
を駆動し、プログラム可能分割器２０８の出力の周波数
および位相を、プログラム可能分割器２１８の出力と合
致させる信号を出力させる。このとき、周波数／位相の
組合せは、位相検波器２０２によってＶＣＯ２０６が駆
動されていた場合と当然同じであり、したがって、プロ
グラム可能分割器２０８の出力は変化しない。
【００３９】したがってマルチプレクサを切り換える
と、位相検波器２０２、ＶＣＯ２１６、プログラム可能
分割器２１８およびプログラム可能分割器２２０がアク
ティブＰＬＬを構成し、それぞれの出力がＢＵＳ ＣＬ
Ｋ出力およびＳＹＳ ＣＬＫ出力に結合される。このと
き、位相検波器２１２、ＶＣＯ２０６、プログラム可能
分割器２０８およびプログラム可能分割器２１８はスタ
ンバイＰＬＬを構成する。このとき、プログラム可能分
割器２０８の出力は、対応するアクティブＰＬＬの出力
（プログラム可能分割器２１８の出力）と周波数および
位相が合っているが、これらの出力は、ＢＵＳ ＣＬＫ
出力およびＳＹＳ ＣＬＫ出力から切り離されている。
と、位相検波器２０２、ＶＣＯ２１６、プログラム可能
分割器２１８およびプログラム可能分割器２２０がアク
ティブＰＬＬを構成し、それぞれの出力がＢＵＳ ＣＬ
Ｋ出力およびＳＹＳ ＣＬＫ出力に結合される。このと
き、位相検波器２１２、ＶＣＯ２０６、プログラム可能
分割器２０８およびプログラム可能分割器２１８はスタ
ンバイＰＬＬを構成する。このとき、プログラム可能分
割器２０８の出力は、対応するアクティブＰＬＬの出力
（プログラム可能分割器２１８の出力）と周波数および
位相が合っているが、これらの出力は、ＢＵＳ ＣＬＫ
出力およびＳＹＳ ＣＬＫ出力から切り離されている。
【００４０】プログラム可能分割器２０８の出力がＢＵ
Ｓ ＣＬＫ出力から、プログラム可能分割器２１０の出
力がＳＹＳ ＣＬＫ出力からそれぞれ切り離されると、
プログラム可能分割器２０８をプログラミングし直すこ
とができるようになる。具体的には、ＢＵＳ ＣＬＫ出
力およびＳＹＳ ＣＬＫ出力がそれぞれ、プログラム可
能分割器２１８および２２０によって駆動されるように
なり、ＢＵＳ ＣＬＫ出力信号およびＳＹＳ ＣＬＫ出
力信号を中断することなく、プログラム可能分割器２１
８の整数Ｍが変更される。
Ｓ ＣＬＫ出力から、プログラム可能分割器２１０の出
力がＳＹＳ ＣＬＫ出力からそれぞれ切り離されると、
プログラム可能分割器２０８をプログラミングし直すこ
とができるようになる。具体的には、ＢＵＳ ＣＬＫ出
力およびＳＹＳ ＣＬＫ出力がそれぞれ、プログラム可
能分割器２１８および２２０によって駆動されるように
なり、ＢＵＳ ＣＬＫ出力信号およびＳＹＳ ＣＬＫ出
力信号を中断することなく、プログラム可能分割器２１
８の整数Ｍが変更される。
【００４１】プログラム可能分割器２０８をプログラミ
ングし直した後、マルチプレクサ２０４、２１４、２２
２、２２４を再びそれぞれ「０」入力を渡すように切り
換えることができ、これによって、再び位相ロックを維
持し、ＢＵＳ ＣＬＫ信号の周波数および位相を維持し
ながら、ＳＹＳ ＣＬＫ周波数を新しい周波数（ＲＥＦ
に新しいＭを掛けＰで割ったものに等しい）に変化させ
る。こうして、マルチプレクサを再び「０」に切り換え
ると、位相検波器２０２、ＶＣＯ２０６、プログラム可
能分割器２０８およびプログラム可能分割器２１８はま
たアクティブＰＬＬを構成するようになる。このとき、
プログラム可能分割器２０８はＢＵＳＣＬＫに接続さ
れ、プログラム可能分割器２１０はＳＹＳ ＣＬＫに接
続される。同様に、位相検波器２１２、ＶＣＯ２１６、
プログラム可能分割器２１８およびプログラム可能分割
器２２０は再びスタンバイＰＬＬを構成する。
ングし直した後、マルチプレクサ２０４、２１４、２２
２、２２４を再びそれぞれ「０」入力を渡すように切り
換えることができ、これによって、再び位相ロックを維
持し、ＢＵＳ ＣＬＫ信号の周波数および位相を維持し
ながら、ＳＹＳ ＣＬＫ周波数を新しい周波数（ＲＥＦ
に新しいＭを掛けＰで割ったものに等しい）に変化させ
る。こうして、マルチプレクサを再び「０」に切り換え
ると、位相検波器２０２、ＶＣＯ２０６、プログラム可
能分割器２０８およびプログラム可能分割器２１８はま
たアクティブＰＬＬを構成するようになる。このとき、
プログラム可能分割器２０８はＢＵＳＣＬＫに接続さ
れ、プログラム可能分割器２１０はＳＹＳ ＣＬＫに接
続される。同様に、位相検波器２１２、ＶＣＯ２１６、
プログラム可能分割器２１８およびプログラム可能分割
器２２０は再びスタンバイＰＬＬを構成する。
【００４２】次いで、プログラム可能分割器２１８をプ
ログラミングし直す（すなわち、整数Ｎを変更する）こ
とができるようになり、再び切換えが実施される。この
ように、マルチプレクサを切り換え、スタンバイ状態の
プログラム可能分割器をプログラミングし直し、再びマ
ルチプレクサを切り換えることによって、ＳＹＳ ＣＬ
Ｋの周波数をある周波数から別の周波数に変更すること
ができる。これは全て、ＳＹＳ ＣＬＫ信号の位相を中
断することなく、周波数および位相の合ったＢＵＳ Ｃ
ＬＫ信号を供給し続けながら実施される。したがってこ
のシステムは、システム・プロセッサを中断することな
く、コンピュータ・システムなどのシステムの動作周波
数を、ある動作周波数から別の動作周波数に切り換える
ことを可能にする。さらにこのシステムは、周波数が切
換え可能なクロック信号と位相が合った固定周波数の第
２のクロック信号を提供する。
ログラミングし直す（すなわち、整数Ｎを変更する）こ
とができるようになり、再び切換えが実施される。この
ように、マルチプレクサを切り換え、スタンバイ状態の
プログラム可能分割器をプログラミングし直し、再びマ
ルチプレクサを切り換えることによって、ＳＹＳ ＣＬ
Ｋの周波数をある周波数から別の周波数に変更すること
ができる。これは全て、ＳＹＳ ＣＬＫ信号の位相を中
断することなく、周波数および位相の合ったＢＵＳ Ｃ
ＬＫ信号を供給し続けながら実施される。したがってこ
のシステムは、システム・プロセッサを中断することな
く、コンピュータ・システムなどのシステムの動作周波
数を、ある動作周波数から別の動作周波数に切り換える
ことを可能にする。さらにこのシステムは、周波数が切
換え可能なクロック信号と位相が合った固定周波数の第
２のクロック信号を提供する。
【００４３】次に図３に、位相検波器３００の概略図を
示す。位相検波器３００は、好ましい実施形態の位相検
波器２０２および位相検波器２１２として使用するのに
好ましい位相検波器である。位相検波器３００は、位相
／周波数検波器、つまり位相差および周波数差の両方を
検出し、検出された差に応じた信号を出力する検波器で
ある。これらの信号は、ＶＣＯを駆動して、位相差およ
び周波数差を消去するために使用される。
示す。位相検波器３００は、好ましい実施形態の位相検
波器２０２および位相検波器２１２として使用するのに
好ましい位相検波器である。位相検波器３００は、位相
／周波数検波器、つまり位相差および周波数差の両方を
検出し、検出された差に応じた信号を出力する検波器で
ある。これらの信号は、ＶＣＯを駆動して、位相差およ
び周波数差を消去するために使用される。
【００４４】このようにして、信号の位相ロックを中断
することなく、ある周波数から別の周波数に周波数を動
的に切り換えることのできるＰＬＬシステムが提供され
る。このＰＬＬシステムは、位相ロックを維持しながら
周波数を切り換える必要のあるところならどこでも使用
することができる。具体的には、ＰＬＬシステムを使用
して、マイクロプロセッサのシステム・クロックおよび
バス・クロックを提供することができる。このＰＬＬシ
ステムを使用して、例えば、環境条件の変化に応じてシ
ステム・クロックの周波数を上げ下げすることができ
る。
することなく、ある周波数から別の周波数に周波数を動
的に切り換えることのできるＰＬＬシステムが提供され
る。このＰＬＬシステムは、位相ロックを維持しながら
周波数を切り換える必要のあるところならどこでも使用
することができる。具体的には、ＰＬＬシステムを使用
して、マイクロプロセッサのシステム・クロックおよび
バス・クロックを提供することができる。このＰＬＬシ
ステムを使用して、例えば、環境条件の変化に応じてシ
ステム・クロックの周波数を上げ下げすることができ
る。
【００４５】図面には種々の導線を１本線で示したが、
限定的な意味でそうしたものではなく、当該技術で理解
されるような複数の導線を含んでもよいことも理解され
よう。
限定的な意味でそうしたものではなく、当該技術で理解
されるような複数の導線を含んでもよいことも理解され
よう。
【００４６】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４７】（１）ある周波数を有するシステム出力信
号を提供し、前記システム出力信号の位相ロックを中断
することなく前記周波数を切り換えることのできる位相
ロック・ループ・システムにおいて、基準信号を受け取
り、第１の周波数を有する第１の位相ロック・ループ出
力信号を出力する第１の位相ロック・ループと、前記第
１の位相ロック・ループ出力信号を受け取り、第２の周
波数を有する第２の位相ロック・ループ信号を出力する
第２の位相ロック・ループと、前記第１の位相ロック・
ループ出力信号および前記第２の位相ロック・ループ出
力信号から前記システム出力信号を選択するスイッチン
グ機構とを備え、前記システム出力信号の位相ロックの
前記中断なしに、前記システム出力信号の周波数が、前
記第１の周波数から第２の周波数に切り換えられること
を特徴とする位相ロック・ループ・システム。 （２）前記第１の位相ロック・ループが、第１の発振器
と、前記基準信号と第２のシステム出力の位相を比較す
る第１の位相検波器とを含み、前記第１の位相検波器
が、第１の検出位相差に比例した第１の位相差信号を出
力し、前記第２の位相ロック・ループが、第２の発振器
と、前記第１の発振器の出力の位相を前記第２の発振器
の出力の位相と比較する第２の位相検波器とを含み、前
記第２の位相検波器が、第２の検出位相差に比例した第
２の位相差信号を出力することを特徴とする、上記
（１）に記載の位相ロック・ループ・システム。 （３）前記スイッチング機構が、前記第１の位相差信号
および前記第２の位相差信号を受け取り第１の選択位相
差信号を前記第１の発振器に渡す第１の選択機構と、前
記第１の位相差信号および前記第２の位相差信号を受け
取り第２の選択位相差信号を前記第２の発振器に渡す第
２の選択機構とを含むことを特徴とする、上記（２）に
記載の位相ロック・ループ・システム。 （４）前記第１の信号を受け取り、分割された第１の信
号を出力する第１の周波数分割器と、前記第２の信号を
受け取り、分割された第２の信号を出力する第２の周波
数分割器とをさらに備え、前記分割された第１の信号が
前記第１の位相ロック・ループ出力信号を含み、前記分
割された第２の信号が前記第２の位相ロック・ループ出
力信号を含み、前記スイッチング機構が、前記分割され
た第１の信号および前記分割された第２の信号を受け取
り、選択された分割された信号を出力する第３の選択機
構を含み、前記選択された分割された信号が前記システ
ム出力に結合されることを特徴とする、上記（３）に記
載の位相ロック・ループ・システム。 （５）前記第１の信号を受け取り、第２の分割された第
１の信号を出力する第３の周波数分割器と、前記第２の
信号を受け取り、第２の分割された第２の信号を出力す
る第４の周波数分割器と、前記第２の分割された第１の
信号および前記第２の分割された第２の信号を受け取
り、第２の選択された分割された信号を出力する第４の
選択機構とをさらに含み、前記第２の選択された分割さ
れた信号が、第２のシステム出力に結合され、さらに前
記第１の位相検波器にフィードバックされることを特徴
とする、上記（４）に記載の位相ロック・ループ・シス
テム。 （６）前記第１、第２、第３および第４の選択機構がマ
ルチプレクサを含むことを特徴とする、上記（５）に記
載の位相ロック・ループ・システム。 （７）前記第１および第２の周波数分割器が、プログラ
ム可能な整数Ｐでそれぞれの入力信号を分割するプログ
ラム可能分割器を含み、前記第３の周波数分割器が、プ
ログラム可能な整数Ｍで入力信号を分割するプログラム
可能分割器を含み、前記第４の周波数分割器が、プログ
ラム可能な整数Ｎで入力信号を分割するプログラム可能
分割器を含むことを特徴とする、上記（５）に記載の位
相ロック・ループ・システム。 （８）増分入力および減分入力を有し、前記第１の発振
器に結合した出力を有する第１のチャージ・ポンプと、 増分入力および減分入力を有し、前記第２の発振器に結
合した出力を有する第２のチャージ・ポンプとをさらに
備え、前記第１の位相検波器が、増分出力信号および減
分出力信号を含み、前記第２の位相検波器が増分出力信
号および減分出力信号を含み、前記第１の位相検波器の
増分信号が、前記第１の選択機構を介して前記第１のチ
ャージ・ポンプの増分入力に結合され、かつ前記第２の
選択機構を介して前記第２のチャージ・ポンプの増分入
力に結合され、前記第１の位相検波器の減分信号が、前
記第１の選択機構を介して前記第１のチャージ・ポンプ
の減分入力に結合され、かつ前記第２の選択機構を介し
て前記第２のチャージ・ポンプの減分入力に結合され、
前記第２の位相検波器の増分信号が、前記第２の選択機
構を介して前記第２のチャージ・ポンプの増分入力に結
合され、かつ前記第１の選択機構を介して前記第１のチ
ャージ・ポンプの減分入力に結合され、前記第２の位相
検波器の減分信号が、前記第２の選択機構を介して前記
第２のチャージ・ポンプの減分入力に結合され、かつ前
記第１の選択機構を介して前記第１のチャージ・ポンプ
の増分入力に結合されることを特徴とする、上記（３）
に記載の位相ロック・ループ・システム。 （９）位相ロック・クロック信号を、クロック信号の位
相ロックを中断することなく第１の周波数から第２の周
波数に切り換える方法において、 ａ）システム出力信号を出力する位相ロック・ループ・
システムを提供する段階であって、前記位相ロック・ル
ープ・システムが、第１の入力と第２の入力の位相を比
較し、検出した位相差に比例する第１の位相差信号を出
力する第１の位相検波器と、第１の信号を出力する第１
の発振器と、第１の入力と第２の入力の位相を比較し、
検出した位相差に比例した第２の位相差信号を出力する
第２の位相検波器と、第２の信号を出力する第２の発振
器と、前記第１の位相差信号および前記第２の位相差信
号を受け取り、第１の選択された位相差信号を前記第１
の発振器に渡す第１の選択機構と、前記第１の位相差信
号および前記第２の位相差信号を受け取り、第２の選択
された位相差信号を前記第２の発振器に渡す第２の選択
機構と、前記第１の信号を受け取り、分割された第１の
信号を出力する第１の周波数分割器と、前記第２の信号
を受け取り、分割された第２の信号を出力する第２の周
波数分割器と、前記分割された第１の信号および前記分
割された第２の信号を受け取り、前記システム出力に結
合された選択され分割された信号を出力する第３の選択
機構を含む段階と、 ｂ）前記第１の選択機構が前記第２の選択された位相差
信号を前記第１の発振器に渡すように、前記第１の選択
機構を切り換える段階と、 ｃ）前記第２の選択機構が前記第１の選択された位相差
信号を前記第２の発振器に渡すように、前記第２の選択
機構を切り換える段階と、 ｄ）前記第３の選択機構を切り換える段階とを含む方
法。 （１０）前記第１の選択機構を切り換える段階と、前記
第２の選択機構を切り換える段階と、前記第３の選択機
構を切り換える段階が、前記第１の分割された信号と前
記第２の分割された信号が位相が合っているときに実質
的に同時に実行されることを特徴とする、上記（９）に
記載の方法。 （１１）前記位相ロック・ループ・システムが、前記第
１の信号を受け取り、第２の分割された第１の信号を出
力する第３の周波数分割器と、前記第２の信号を受け取
り、第２の分割された第２の信号を出力する第４の周波
数分割器と、前記第２の分割された第１の信号および前
記第２の分割された第２の信号を受け取り、第２の選択
され分割された信号を出力する第４の選択機構であっ
て、前記第２の選択され分割された信号が、第２のシス
テム出力に結合され、さらに前記第１の位相検波器にフ
ィードバックされる第４の選択機構とをさらに備え、前
記第４の選択機構を切り換える段階をさらに含むことを
特徴とする、上記（９）に記載の方法。 （１２）ある周波数を有するシステム出力信号を提供
し、前記システム出力信号の位相ロックを中断すること
なく前記周波数を切り換えることのできる位相ロック・
ループ・システムにおいて、 ａ）第１の入力と第２の入力の位相を比較し、検出した
位相差に比例する第１の位相差信号を出力する第１の位
相検波器と、 ｂ）第１の信号を出力する第１の発振器と、 ｃ）第１の入力と第２の入力の位相を比較し、検出した
位相差に比例する第２の位相差信号を出力する第２の位
相検波器と、 ｄ）第２の信号を出力する第２の発振器と、 ｅ）前記第１の位相差信号および前記第２の位相差信号
を受け取り、第１の選択された位相差信号を前記第１の
発振器に渡す第１の選択機構と、 ｆ）前記第１の位相差信号および前記第２の位相差信号
を受け取り、第２の選択された位相差信号を前記第２の
発振器に渡す第２の選択機構と、 ｇ）前記第１の信号を受け取り、第１の分割された第１
の信号を出力する第１の周波数分割器と、 ｈ）前記第２の信号を受け取り、第１の分割された第２
の信号を出力する第２の周波数分割器と、 ｉ）前記第１の分割された第１の信号および前記第１の
分割された第２の信号を受け取り、選択され分割された
信号を出力する第３の選択機構であって、前記選択され
分割された信号が前記システム出力に結合され、前記第
１の位相検波器にフィードバックされる第３の選択機構
と、 ｊ）前記第１の信号を受け取り、第２の分割された第１
の信号を出力する第３の周波数分割器と、 ｋ）前記第２の信号を受け取り、第２の分割された第２
の信号を出力する第４の周波数分割器と、 ｌ）前記第２の分割された第１の信号および前記第２の
分割された第２の信号を受け取り、第２の選択され分割
された信号を出力する第４の選択機構とを備えることを
特徴とする位相ロック・ループ・システム。 （１３）増分入力および減分入力を有し、前記第１の発
振器に結合した出力を有する第１のチャージ・ポンプ
と、増分入力および減分入力を有し、前記第２の発振器
に結合した出力を有する第２のチャージ・ポンプとをさ
らに含み、前記第１の位相検波器が、増分出力信号およ
び減分出力信号を含み、前記第２の位相検波器が増分出
力信号および減分出力信号を含み、前記第１の位相検波
器の増分信号が、前記第１の選択機構を介して前記第１
のチャージ・ポンプの増分入力に結合され、かつ前記第
２の選択機構を介して前記第２のチャージ・ポンプの増
分入力に結合され、前記第１の位相検波器の減分信号
が、前記第１の選択機構を介して前記第１のチャージ・
ポンプの減分入力に結合され、かつ前記第２の選択機構
を介して前記第２のチャージ・ポンプの減分入力に結合
され、前記第２の位相検波器の増分信号が、前記第２の
選択機構を介して前記第２のチャージ・ポンプの増分入
力に結合され、かつ前記第１の選択機構を介して前記第
１のチャージ・ポンプの減分入力に結合され、前記第２
の位相検波器の減分信号が、前記第２の選択機構を介し
て前記第２のチャージ・ポンプの減分入力に結合され、
かつ前記第１の選択機構を介して前記第１のチャージ・
ポンプの増分入力に結合されることを特徴とする、上記
（１２）に記載のシステム。 （１４）ａ）第１の可変速度クロック発振器が第１のク
ロック速度で第１のクロック信号をプロセッサに供給す
るのに応答して、第１のクロック速度で動作するプロセ
ッサと、 ｂ）あらかじめ選択された第２のクロック速度で第２の
クロック信号を発振する第２の可変速度クロック発振器
と、 ｃ）プロセッサが、第２のクロック速度で中断すること
なく動作を続行するように、第１のクロック信号のエッ
ジと第２のクロック信号のエッジが合致する瞬間に、第
１のクロック速度の第１のクロック信号から第２のクロ
ック速度の第２のクロック信号にプロセッサを切り換え
る手段とを備えることを特徴とする処理システム。 （１５）第１の可変速度クロック発振器が、第１の位相
ロック・ループを含み、第２の可変速度クロック発振器
が第２の位相ロック・ループを含むことを特徴とする、
上記（１４）に記載の処理システム。 （１６）切換え手段が、第１のクロック信号および第２
のクロック信号を受け取る第１の選択機構を含むことを
特徴とする、上記（１４）に記載の処理システム。 （１７）第１の可変速度クロック発振器が、第１の発振
器と、第１の位相差信号を出力する第１の位相検波器と
を含み、第２の可変速度クロック発振器が、第２の発振
器と、第２の位相差信号を出力する第２の位相検波器と
を含み、切換え手段がさらに、前記第１の位相差信号お
よび前記第２の位相差信号を受け取り、第１の選択され
た位相差信号を前記第１の発振器に渡す第２の選択機構
と、前記第１の位相差信号および前記第２の位相差信号
を受け取り、第２の選択された位相差信号を前記第２の
発振器に渡す第３の選択機構とを備えることを特徴とす
る、上記（１６）に記載の処理システム。 （１８）前記第１、第２、および第３の選択機構がマル
チプレクサを含むことを特徴とする、上記（１７）に記
載の処理システム。
号を提供し、前記システム出力信号の位相ロックを中断
することなく前記周波数を切り換えることのできる位相
ロック・ループ・システムにおいて、基準信号を受け取
り、第１の周波数を有する第１の位相ロック・ループ出
力信号を出力する第１の位相ロック・ループと、前記第
１の位相ロック・ループ出力信号を受け取り、第２の周
波数を有する第２の位相ロック・ループ信号を出力する
第２の位相ロック・ループと、前記第１の位相ロック・
ループ出力信号および前記第２の位相ロック・ループ出
力信号から前記システム出力信号を選択するスイッチン
グ機構とを備え、前記システム出力信号の位相ロックの
前記中断なしに、前記システム出力信号の周波数が、前
記第１の周波数から第２の周波数に切り換えられること
を特徴とする位相ロック・ループ・システム。 （２）前記第１の位相ロック・ループが、第１の発振器
と、前記基準信号と第２のシステム出力の位相を比較す
る第１の位相検波器とを含み、前記第１の位相検波器
が、第１の検出位相差に比例した第１の位相差信号を出
力し、前記第２の位相ロック・ループが、第２の発振器
と、前記第１の発振器の出力の位相を前記第２の発振器
の出力の位相と比較する第２の位相検波器とを含み、前
記第２の位相検波器が、第２の検出位相差に比例した第
２の位相差信号を出力することを特徴とする、上記
（１）に記載の位相ロック・ループ・システム。 （３）前記スイッチング機構が、前記第１の位相差信号
および前記第２の位相差信号を受け取り第１の選択位相
差信号を前記第１の発振器に渡す第１の選択機構と、前
記第１の位相差信号および前記第２の位相差信号を受け
取り第２の選択位相差信号を前記第２の発振器に渡す第
２の選択機構とを含むことを特徴とする、上記（２）に
記載の位相ロック・ループ・システム。 （４）前記第１の信号を受け取り、分割された第１の信
号を出力する第１の周波数分割器と、前記第２の信号を
受け取り、分割された第２の信号を出力する第２の周波
数分割器とをさらに備え、前記分割された第１の信号が
前記第１の位相ロック・ループ出力信号を含み、前記分
割された第２の信号が前記第２の位相ロック・ループ出
力信号を含み、前記スイッチング機構が、前記分割され
た第１の信号および前記分割された第２の信号を受け取
り、選択された分割された信号を出力する第３の選択機
構を含み、前記選択された分割された信号が前記システ
ム出力に結合されることを特徴とする、上記（３）に記
載の位相ロック・ループ・システム。 （５）前記第１の信号を受け取り、第２の分割された第
１の信号を出力する第３の周波数分割器と、前記第２の
信号を受け取り、第２の分割された第２の信号を出力す
る第４の周波数分割器と、前記第２の分割された第１の
信号および前記第２の分割された第２の信号を受け取
り、第２の選択された分割された信号を出力する第４の
選択機構とをさらに含み、前記第２の選択された分割さ
れた信号が、第２のシステム出力に結合され、さらに前
記第１の位相検波器にフィードバックされることを特徴
とする、上記（４）に記載の位相ロック・ループ・シス
テム。 （６）前記第１、第２、第３および第４の選択機構がマ
ルチプレクサを含むことを特徴とする、上記（５）に記
載の位相ロック・ループ・システム。 （７）前記第１および第２の周波数分割器が、プログラ
ム可能な整数Ｐでそれぞれの入力信号を分割するプログ
ラム可能分割器を含み、前記第３の周波数分割器が、プ
ログラム可能な整数Ｍで入力信号を分割するプログラム
可能分割器を含み、前記第４の周波数分割器が、プログ
ラム可能な整数Ｎで入力信号を分割するプログラム可能
分割器を含むことを特徴とする、上記（５）に記載の位
相ロック・ループ・システム。 （８）増分入力および減分入力を有し、前記第１の発振
器に結合した出力を有する第１のチャージ・ポンプと、 増分入力および減分入力を有し、前記第２の発振器に結
合した出力を有する第２のチャージ・ポンプとをさらに
備え、前記第１の位相検波器が、増分出力信号および減
分出力信号を含み、前記第２の位相検波器が増分出力信
号および減分出力信号を含み、前記第１の位相検波器の
増分信号が、前記第１の選択機構を介して前記第１のチ
ャージ・ポンプの増分入力に結合され、かつ前記第２の
選択機構を介して前記第２のチャージ・ポンプの増分入
力に結合され、前記第１の位相検波器の減分信号が、前
記第１の選択機構を介して前記第１のチャージ・ポンプ
の減分入力に結合され、かつ前記第２の選択機構を介し
て前記第２のチャージ・ポンプの減分入力に結合され、
前記第２の位相検波器の増分信号が、前記第２の選択機
構を介して前記第２のチャージ・ポンプの増分入力に結
合され、かつ前記第１の選択機構を介して前記第１のチ
ャージ・ポンプの減分入力に結合され、前記第２の位相
検波器の減分信号が、前記第２の選択機構を介して前記
第２のチャージ・ポンプの減分入力に結合され、かつ前
記第１の選択機構を介して前記第１のチャージ・ポンプ
の増分入力に結合されることを特徴とする、上記（３）
に記載の位相ロック・ループ・システム。 （９）位相ロック・クロック信号を、クロック信号の位
相ロックを中断することなく第１の周波数から第２の周
波数に切り換える方法において、 ａ）システム出力信号を出力する位相ロック・ループ・
システムを提供する段階であって、前記位相ロック・ル
ープ・システムが、第１の入力と第２の入力の位相を比
較し、検出した位相差に比例する第１の位相差信号を出
力する第１の位相検波器と、第１の信号を出力する第１
の発振器と、第１の入力と第２の入力の位相を比較し、
検出した位相差に比例した第２の位相差信号を出力する
第２の位相検波器と、第２の信号を出力する第２の発振
器と、前記第１の位相差信号および前記第２の位相差信
号を受け取り、第１の選択された位相差信号を前記第１
の発振器に渡す第１の選択機構と、前記第１の位相差信
号および前記第２の位相差信号を受け取り、第２の選択
された位相差信号を前記第２の発振器に渡す第２の選択
機構と、前記第１の信号を受け取り、分割された第１の
信号を出力する第１の周波数分割器と、前記第２の信号
を受け取り、分割された第２の信号を出力する第２の周
波数分割器と、前記分割された第１の信号および前記分
割された第２の信号を受け取り、前記システム出力に結
合された選択され分割された信号を出力する第３の選択
機構を含む段階と、 ｂ）前記第１の選択機構が前記第２の選択された位相差
信号を前記第１の発振器に渡すように、前記第１の選択
機構を切り換える段階と、 ｃ）前記第２の選択機構が前記第１の選択された位相差
信号を前記第２の発振器に渡すように、前記第２の選択
機構を切り換える段階と、 ｄ）前記第３の選択機構を切り換える段階とを含む方
法。 （１０）前記第１の選択機構を切り換える段階と、前記
第２の選択機構を切り換える段階と、前記第３の選択機
構を切り換える段階が、前記第１の分割された信号と前
記第２の分割された信号が位相が合っているときに実質
的に同時に実行されることを特徴とする、上記（９）に
記載の方法。 （１１）前記位相ロック・ループ・システムが、前記第
１の信号を受け取り、第２の分割された第１の信号を出
力する第３の周波数分割器と、前記第２の信号を受け取
り、第２の分割された第２の信号を出力する第４の周波
数分割器と、前記第２の分割された第１の信号および前
記第２の分割された第２の信号を受け取り、第２の選択
され分割された信号を出力する第４の選択機構であっ
て、前記第２の選択され分割された信号が、第２のシス
テム出力に結合され、さらに前記第１の位相検波器にフ
ィードバックされる第４の選択機構とをさらに備え、前
記第４の選択機構を切り換える段階をさらに含むことを
特徴とする、上記（９）に記載の方法。 （１２）ある周波数を有するシステム出力信号を提供
し、前記システム出力信号の位相ロックを中断すること
なく前記周波数を切り換えることのできる位相ロック・
ループ・システムにおいて、 ａ）第１の入力と第２の入力の位相を比較し、検出した
位相差に比例する第１の位相差信号を出力する第１の位
相検波器と、 ｂ）第１の信号を出力する第１の発振器と、 ｃ）第１の入力と第２の入力の位相を比較し、検出した
位相差に比例する第２の位相差信号を出力する第２の位
相検波器と、 ｄ）第２の信号を出力する第２の発振器と、 ｅ）前記第１の位相差信号および前記第２の位相差信号
を受け取り、第１の選択された位相差信号を前記第１の
発振器に渡す第１の選択機構と、 ｆ）前記第１の位相差信号および前記第２の位相差信号
を受け取り、第２の選択された位相差信号を前記第２の
発振器に渡す第２の選択機構と、 ｇ）前記第１の信号を受け取り、第１の分割された第１
の信号を出力する第１の周波数分割器と、 ｈ）前記第２の信号を受け取り、第１の分割された第２
の信号を出力する第２の周波数分割器と、 ｉ）前記第１の分割された第１の信号および前記第１の
分割された第２の信号を受け取り、選択され分割された
信号を出力する第３の選択機構であって、前記選択され
分割された信号が前記システム出力に結合され、前記第
１の位相検波器にフィードバックされる第３の選択機構
と、 ｊ）前記第１の信号を受け取り、第２の分割された第１
の信号を出力する第３の周波数分割器と、 ｋ）前記第２の信号を受け取り、第２の分割された第２
の信号を出力する第４の周波数分割器と、 ｌ）前記第２の分割された第１の信号および前記第２の
分割された第２の信号を受け取り、第２の選択され分割
された信号を出力する第４の選択機構とを備えることを
特徴とする位相ロック・ループ・システム。 （１３）増分入力および減分入力を有し、前記第１の発
振器に結合した出力を有する第１のチャージ・ポンプ
と、増分入力および減分入力を有し、前記第２の発振器
に結合した出力を有する第２のチャージ・ポンプとをさ
らに含み、前記第１の位相検波器が、増分出力信号およ
び減分出力信号を含み、前記第２の位相検波器が増分出
力信号および減分出力信号を含み、前記第１の位相検波
器の増分信号が、前記第１の選択機構を介して前記第１
のチャージ・ポンプの増分入力に結合され、かつ前記第
２の選択機構を介して前記第２のチャージ・ポンプの増
分入力に結合され、前記第１の位相検波器の減分信号
が、前記第１の選択機構を介して前記第１のチャージ・
ポンプの減分入力に結合され、かつ前記第２の選択機構
を介して前記第２のチャージ・ポンプの減分入力に結合
され、前記第２の位相検波器の増分信号が、前記第２の
選択機構を介して前記第２のチャージ・ポンプの増分入
力に結合され、かつ前記第１の選択機構を介して前記第
１のチャージ・ポンプの減分入力に結合され、前記第２
の位相検波器の減分信号が、前記第２の選択機構を介し
て前記第２のチャージ・ポンプの減分入力に結合され、
かつ前記第１の選択機構を介して前記第１のチャージ・
ポンプの増分入力に結合されることを特徴とする、上記
（１２）に記載のシステム。 （１４）ａ）第１の可変速度クロック発振器が第１のク
ロック速度で第１のクロック信号をプロセッサに供給す
るのに応答して、第１のクロック速度で動作するプロセ
ッサと、 ｂ）あらかじめ選択された第２のクロック速度で第２の
クロック信号を発振する第２の可変速度クロック発振器
と、 ｃ）プロセッサが、第２のクロック速度で中断すること
なく動作を続行するように、第１のクロック信号のエッ
ジと第２のクロック信号のエッジが合致する瞬間に、第
１のクロック速度の第１のクロック信号から第２のクロ
ック速度の第２のクロック信号にプロセッサを切り換え
る手段とを備えることを特徴とする処理システム。 （１５）第１の可変速度クロック発振器が、第１の位相
ロック・ループを含み、第２の可変速度クロック発振器
が第２の位相ロック・ループを含むことを特徴とする、
上記（１４）に記載の処理システム。 （１６）切換え手段が、第１のクロック信号および第２
のクロック信号を受け取る第１の選択機構を含むことを
特徴とする、上記（１４）に記載の処理システム。 （１７）第１の可変速度クロック発振器が、第１の発振
器と、第１の位相差信号を出力する第１の位相検波器と
を含み、第２の可変速度クロック発振器が、第２の発振
器と、第２の位相差信号を出力する第２の位相検波器と
を含み、切換え手段がさらに、前記第１の位相差信号お
よび前記第２の位相差信号を受け取り、第１の選択され
た位相差信号を前記第１の発振器に渡す第２の選択機構
と、前記第１の位相差信号および前記第２の位相差信号
を受け取り、第２の選択された位相差信号を前記第２の
発振器に渡す第３の選択機構とを備えることを特徴とす
る、上記（１６）に記載の処理システム。 （１８）前記第１、第２、および第３の選択機構がマル
チプレクサを含むことを特徴とする、上記（１７）に記
載の処理システム。
【図１】従来技術の位相ロック・ループ・デバイスの概
略図である。
略図である。
【図２】好ましい実施形態に基づく可変速度位相ロック
・ループ・デバイスの概略図である。
・ループ・デバイスの概略図である。
【図３】好ましい実施形態に基づく図２の位相検波器の
概略図である。
概略図である。
１００ 位相ロック・ループ（ＰＬＬ） １０２ 位相検波器 １０４ チャージ・ポンプ １０６ フィルタ １１０ 電圧制御発振器（ＶＣＯ） １１４ フィードバック分割器 ２００ 可変速度ＰＬＬシステム ２０２ 第１の位相検波器 ２０４ マルチプレクサ ２０６ 第１のチャージ・ポンプ／フィルタ／電圧制御
発振器 ２０８ プログラム可能周波数分割器 ２１０ プログラム可能周波数分割器 ２１２ 第２の位相検波器 ２１４ マルチプレクサ ２１６ 第２のチャージ・ポンプ／フィルタ／電圧制御
発振器 ２１８ プログラム可能周波数分割器 ２２０ プログラム可能周波数分割器 ２２２ マルチプレクサ ２２４ マルチプレクサ
発振器 ２０８ プログラム可能周波数分割器 ２１０ プログラム可能周波数分割器 ２１２ 第２の位相検波器 ２１４ マルチプレクサ ２１６ 第２のチャージ・ポンプ／フィルタ／電圧制御
発振器 ２１８ プログラム可能周波数分割器 ２２０ プログラム可能周波数分割器 ２２２ マルチプレクサ ２２４ マルチプレクサ
フロントページの続き (72)発明者 ジョン・エドウィン・ガースバッハ アメリカ合衆国05401 バーモント州バー リントンサウス・ウィラード・ストリート 500 (72)発明者 チャールズ・ジョーゼフ・マセナス アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション コーデュロイ・ ロード 25
Claims (18)
- 【請求項１】ある周波数を有するシステム出力信号を提
供し、前記システム出力信号の位相ロックを中断するこ
となく前記周波数を切り換えることのできる位相ロック
・ループ・システムにおいて、 基準信号を受け取り、第１の周波数を有する第１の位相
ロック・ループ出力信号を出力する第１の位相ロック・
ループと、 前記第１の位相ロック・ループ出力信号を受け取り、第
２の周波数を有する第２の位相ロック・ループ信号を出
力する第２の位相ロック・ループと、 前記第１の位相ロック・ループ出力信号および前記第２
の位相ロック・ループ出力信号から前記システム出力信
号を選択するスイッチング機構とを備え、 前記システム出力信号の位相ロックの前記中断なしに、
前記システム出力信号の周波数が、前記第１の周波数か
ら第２の周波数に切り換えられることを特徴とする位相
ロック・ループ・システム。 - 【請求項２】前記第１の位相ロック・ループが、第１の
発振器と、前記基準信号と第２のシステム出力の位相を
比較する第１の位相検波器とを含み、前記第１の位相検
波器が、第１の検出位相差に比例した第１の位相差信号
を出力し、 前記第２の位相ロック・ループが、第２の発振器と、前
記第１の発振器の出力の位相を前記第２の発振器の出力
の位相と比較する第２の位相検波器とを含み、前記第２
の位相検波器が、第２の検出位相差に比例した第２の位
相差信号を出力することを特徴とする、請求項１に記載
の位相ロック・ループ・システム。 - 【請求項３】前記スイッチング機構が、前記第１の位相
差信号および前記第２の位相差信号を受け取り第１の選
択位相差信号を前記第１の発振器に渡す第１の選択機構
と、前記第１の位相差信号および前記第２の位相差信号
を受け取り第２の選択位相差信号を前記第２の発振器に
渡す第２の選択機構とを含むことを特徴とする、請求項
２に記載の位相ロック・ループ・システム。 - 【請求項４】前記第１の信号を受け取り、分割された第
１の信号を出力する第１の周波数分割器と、 前記第２の信号を受け取り、分割された第２の信号を出
力する第２の周波数分割器とをさらに備え、 前記分割された第１の信号が前記第１の位相ロック・ル
ープ出力信号を含み、前記分割された第２の信号が前記
第２の位相ロック・ループ出力信号を含み、 前記スイッチング機構が、前記分割された第１の信号お
よび前記分割された第２の信号を受け取り、選択された
分割された信号を出力する第３の選択機構を含み、前記
選択された分割された信号が前記システム出力に結合さ
れることを特徴とする、請求項３に記載の位相ロック・
ループ・システム。 - 【請求項５】前記第１の信号を受け取り、第２の分割さ
れた第１の信号を出力する第３の周波数分割器と、 前記第２の信号を受け取り、第２の分割された第２の信
号を出力する第４の周波数分割器と、 前記第２の分割された第１の信号および前記第２の分割
された第２の信号を受け取り、第２の選択された分割さ
れた信号を出力する第４の選択機構とをさらに含み、 前記第２の選択された分割された信号が、第２のシステ
ム出力に結合され、さらに前記第１の位相検波器にフィ
ードバックされることを特徴とする、請求項４に記載の
位相ロック・ループ・システム。 - 【請求項６】前記第１、第２、第３および第４の選択機
構がマルチプレクサを含むことを特徴とする、請求項５
に記載の位相ロック・ループ・システム。 - 【請求項７】前記第１および第２の周波数分割器が、プ
ログラム可能な整数Ｐでそれぞれの入力信号を分割する
プログラム可能分割器を含み、前記第３の周波数分割器
が、プログラム可能な整数Ｍで入力信号を分割するプロ
グラム可能分割器を含み、前記第４の周波数分割器が、
プログラム可能な整数Ｎで入力信号を分割するプログラ
ム可能分割器を含むことを特徴とする、請求項５に記載
の位相ロック・ループ・システム。 - 【請求項８】増分入力および減分入力を有し、前記第１
の発振器に結合した出力を有する第１のチャージ・ポン
プと、 増分入力および減分入力を有し、前記第２の発振器に結
合した出力を有する第２のチャージ・ポンプとをさらに
備え、 前記第１の位相検波器が、増分出力信号および減分出力
信号を含み、 前記第２の位相検波器が増分出力信号および減分出力信
号を含み、 前記第１の位相検波器の増分信号が、前記第１の選択機
構を介して前記第１のチャージ・ポンプの増分入力に結
合され、かつ前記第２の選択機構を介して前記第２のチ
ャージ・ポンプの増分入力に結合され、前記第１の位相
検波器の減分信号が、前記第１の選択機構を介して前記
第１のチャージ・ポンプの減分入力に結合され、かつ前
記第２の選択機構を介して前記第２のチャージ・ポンプ
の減分入力に結合され、 前記第２の位相検波器の増分信号が、前記第２の選択機
構を介して前記第２のチャージ・ポンプの増分入力に結
合され、かつ前記第１の選択機構を介して前記第１のチ
ャージ・ポンプの減分入力に結合され、前記第２の位相
検波器の減分信号が、前記第２の選択機構を介して前記
第２のチャージ・ポンプの減分入力に結合され、かつ前
記第１の選択機構を介して前記第１のチャージ・ポンプ
の増分入力に結合されることを特徴とする、請求項３に
記載の位相ロック・ループ・システム。 - 【請求項９】位相ロック・クロック信号を、クロック信
号の位相ロックを中断することなく第１の周波数から第
２の周波数に切り換える方法において、 ａ）システム出力信号を出力する位相ロック・ループ・
システムを提供する段階であって、前記位相ロック・ル
ープ・システムが、 第１の入力と第２の入力の位相を比較し、検出した位相
差に比例する第１の位相差信号を出力する第１の位相検
波器と、 第１の信号を出力する第１の発振器と、 第１の入力と第２の入力の位相を比較し、検出した位相
差に比例した第２の位相差信号を出力する第２の位相検
波器と、 第２の信号を出力する第２の発振器と、 前記第１の位相差信号および前記第２の位相差信号を受
け取り、第１の選択された位相差信号を前記第１の発振
器に渡す第１の選択機構と、 前記第１の位相差信号および前記第２の位相差信号を受
け取り、第２の選択された位相差信号を前記第２の発振
器に渡す第２の選択機構と、 前記第１の信号を受け取り、分割された第１の信号を出
力する第１の周波数分割器と、 前記第２の信号を受け取り、分割された第２の信号を出
力する第２の周波数分割器と、 前記分割された第１の信号および前記分割された第２の
信号を受け取り、前記システム出力に結合された選択さ
れ分割された信号を出力する第３の選択機構を含む段階
と、 ｂ）前記第１の選択機構が前記第２の選択された位相差
信号を前記第１の発振器に渡すように、前記第１の選択
機構を切り換える段階と、 ｃ）前記第２の選択機構が前記第１の選択された位相差
信号を前記第２の発振器に渡すように、前記第２の選択
機構を切り換える段階と、 ｄ）前記第３の選択機構を切り換える段階とを含む方
法。 - 【請求項１０】前記第１の選択機構を切り換える段階
と、前記第２の選択機構を切り換える段階と、前記第３
の選択機構を切り換える段階が、前記第１の分割された
信号と前記第２の分割された信号が位相が合っていると
きに実質的に同時に実行されることを特徴とする、請求
項９に記載の方法。 - 【請求項１１】前記位相ロック・ループ・システムが、 前記第１の信号を受け取り、第２の分割された第１の信
号を出力する第３の周波数分割器と、 前記第２の信号を受け取り、第２の分割された第２の信
号を出力する第４の周波数分割器と、 前記第２の分割された第１の信号および前記第２の分割
された第２の信号を受け取り、第２の選択され分割され
た信号を出力する第４の選択機構であって、前記第２の
選択され分割された信号が、第２のシステム出力に結合
され、さらに前記第１の位相検波器にフィードバックさ
れる第４の選択機構とをさらに備え、 前記第４の選択機構を切り換える段階をさらに含むこと
を特徴とする、請求項９に記載の方法。 - 【請求項１２】ある周波数を有するシステム出力信号を
提供し、前記システム出力信号の位相ロックを中断する
ことなく前記周波数を切り換えることのできる位相ロッ
ク・ループ・システムにおいて、 ａ）第１の入力と第２の入力の位相を比較し、検出した
位相差に比例する第１の位相差信号を出力する第１の位
相検波器と、 ｂ）第１の信号を出力する第１の発振器と、 ｃ）第１の入力と第２の入力の位相を比較し、検出した
位相差に比例する第２の位相差信号を出力する第２の位
相検波器と、 ｄ）第２の信号を出力する第２の発振器と、 ｅ）前記第１の位相差信号および前記第２の位相差信号
を受け取り、第１の選択された位相差信号を前記第１の
発振器に渡す第１の選択機構と、 ｆ）前記第１の位相差信号および前記第２の位相差信号
を受け取り、第２の選択された位相差信号を前記第２の
発振器に渡す第２の選択機構と、 ｇ）前記第１の信号を受け取り、第１の分割された第１
の信号を出力する第１の周波数分割器と、 ｈ）前記第２の信号を受け取り、第１の分割された第２
の信号を出力する第２の周波数分割器と、 ｉ）前記第１の分割された第１の信号および前記第１の
分割された第２の信号を受け取り、選択され分割された
信号を出力する第３の選択機構であって、前記選択され
分割された信号が前記システム出力に結合され、前記第
１の位相検波器にフィードバックされる第３の選択機構
と、 ｊ）前記第１の信号を受け取り、第２の分割された第１
の信号を出力する第３の周波数分割器と、 ｋ）前記第２の信号を受け取り、第２の分割された第２
の信号を出力する第４の周波数分割器と、 ｌ）前記第２の分割された第１の信号および前記第２の
分割された第２の信号を受け取り、第２の選択され分割
された信号を出力する第４の選択機構とを備えることを
特徴とする位相ロック・ループ・システム。 - 【請求項１３】増分入力および減分入力を有し、前記第
１の発振器に結合した出力を有する第１のチャージ・ポ
ンプと、 増分入力および減分入力を有し、前記第２の発振器に結
合した出力を有する第２のチャージ・ポンプとをさらに
含み、 前記第１の位相検波器が、増分出力信号および減分出力
信号を含み、 前記第２の位相検波器が増分出力信号および減分出力信
号を含み、 前記第１の位相検波器の増分信号が、前記第１の選択機
構を介して前記第１のチャージ・ポンプの増分入力に結
合され、かつ前記第２の選択機構を介して前記第２のチ
ャージ・ポンプの増分入力に結合され、前記第１の位相
検波器の減分信号が、前記第１の選択機構を介して前記
第１のチャージ・ポンプの減分入力に結合され、かつ前
記第２の選択機構を介して前記第２のチャージ・ポンプ
の減分入力に結合され、 前記第２の位相検波器の増分信号が、前記第２の選択機
構を介して前記第２のチャージ・ポンプの増分入力に結
合され、かつ前記第１の選択機構を介して前記第１のチ
ャージ・ポンプの減分入力に結合され、前記第２の位相
検波器の減分信号が、前記第２の選択機構を介して前記
第２のチャージ・ポンプの減分入力に結合され、かつ前
記第１の選択機構を介して前記第１のチャージ・ポンプ
の増分入力に結合されることを特徴とする、請求項１２
に記載のシステム。 - 【請求項１４】ａ）第１の可変速度クロック発振器が第
１のクロック速度で第１のクロック信号をプロセッサに
供給するのに応答して、第１のクロック速度で動作する
プロセッサと、 ｂ）あらかじめ選択された第２のクロック速度で第２の
クロック信号を発振する第２の可変速度クロック発振器
と、 ｃ）プロセッサが、第２のクロック速度で中断すること
なく動作を続行するように、第１のクロック信号のエッ
ジと第２のクロック信号のエッジが合致する瞬間に、第
１のクロック速度の第１のクロック信号から第２のクロ
ック速度の第２のクロック信号にプロセッサを切り換え
る手段とを備えることを特徴とする処理システム。 - 【請求項１５】第１の可変速度クロック発振器が、第１
の位相ロック・ループを含み、第２の可変速度クロック
発振器が第２の位相ロック・ループを含むことを特徴と
する、請求項１４に記載の処理システム。 - 【請求項１６】切換え手段が、第１のクロック信号およ
び第２のクロック信号を受け取る第１の選択機構を含む
ことを特徴とする、請求項１４に記載の処理システム。 - 【請求項１７】第１の可変速度クロック発振器が、第１
の発振器と、第１の位相差信号を出力する第１の位相検
波器とを含み、第２の可変速度クロック発振器が、第２
の発振器と、第２の位相差信号を出力する第２の位相検
波器とを含み、切換え手段がさらに、前記第１の位相差
信号および前記第２の位相差信号を受け取り、第１の選
択された位相差信号を前記第１の発振器に渡す第２の選
択機構と、前記第１の位相差信号および前記第２の位相
差信号を受け取り、第２の選択された位相差信号を前記
第２の発振器に渡す第３の選択機構とを備えることを特
徴とする、請求項１６に記載の処理システム。 - 【請求項１８】前記第１、第２、および第３の選択機構
がマルチプレクサを含むことを特徴とする、請求項１７
に記載の処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/801546 | 1997-02-18 | ||
| US08/801,546 US5838205A (en) | 1997-02-18 | 1997-02-18 | Variable-speed phase-locked loop system with on-the-fly switching and method therefor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242856A true JPH10242856A (ja) | 1998-09-11 |
| JP3320353B2 JP3320353B2 (ja) | 2002-09-03 |
Family
ID=25181409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01656598A Expired - Fee Related JP3320353B2 (ja) | 1997-02-18 | 1998-01-29 | 可変速度位相ロック・ループ・システムおよびその方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5838205A (ja) |
| JP (1) | JP3320353B2 (ja) |
| KR (1) | KR100258278B1 (ja) |
| TW (1) | TW367658B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420745B2 (en) | 1999-08-26 | 2002-07-16 | Semiconductor Technology Academic Research Center | Nonvolatile ferroelectric memory and its manufacturing method |
| US7047434B2 (en) | 2000-10-31 | 2006-05-16 | Seiko Epson Corporation | Data transfer control device and electronic equipment |
| JP2010517383A (ja) * | 2007-01-19 | 2010-05-20 | クゥアルコム・インコーポレイテッド | マイクロプロセッサー用の位相ロックループの動的周波数スケーリングの方法と装置 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043715A (en) * | 1997-09-02 | 2000-03-28 | Lucent Technologies Inc. | Phase-locked loop with static phase offset compensation |
| US6300807B1 (en) | 1998-09-04 | 2001-10-09 | Hitachi, Ltd. | Timing-control circuit device and clock distribution system |
| US6259295B1 (en) | 1999-06-28 | 2001-07-10 | Agere Systems Guardian Corp. | Variable phase shifting clock generator |
| US6211740B1 (en) * | 1999-09-29 | 2001-04-03 | Intel Corporation | Switching a clocked device from an initial frequency to a target frequency |
| KR100574927B1 (ko) * | 1999-10-29 | 2006-05-02 | 삼성전자주식회사 | 듀얼 위상검출기 |
| US6693987B1 (en) * | 2000-10-05 | 2004-02-17 | Pericom Semiconductor Corp. | Digital-to-analog DAC-driven phase-locked loop PLL with slave PLL's driving DAC reference voltages |
| KR20020035190A (ko) * | 2000-11-04 | 2002-05-11 | 윤종용 | 락 시간을 단축시키는 제어회로를 구비하는 위상동기루프회로 |
| KR100880422B1 (ko) * | 2001-03-20 | 2009-01-29 | 지씨티 세미컨덕터 인코포레이티드 | 분수 보상방법을 갖는 분수분주 주파수 합성기 |
| US6553089B2 (en) * | 2001-03-20 | 2003-04-22 | Gct Semiconductor, Inc. | Fractional-N frequency synthesizer with fractional compensation method |
| US6704383B2 (en) * | 2001-03-20 | 2004-03-09 | Gct Semiconductor, Inc. | Sample and hold type fractional-N frequency synthesizer |
| US6657464B1 (en) * | 2002-04-25 | 2003-12-02 | Applied Micro Circuits Corporation | Method and circuit to reduce jitter generation in a PLL using a reference quadrupler, equalizer, and phase detector with control for multiple frequencies |
| US7436921B1 (en) * | 2004-11-05 | 2008-10-14 | Rockwell Collins, Inc. | Frequency sampling phase detector |
| US7282973B1 (en) * | 2005-12-07 | 2007-10-16 | Altera Corporation | Enhanced DLL phase output scheme |
| US7672645B2 (en) * | 2006-06-15 | 2010-03-02 | Bitwave Semiconductor, Inc. | Programmable transmitter architecture for non-constant and constant envelope modulation |
| US8207764B2 (en) * | 2009-10-28 | 2012-06-26 | Texas Instruments Incorporated | Enhancement of power management using dynamic voltage and frequency scaling and digital phase lock loop high speed bypass mode |
| US8188766B1 (en) | 2011-02-10 | 2012-05-29 | Avago Technologies Enterprise IP (Singapore) Pte. Ltd. | Self-contained systems including scalable and programmable divider architectures and methods for generating a frequency adjustable clock signal |
| JP6582771B2 (ja) * | 2015-09-09 | 2019-10-02 | 富士通株式会社 | 信号再生回路、電子装置および信号再生方法 |
| JP6772477B2 (ja) | 2016-02-18 | 2020-10-21 | 富士通株式会社 | 信号再生回路、電子装置および信号再生方法 |
| JP6724619B2 (ja) | 2016-07-15 | 2020-07-15 | 富士通株式会社 | 信号再生回路、電子装置及び信号再生方法 |
| US11245406B2 (en) * | 2020-06-30 | 2022-02-08 | Silicon Laboratories Inc. | Method for generation of independent clock signals from the same oscillator |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4358741A (en) * | 1979-09-17 | 1982-11-09 | Ilc Data Device Corporation | Micro time and phase stepper |
| US4388597A (en) * | 1980-06-03 | 1983-06-14 | Motorola Inc. | Frequency synthesizer having plural phase locked loops |
| US4365211A (en) * | 1980-10-31 | 1982-12-21 | Westinghouse Electric Corp. | Phase-locked loop with initialization loop |
| US4511859A (en) * | 1982-08-30 | 1985-04-16 | At&T Bell Laboratories | Apparatus for generating a common output signal as a function of any of a plurality of diverse input signals |
| US4868513A (en) * | 1987-09-11 | 1989-09-19 | Amdahl Corporation | Phase-locked loop with redundant reference input |
| US5197126A (en) * | 1988-09-15 | 1993-03-23 | Silicon Graphics, Inc. | Clock switching circuit for asynchronous clocks of graphics generation apparatus |
| JP2881791B2 (ja) * | 1989-01-13 | 1999-04-12 | ソニー株式会社 | 周波数シンセサイザ |
| US5095280A (en) * | 1990-11-26 | 1992-03-10 | Integrated Circuit Systems, Inc. | Dual dot clock signal generator |
| US5150078A (en) * | 1991-11-29 | 1992-09-22 | Hughes Aircraft Company | Low noise fine frequency step synthesizer |
| EP0560525B1 (en) * | 1992-03-11 | 1997-10-15 | Matsushita Electric Industrial Co., Ltd. | Frequency synthesizer |
| US5317284A (en) * | 1993-02-08 | 1994-05-31 | Hughes Aircraft Company | Wide band, low noise, fine step tuning, phase locked loop frequency synthesizer |
| CA2130871C (en) * | 1993-11-05 | 1999-09-28 | John M. Alder | Method and apparatus for a phase-locked loop circuit with holdover mode |
-
1997
- 1997-02-18 US US08/801,546 patent/US5838205A/en not_active Expired - Fee Related
- 1997-09-26 KR KR1019970049138A patent/KR100258278B1/ko not_active IP Right Cessation
- 1997-12-01 TW TW086118052A patent/TW367658B/zh active
-
1998
- 1998-01-29 JP JP01656598A patent/JP3320353B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420745B2 (en) | 1999-08-26 | 2002-07-16 | Semiconductor Technology Academic Research Center | Nonvolatile ferroelectric memory and its manufacturing method |
| DE10082909B4 (de) * | 1999-08-26 | 2007-01-25 | Semiconductor Technology Academic Research Center | Nichtflüchtige ferroelektrische Speicherzelle, nichtflüchtiger ferroelektrischer Speicher und Verfahren zu seiner Herstellung |
| US7047434B2 (en) | 2000-10-31 | 2006-05-16 | Seiko Epson Corporation | Data transfer control device and electronic equipment |
| JP2010517383A (ja) * | 2007-01-19 | 2010-05-20 | クゥアルコム・インコーポレイテッド | マイクロプロセッサー用の位相ロックループの動的周波数スケーリングの方法と装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5838205A (en) | 1998-11-17 |
| JP3320353B2 (ja) | 2002-09-03 |
| KR19980069968A (ko) | 1998-10-26 |
| TW367658B (en) | 1999-08-21 |
| KR100258278B1 (ko) | 2000-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3320353B2 (ja) | 可変速度位相ロック・ループ・システムおよびその方法 | |
| KR940005934B1 (ko) | 위상차 검출회로 | |
| US5629651A (en) | Phase lock loop having a reduced synchronization transfer period | |
| US6310498B1 (en) | Digital phase selection circuitry and method for reducing jitter | |
| US6867627B1 (en) | Delay-locked loop (DLL) integrated circuits having high bandwidth and reliable locking characteristics | |
| US6285225B1 (en) | Delay locked loop circuits and methods of operation thereof | |
| US6147561A (en) | Phase/frequency detector with time-delayed inputs in a charge pump based phase locked loop and a method for enhancing the phase locked loop gain | |
| US6181213B1 (en) | Phase-locked loop having a multi-phase voltage controlled oscillator | |
| KR100319607B1 (ko) | 아날로그 디엘엘회로 | |
| US20060082399A1 (en) | Combined phase comparator and charge pump circuit | |
| EP2359469B1 (en) | A phase frequency detector | |
| US6525612B2 (en) | Mode control of PLL circuit | |
| JPH09270704A (ja) | 位相同期回路 | |
| US6160456A (en) | Phase-locked loop having adjustable delay elements | |
| KR100510523B1 (ko) | 데드존을 제거하는 지연 구간에서 발생한 클럭 트랜지션을차지 펌프 제어에 반영하는 위상/주파수 검출기 및 그위상/주파수 검출 방법 | |
| JP4015254B2 (ja) | ロック検出回路及びｐｌｌ周波数シンセサイザ | |
| US6977539B1 (en) | Clock signal generators having programmable full-period clock skew control and methods of generating clock signals having programmable skews | |
| US11329656B2 (en) | Frequency synthesiser circuits | |
| KR100255530B1 (ko) | 동기 상태 검출 기능을 가지는 위상 동기 루프 회로 | |
| KR100806585B1 (ko) | 위상고정 주파수 합성회로 및 방법 | |
| US11923860B2 (en) | PLL circuit | |
| KR100506177B1 (ko) | 디지털 지연 동기 루프 회로 | |
| JP2002314411A (ja) | Ｐｌｌ周波数シンセサイザ | |
| JPH11112334A (ja) | Ｐｌｌ回路 | |
| JPH1174788A (ja) | Ｐｌｌ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |