KR19980069968A

KR19980069968A - 위상 동기 루프 시스템 및 위상 동기 클록 신호의 주파수 전환방법

Info

Publication number: KR19980069968A
Application number: KR1019970049138A
Authority: KR
Inventors: 페라이올로프랭크데이비드; 걸스배치존에드윈; 마세나스찰스조셉
Original assignee: 포만제프리엘; 인터내셔널비지네스머신즈코포레이션
Priority date: 1997-02-18
Filing date: 1997-09-26
Publication date: 1998-10-26
Also published as: US5838205A; JPH10242856A; KR100258278B1; TW367658B; JP3320353B2

Abstract

바람직한 실시예에 따르면, 출력 신호의 위상 동기를 교란시키지 않으면서 출력 주파수를 전환할 수 있도록 함으로써 종래 기술의 한계를 극복하는 위상 동기 루프 시스템이 제공된다. 이러한 시스템은 그 출력 신호들이 위상적으로 정렬(phase aligned)되도록 접속되어 있는 제 1 및 제 2 위상 동기 루프와, 제 1 위상 동기 출력 신호와 제 2 위상 동기 출력 신호 사이를 전환하는 전환 메카니즘을 포함한다. 결국, 이 시스템은 신호의 위상 동기를 교란시키지 않으면서 그 출력 주파수를 전환할 수 있다.

Description

위상 동기 루프 시스템 및 위상 동기 클록 신호의 주파수 전환 방법

본 발명은 반도체 장치에 관한 것으로, 더 구체적으로는 위상 동기 루프에 관한 것이다.

위상 동기 루프(Phase-locked loops;PLLs)는 반도체 장치에서 광범위하게 응용되어 사용된다. 예를 들면, PLL은 클록 발생기, 주파수 멀티플라이어(frequency multipliers), 주파수 합성기, 디스크 드라이브의 서보 시스템 등에서 이용된다. 당연히, 이러한 응용에서나 그 밖의 응용에서 PLL의 정확성과 신뢰성은 아주 중요하다.

도 1을 참조하면, 도 1은 종래의 위상 동기 루프(100)의 개략도이다. PLL(100)은 위상 검출기(102), 충전 펌프(a charge pump)(104), 필터(106), 전압 제어 발진기(a voltage-controlled oscillator;VCO)(110) 및, 피드백 분주기(a feedback divider)(114)로 이루어져 있다.

PLL의 일반적인 동작은 잘 알려져 있으므로 간단하게만 설명하겠다. 위상 검출기(102)는 입력 신호와 피드백 분주기(114)의 피드백 신호를 비교한다. 입력 신호와 피드백 신호 사이의 위상차에 따라, 위상 검출기는 충전 펌프(104)를 구동한다. 충전 펌프(104)의 출력은 필터(106)에 의해 필터링되어, VCO(110)를 구동하는데 이용된다. VCO(110)는 전압 대 전류(V/I) 변환기와 전류 제어 발진기(ICO)를 포함한다. 결국, VCO(110)는 전압을 입력하여, 이 전압 신호에 비례하는 주파수를 갖는 신호를 출력한다. 물론, 당업자라면, VCO에 대한 전술한 설명은 예시된 것일 뿐이며, VCO(110)의 전압 대 전류 변환기 및 전류 제어 발진기가 하나의 소자가 아니라 독립적인 별개의 소자로서 예시될 수 있으리라는 것을 인지할 것이다.

VCO(110)의 출력은 피드백 분주기(114)를 통해 위상 검출기(102)로 피드백된다. 피드백 분주기(114)는 입력 신호 주파수에 정합시키기 위해 출력 신호 주파수를 분주하므로 이들 두 신호는 위상이 비교될 수 있다. 결국, 피드백 분주기를 통해 위상 검출기(102)에 이르는 신호 경로는 위상 동기 루프의 동작을 돕는 피드백을 만든다.

몇몇 PLL 응용에서는 동작동안에 PLL 출력 주파수를 전환(switch)할 수 있어야 한다. 위상 동기 루프(100)가 동작하는 주파수는, VCO(110)의 주파수와 피드백 분주기(114)의 분주량(the amount of division)에 따라 달라진다. 출력 주파수를 변경하기 위해서는, 이들 요소중 하나가 조정되거나 혹은 이들 요소 둘다가 조정될 수도 있다. 불행하게도, PLL이 동작중인 동안에 이들 요소를 조정하면, PLL은 다시 동기될 때까지 그 위상 동기가 교란된다. 동기화에 있어서의 이러한 지연(delay)은 전환동안에 위상이 동기된 채로 유지되어야 하는 응용에서는 허용될 수 없는 것이다.

그러므로, 위상 동기를 교란시키지 않으면서 하나의 주파수에서 다른 주파수로 전환할 수 있는 개선된 PLL을 제공할 필요성이 존재한다.

본 발명에 따르면, 출력 신호의 위상 동기를 교란시키지 않으면서 출력 주파수를 전환시킬 수 있도록 함으로써 종래 기술의 한계를 극복한 위상 동기 시스템이 제공된다. 이 시스템은 그 출력 신호들이 위상적으로 정렬(phase-aligned)되도록 접속되어 있는 제 1 및 제 2 위상 동기 루프와, 제 1 위상 동기 출력 신호와 제 2 위상 동기 출력 신호 사이를 전환하는 전환 메카니즘(a switching mechanism)를 이용한다. 결국, 이 시스템은 신호의 위상 동기를 교란시키지 않으면서 그 출력 주파수를 전환할 수 있다.

본 발명의 전술한 특징들과 그 밖의 특징들 및 이점들은 이후에 첨부 도면에 예시된 본 발명의 바람직한 실시예의 더 구체적인 설명으로부터 명확해질 것이다.

도 1은 종래의 위상 동기 루프 장치의 개략도.

도 2는 바람직한 실시예에 따른 가변 속도 위상 동기 루프 장치의 개략도.

도 3은 바람직한 실시예에 따른 도 2의 위상 검출기의 개략도.

도면의 주요 부분에 대한 부호의 설명

200 : PLL 시스템

202, 212 : 위상 검출기

204, 214, 222, 224 : 멀티플렉서

206, 216 : 충전 펌프/필터/VCO

208, 210, 218, 220 : 프로그램 가능 주파수 분주기

이후부터 본 발명의 바람직한 실시예가 첨부 도면을 참조하여 설명될 것이며, 도면에서 동일한 참조 부호는 동일한 소자를 나타낸다.

예컨대 마이크로프로세서 같이 일반적인 많은 반도체들은 광범위한 동작 조건에서 동작하도록 설계된다. 예를 들면, 퍼스널 컴퓨터에서 CPU로서 이용되는 전형적인 마이크로프로세서는 일반적으로 영하(below freezing)에서부터 100℉ 훨씬 넘는 온도까지 동작하도록 설계된다. 이러한 극단적인 조건에서도 적절히 동작하도록 하기 위해 반도체 장치는 흔히 정상 조건에서는 자신의 최대 속도 훨씬 이하로 동작하도록 구성된다. 이렇게 함으로써, 온도가 동작 범위의 극한으로 증가 또는 감소하더라도 장치는 허용 한계(tolerance) 내에서 계속 동작할 수 있다.

이러한 장치가 반드시 이상적으로 작동하는 것은 아니다. 사실은, 많은 장치들이 거의 대부분 자신의 규정된 동작 온도 범위중 그 중심 온도에 해당하는 조건(예컨대 온도가 제어된 사무실)에서 동작한다. 결국, 이 장치들은 자신의 구성된 용도보다 훨씬 더 빠른 속도로 많은 시간동안 효과적으로 가동될 수 있다. 불행하게도, 조건이 크게 변했을 때에는 이러한 것이 장치를 동작 불능으로 만들 수도 있다.

이러한 문제에 대한 한 가지 해결책은 조건이 변함에 따라 반도체 장치의 속도를 동적으로 조정하는 것이다. 예를 들면, 마이크로프로세서는 실온에서 거의 최대 속로로 동작하고 온도가 변했을 때에는 저속의 동작 속도로 자동적으로 전환하도록 설계될 수 있다. 장치가 최대 동작 속도에 근접하는지, 그리고 속도를 증가시키기에 충분한 마진(margin)이 존재하는지를 판정하는 한 가지 장치 및 방법이, 페라이오로(Ferraiolo et al.) 등에 의해 Self-Timed Circuit Having Critical Path Timing Detection라는 제목으로 1996년 8월 8일자 출원된 미국 특허 츨원 번호 제 08/694,120호에 개시되어 있다. 이 해결책은 극단적인 조건에서 신뢰성을 손상시키지 않으면서 이상적인 상태로 고속의 동작을 제공한다.

동작 속도를 전환하는데 있어서 한 가지 문제점은, 종래에는 장치의 동작을 교란시키지 않으면서 재빨리 전환할 수 없었다는 것이다. 예를 들면, 위상 동기 루프를 클록 발생기로서 이용하는 반도체 장치는 클록 시스템 위상 동기를 손실하지 않으면서 장치의 속도를 전환시킬 수 없었다. 이런 이유로, 동작 속도를 변경시킬 때마다 장치는 반드시 정지되었다가 재시동되어야 한다.

본 발명에 따른 가변 속도 위상 동기 루프(PLL)는, 위상 동기를 유지하면서 순간적으로 PLL 시스템의 출력 주파수를 변경하는 방법을 제공함으로써 종래 기술의 한계를 극복한다. 도 2에는 바람직한 실시예 1에 따른 가변 속도 PLL 시스템(200)이 개략적으로 예시되어 있다. PLL 시스템(200)은 프로세서가 위상 동기를 교란시키지 않으면서 제 1 클록 속도에서 제 2 클록 속도로 전환하도록 해주기 위해 프로세싱 시스템에 이용될 수 있다. PLL 시스템(200)은 서로 인터리브(interleaved)되어 있는 두 개의 PLL을 포함한다. 제 1의 PLL은 제 1 위상 검출기(202), 제 1 충전 펌프/필터/전압 제어 발진기(VCO)(206), 프로그램 가능 주파수 분주기(208) 및 프로그램 가능 주파수 분주기(210)를 포함한다. 제 1의 PLL은 선택 가능한 주파수를 갖는 클록 신호를 제공하기 위해 제 1 가변 속도 클록 발생기(a first variable-speed clock generator)로서 동작한다. 제 2의 PLL은 제 2 위상 검출기(212), 제 2 충전 펌프/필터/전압 제어 발진기(VCO)(216), 프로그램 가능 주파수 분주기(218) 및 프로그램 가능 주파수 분주기(220)를 포함한다. 제 2의 PLL은 선택 가능한 주파수를 갖는 제 2 클록 신호를 제공하기 위해 제 2 가변 속도 클록 발생기로서 동작한다. 또한, PLL 시스템(200)은 멀티플렉서들(204, 214, 222, 224)을 포함한다. 이 멀티플렉서들은 제 1 클록 신호에서 제 2 클록 신호로 PLL 시스템(200)의 출력을 전환하거나, 혹은 그 반대로 PLL 시스템(200)의 출력을 전환하기 위한 전환 메카니즘의 기능을 수행한다. 결국, 이 PLL 시스템이 프로세싱 시스템에서 이용될 경우, 프로세싱 시스템의 클록 속도가 전환될 수 있다.

위상 검출기들(202, 212)은 기준 게이트(REF GATE)와 피드백 게이트(FB GATE)가 모두 하이(high) 상태일 때 기준 신호(REF IN)와 피드백 신호(FB IN)의 에지 정렬(the edge alignment)을 비교한다. 다음, 검출된 위상차의 방향에 따라 위상 검출기들(202, 212)은 증가 출력(INC) 또는 감소 출력(DEC)에 펄스를 출력한다.

멀티플렉서들(204, 214, 222, 224)은 각각 복수의 입력을 수신하여, 선택 신호의 상태에 따라 이들 입력들중 하나를 출력으로 보낸다. 결국, 선택 신호가 로우(low) 상태일 때, 0 입력들이 출력으로 보내지고, 선택 신호가 하이(high) 상태일 때에는, 1 입력들이 출력으로 보내진다. 물론, 이 멀티플렉서들은 그 밖의 적당한 임의의 로직이나 혹은 다른 전환 메카니즘으로 대체될 수 있다.

충전 펌프/필터/VCO(206, 216)(이후부터 각각 VCO(206) 및 VCO(216)라 칭함)은 규격의 PLL 소자인 것이 바람직하며, 명료하게 하기 위해 함께 예시되어 있다. 이들은 위상 검출기(202, 212)의 출력들을 멀티플렉서들(204, 214)을 통해 수신하고, 그 입력들에 응답하는 주파수를 갖는 발진 신호를 출력한다.

프로그램 가능 주파수 분주기(208, 210, 218, 220)는 각기 입력 신호를 수신하여, 선택된 양(a selected amount)으로 분주된 주파수를 갖는 신호를 출력한다. 특히, 프로그램 가능 주파수 분주기(208)는 선택 가능한 정수 M으로 주파수를 분주하며, 프로그램 가능 주파수 분주기(218)는 선택 가능한 정수 N으로 주파수를 분주하며, 프로그램 가능 주파수 분주기(210, 220)는 선택 가능한 정수 P로 주파수를 분주한다. 바람직한 실시예에서, 프로그램 가능 주파수 분주기(208, 218)는 하나의 고속 클록 사이클과 동일한 기간동안 매 N 사이클마다 하이 상태로 되는 분주기를 포함한다. 반대로, 프로그램 가능 주파수 분주기(210, 220)는 그 출력 신호가 50% 듀티 사이클(a 50% duty cycle)을 갖는 분주기인 것이 바람직하다.

PLL 시스템(200)은 입력 REF을 수신하며, 두 개의 출력 즉, BUS CLK과 SYS CLK을 갖는다. 이후에 명확해질 것이지만, PLL 시스템(200)이 동작중일 때 BUS CLK 신호는 항상 REF 신호와 동일한 주파수를 가지며 위상 정렬(phase alignment)인 상태일 것이다. SYS CLK 신호는 멀티플렉서 선택 신호들(the multiplexer select signals)이 로우 상태일 때 (REF×M)/P와 동일한 주파수를 가질 것이다. 마찬가지로, SYS CLK 신호는 멀티플렉서 선택 신호들이 하이 상태일 때 (REF×N)/P와 동일한 주파수를 가질 것이다. 결국, M, N 및 P의 값을 적당히 선택함으로써 SYS CLK 신호의 주파수는 선택적으로 결정될 수 있다.

PLL 시스템(200)의 동작은 다음과 같다. 멀티플렉서들(204, 214, 222, 224)은 자신의 0 입력을 통과시키도록 선택되었으며, PLL 시스템(200)은 위상을 동기시키기에 충분할 정도로 오랫동안 동작한다고 가정하자. 멀티플렉서들이 자신의 0 입력을 통과시키도록 선택되므로, 위상 검출기(202)는 멀티플렉서(204)를 통해 VCO(206)로 출력하고, 마찬가지로 위상 검출기(212)는 멀티플렉서(214)를 통해 VCO(216)로 출력한다. 위상 검출기(202)는 REF IN과 FB IN에서 각각 REF 신호와 BUS CLK 신호를 수신한다. REF GATE와 FB GATE는 모두 하이 상태(즉, Vdd)로 결합되어 있으므로, 위상 검출기(202)는 각각의 클록 사이클 동안 REF 신호의 위상을 BUS CLK 신호와 비교하여, 임의의 검출된 위상차의 성질에 따라 적당한 INC 신호나 또는 DEC 신호를 출력할 것이다. INC 신호와 DEC 신호는 VCO(206)로 보내지는데, 여기에서 이 신호들은 VCO(206)를 구동하여 소정의 주파수를 갖는 출력 신호를 제공하도록 하며, 이 때 제공되는 주파수는 위상 동기하도록 PLL을 구동하는 주파수이다.

VCO(206)의 출력 신호는 프로그램 가능 분주기(208)에 의해 정수 M으로 주파수가 분주된다. 프로그램 가능 분주기(208)의 출력은 멀티플렉서(224)를 통해 BUS CLK 출력으로 보내지고, 여기에서 또한 위상 검출기(202)의 FB IN 입력으로 피드백된다. BUS CLK 출력에서 위상 검출기(202)로의 신호 경로는 피드백을 형성하는데, 이 피드백은 잘 알려진 PLL 작동을 돕는다. 특히, 위상 검출기(202)는 충전 펌프/필터/VCO(206)가 REF 신호와 동상(in phase)이면서 이 REF 신호 주파수에 정수 M을 곱한 것과 동일한 주파수를 갖는 신호를 출력하도록 구동할 것이다. 이 신호는 프로그램 가능 분주기(208)에 의해 정수 M로 주파수가 분주되어, BUS CLK 출력으로 보내진다. 결국, BUS CLK 출력은 REF 신호와 동일한 주파수를 가지며 이 REF 신호와 위상이 정렬된 신호이다.

또한, VCO(206)의 출력은 프로그램 가능 분주기(210)로 보내져서 주파수가 정수 P로 분주된다. 프로그램 가능 분주기(210)의 출력은 멀티플렉서(222)를 통해 SYS CLK 출력과 결합되어 있다. 따라서, SYS CLK 출력은 VCO(206)의 출력 주파수를 정수 P로 나눈 것과 동일한 주파수를 갖는 신호일 것이다. 결국, SYS CLK 주파수는 REF 신호 주파수에 정수 M을 곱하고 이것을 다시 정수 P로 나눈 것과 동일하다. 더 나아가, SYS CLK 신호는 REF(결국, BUS CLK)와 위상이 정렬될 것이다. M과 P가 상이한 정수일 경우, SYS CLK와 REF는 상이한 주파수를 가지므로, 위상 정렬(phase alignment)이라는 것은 이들이 단지 주기적으로 위상이 정렬되었음을 의미한다.

멀티플렉서(222, 224)가 자신의 0 입력을 통과시키도록 선택되므로, 제 1의 PLL이 PLL 시스템(200)의 출력을 제공한다. 따라서, PLL 시스템(200)은 REF 신호에 대해 주파수와 위상이 정렬된 BUS CLK 신호와, REF 신호에 대해 위상은 정렬되었지만 주파수는 (REF 주파수×M)/P인 SYS CLK 신호를 출력한다. 결국, M과 P의 값을 적당히 선택함으로써, SYS CLK 신호의 출력 주파수가 결정될 수 있다.

이 때, 제 2의 PLL, 특히 위상 검출기(212)는 FB IN과 REF IN에 각각 VCO(216)의 출력과 VCO(206)의 출력을 수신한다. 위상 검출기(212)는 또한 FB GATE와 REF GATE에서 각각 프로그램 가능 분주기(218)의 출력과 프로그램 가능 분주기(208)의 출력을 수신한다.

FB GATE와 REF GATE의 입력들이 하이 상태일 때, 그 사이클 동안 VCO의 상승 에지는 위상 정렬되고, 위상 검출기(212)는 VCO(216) 출력의 위상과 VCO(206) 출력의 위상을 비교할 것이다. 이것은 VCO(206) 출력의 매 M 사이클마다 그리고 VCO(216) 출력의 매 N 사이클마다 발생한다.

위상 검출기(212)는 임의의 검출된 위상차의 성질에 따라 적당한 INC 신호 또는 DEC 신호를 출력할 것이다. INC 및 DEC 신호들은 VCO(216)로 보내진다. VCO(216) 출력은 위상 검출기(212)의 FB IN 입력으로 되돌려져 접속된다. VCO(206) 출력도 마찬가지로 REF IN 입력에 접속되므로, 위상 동기 루프의 작동에 의해 VCO(216)가 구동되어, VCO(206)의 매 M 출력 사이클마다 그리고 VCO(216)의 매 N 출력 사이클마다 VCO(216) 출력이 VCO(206) 출력과 위상 정렬되도록 하는 출력 신호를 제공한다. 이것은 프로그램 가능 분주기(218) 출력이 프로그램 가능 분주기(208) 출력에 대해 주파수 및 위상이 모두 정렬되도록 한다. 그러므로, 프로그램 가능 분주기(218) 출력은 REF 입력 신호와 BUS CLK 출력 신호에 대해 주파수 및 위상이 정렬될 것이다.

VCO(216) 출력은, REF 신호와 주파수 및 위상이 정렬된 프로그램 가능 분주기(218) 출력을 제공하도록 구동되므로, VCO(216) 출력은 REF 신호 주파수에 정수 N을 곱한 것과 같은 주파수를 가지며 REF 신호와 위상이 정렬될 것이다.

마찬가지로, VCO(216) 출력 신호는 프로그램 가능 분주기(220)에 의해 정수 P로 주파수가 분주된다. 따라서, 프로그램 가능 분주기(2080 출력은 REF 신호 주파수에 정수 M를 곱하고 이것을 다시 정수 P로 나눈 것과 동일한 주파수를 가지며, REF 신호에 대해 위상이 정렬된다.

결국, 멀티플렉서들(204, 214, 222, 224)은 자신의 0 입력들을 통과시키도록 선택되므로, 위상 검출기(202), VCO(206), 프로그램 가능 분주기(208) 및 프로그램 가능 분주기(210)는 활성 상태(active)의 PLL을 구성하는데, 이 때 PLL의 출력들은 BUS CLK및 SYS CLK 출력들에 결합된다. BUS CLK 출력은 REF 신호에 대해 주파수와 위상이 정렬된다. 마찬가지로, SYS CLK 신호는 REF 신호에 정수 M을 곱하고 이것을 다시 정수 P로 나눈 것과 동일한 신호이며, REF 신호에 대해 위상이 정렬된다. 이 때에, 위상 검출기(212), VCO(216), 프로그램 가능 분주기(218) 및 프로그램 가능 분주기(220)는 대기 상태(standby)의 PLL을 구성하는데, 프로그램 가능 분주기(218) 출력은 대응하는 활성 상태 PLL 출력(즉, 프로그램 가능 분주기(208) 출력)에 대해 주파수와 위상이 정렬되도록 구동되지만 이들 출력들은 BUS CLK 및 SYS CLK 출력들로부터 분리되어 있다.

SYS CLK 주파수를 전환하는 것이 요망될 때, 멀티플렉서들(204, 214, 222, 224)은 자신의 1 입력을 통과시키도록 모두 동시에 전환된다. 이후에 명확해지겠지만, 이러한 전환에 의해 BUS CLK 출력에는 아무런 영향도 미치지 않으면서 SYS CLK 출력 주파수는 (REF×M)/P에서 (REF×N)/P로 전환된다.

이러한 전환은 REF 신호, 프로그램 가능 분주기(210) 출력 및 프로그램 가능 분주기(220) 출력이 위상 정렬될 때 행해지는 것이 바람직한데, 이것은 VCO(216)의 매 N 사이클 마다 그리고 VCO(206)의 매 M 사이클마다 발생한다. 만약 이들 신호들의 위상이 정렬될 때 하나의 클록 사이클 동안 전환이 행해졌다면, 위상 동기가 손실되거나 SYS CLK의 위상 정렬이 교란되는 일없이 SYS CLK 주파수는 전환될 것이다.

특히, 멀티플렉서(224)를 전환함으로써, 프로그램 가능 분주기(208) 출력 대신에 프로그램 가능 분주기(218) 출력이 BUS CLK 출력으로 보내지게 된다. 물론, 이러한 전환 이전에 프로그램 가능 분주기(218)는 프로그램 가능 분주기 출력(208)에 대해 주파수와 위상이 정렬되어 있으므로, BUS CLK 신호는 변하지 않는다.

멀티플렉서(222)를 전환함으로써, 프로그램 가능 분주기(210) 출력 대신에 프로그램 가능 분주기(220) 출력이 SYS CLK 출력으로 보내진다. 이로써, SYS CLK 주파수는 (REF×M)/P에서 (REF×N)/P로 전환된다. 프로그램 가능 분주기(210) 출력이 프로그램 가능 분주기(220) 출력과 동상(in phase)이었던 경우, 이러한 전환은 하나의 클록 사이클 동안 행해졌으므로, SYS CLK 신호의 위상 동기를 교란시키지 않으면서 SYS CLK 주파수는 전환된다. SYS CLK가 프로세서 시스템 클록으로서 이용되는 경우, 이것은 프로세서가 클록 속도를 전환하고 새로운 속도에서 중단없이 계속 동작하도록 해준다.

멀티플렉서(204, 214)를 전환함으로써, 위상 검출기(202)의 INC 및 DEC 출력들이 VCO(216)의 INC 및 DEC 입력들로 각각 입력될 수 있다. 유사하게, 위상 검출기(212)의 INC 및 DEC 출력들은 VCO(216)의 DEC 및 INC 입력들로 각각 입력된다. INC 및 DEC 입력들은 위상 검출기(212)/VCO(216)에 대해 반대여서, 위상 검출기(212)의 FB IN 입력과 REF IN 입력의 역전(reversal)을 보상한다.

멀티플렉서들(204, 214, 222, 224)이 전환되므로, 위상 검출기(202)는 VCO(216)를 구동하여, 프로그램 가능 분주기(218) 출력(즉, BUS CLK 출력)이 REF 신호에 대해 주파수와 위상이 정렬되도록 하는 신호를 출력시킨다. 물론, 이것은 VCO(216)가 위상 검출기(212)에 의해 구동되던 때와 동일한 주파수/위상 조합이고, 결국 프로그램 가능 분주기(218) 출력과 BUS CLK 출력은 변함없이 지속된다. 또한, 동일한 피드백 작동에 의해 프로그램 가능 분주기(220) 출력은 (REF×N)/P와 동일한 주파수로 유지된다.

마찬가지로, 위상 검출기(212)는 VCO(206)를 구동하여, 프로그램 가능 분주기(208) 출력이 프로그램 가능 분주기(218) 출력에 대해 주파수와 위상이 정렬되도록 하는 신호를 출력시킨다. 물론 이것은 VCO(206)가 위상 검출기(202)에 의해 구동되던 때와 동일한 주파수/위상 조합이고, 따라서 프로그램 가능 분주기(208) 출력에는 변화가 없다.

결국, 멀티플렉서를 전환함으로써, 위상 검출기(202), VCO(216), 프로그램 가능 분주기(218) 및 프로그램 가능 분주기(220)는 활성 상태의 PLL을 구성하게 되고, 이 때 그 출력들은 BUS CLK 출력과 SYS CLK 출력에 결합된다. 이 때에 위상 검출기(212), VCO(206), 프로그램 가능 분주기(208) 및 프로그램 가능 분주기(218)는 대기 상태의 PLL을 구성하는데, 프로그램 가능 분주기(208) 출력은 대응하는 활성 상태 PLL 출력(즉, 프로그램 가능 분주기(218)의 출력)에 대해 주파수와 위상이 정렬되도록 구동되지만 이들 출력은 BUS CLK 출력과 SYS CLK 출력으로부터 분리되어 있다.

프로그램 가능 분주기(208) 출력은 BUS CLK 출력과 분리되어 있고 프로그램 가능 분주기(210) 출력은 SYS CLK 출력과 분리되어 있으므로, 프로그램 가능 분주기(208)는 재프로그램(reprogrammed)될 수 있다. 특히, BUS CLK 및 SYS CLK 출력들이 현재 프로그램 가능 분주기(218, 220)에 의해 각기 구동되고 있으므로 프로그램 가능 분주기(218)의 정수 M는 BUS CLK 출력 신호와 SYS CLK 출력 신호를 교란시키지 않으면서 변경된다.

프로그램 가능 분주기(2080를 재프로그래밍한 이후에 멀티플렉서(204, 214, 222, 224)는 다시 자신의 0 입력을 통과시키도록 전환됨으로써, 한 번 더 위상 동기를 유지하는 동시에 BUS CLK 신호의 주파수와 위상을 유지하면서 SYS CLK 주파수는 새로운 주파수(즉, REF에 새로운 M을 곱하고 이것을 P로 나눈 것과 같은 주파수)로 변경된다. 멀티플렉서를 다시 0 으로 다시 전환함으로써, 위상 검출기(202), VCO(206), 프로그램 가능 분주기(208) 및 프로그램 가능 분주기(210)는 다시 활성 상태의 PLL을 구성하고, 이 때 프로그램 가능 분주기(208) 및 프로그램 가능 분주기(218)는 각각 BUS CLK 및 SYS CLK에 접속되어 있다. 마찬가지로, 위상 검출기(212), VCO(216), 프로그램 가능 분주기(218) 및 프로그램 가능 분주기(220)는 다시 대기 상태의 PLL을 구성한다.

그 뒤, 프로그램 가능 분주기(218)는 재프로그래밍(즉, 정수 N이 변경)될 수 있으며, 전환이 다시 행해진다. 결국, 멀티플렉서를 전환시키고 대기 상태의 프로그램 가능 분주기를 재프로그래밍하고 멀티플렉서를 원래대로 되돌려 놓음으로써 SYS CLK 주파수를 어떤 주파수에서 다른 주파수로 변경시킬 수 있다. 이러한 모든 것은 주파수와 위상이 정렬된 BUS CLK 신호를 계속 제공하는 동안 SYS CLK 신호의 위상을 교란시키지 않으면서 행해진다. 결국, 이 시스템은 소정 시스템, 예컨대 컴퓨터 시스템이 프로세서를 교란시키지 않으면서 어떤 동작 주파수에서 다른 동작 주파수로 전환될 수 있도록 해준다. 더 나아가, 이 시스템은 주파수를 전환 가능한 클록 신호에 대해 위상이 정렬되어 있는, 고정 주파수를 갖는 제 2 클록 신호를 제공한다.

도 3에는 위상 검출기(300)의 개략도가 예시되어 있다. 위상 검출기(300)는 바람직한 실시예에서 위상 검출기(202)와 위상 검출기(2120로서 이용하기 적합한 위상 검출기이다. 위상 검출기(300)는 위상/주파수 검출기인데, 이것은 위상차 뿐만 아니라 주파수차도 검출하고 그 출력 신호는 검출된 위상차 및 주파수차에 따라 좌우된다는 것을 의미한다. 검출된 위상차 및 주파수차 신호들은 위상차 및 주파수차를 제거하기 위해 VCO를 구동하는데 이용된다.

본 발명을 바람직한 실시예를 참조하여 특별히 도시 및 설명하였지만, 본 기술분야에 숙련된 사람이라면 본 발명의 사상 및 범주를 벗어남이 없이 그 형태나 세부 내용을 다양하게 변경시킬 수 있음을 이해할 수 있을 것이다. 또한, 도면에서는 다양한 도선들이 단일 라인으로 도시되었을지라도, 제한하는 의미로 도시한 것은 아니며, 본 기술분야에서 이해할 수 있듯이 복수의 도선들로 이루어질 수도 있다.

결국, 신호의 위상 동기를 교란시키지 않으면서 어떤 주파수에서 다른 주파수로 동적으로 전환될 수 있는 PLL 시스템이 제공된다. 이러한 PLL 시스템은 위상 동기를 유지하면서 주파수를 전환할 필요가 있는 곳이면 어디든지 이용될 수 있다. 특히, 이 PLL 시스템은 마이크로프로세서의 시스템 클록과 버스 클록을 제공하는데 이용될 수 있다. 이 때에는 PLL 시스템이 예컨대 주위 조건의 변화에 따라 시스템 클록 주파수를 높이거나 낮추는데 이용될 수 있다.

Claims

소정 주파수를 갖는 시스템 출력 신호를 제공하되, 시스템 출력 신호의 위상 동기를 교란시키지 않으면서 상기 소정 주파수를 전환할 수 있는 위상 동기 루프 시스템에 있어서,

① 기준 신호를 수신하여, 제 1 주파수를 갖는 제 1 위상 동기 루프 출력 신호를 출력하는 제 1 위상 동기 루프(a first phase-locked loop)와,

② 상기 제 1 위상 동기 루프 출력 신호를 수신하여, 제 2 주파수를 갖는 제 2 위상 동기 루프 출력 신호를 출력하는 제 2 위상 동기 루프와,

③ 상기 제 1 위상 동기 루프 출력 신호 및 상기 제 2 위상 동기 루프 출력 신호로부터 상기 시스템 출력 신호를 선택하는―상기 시스템 출력 신호의 주파수는 상기 시스템 출력 신호의 위상 동기를 교란시키지 않으면서 상기 제 1 주파수에서 상기 제 2 주파수로 전환됨― 전환 메카니즘(a switching mechanism)

을 포함하는 위상 동기 루프 시스템.
제 1 항에 있어서,

상기 제 1 위상 동기 루프는 제 1 발진기와 제 1 위상 검출기―상기 제 1 위상 검출기는 상기 기준 신호의 위상과 제 2 시스템 출력의 위상을 비교하여 검출되는 제 1 위상차에 비례하여 제 1 위상차 신호를 출력함―를 포함하고,

상기 제 2 위상 동기 루프는 제 2 발진기와 제 2 위상 검출기―상기 제 2 위상 검출기는 상기 제 1 발진기 출력의 위상과 상기 제 2 발진기 출력의 위상을 비교하여 검출되는 제 2 위상차에 비례하여 제 2 위상차 신호를 출력함―를 포함하는 위상 동기 루프 시스템.
제 2 항에 있어서,

상기 전환 메카니즘은 제 1 선택 메카니즘과 제 2 선택 메카니즘을 포함하되, 상기 제 1 선택 메카니즘은 상기 제 1 위상차 신호와 상기 제 2 위상차 신호를 수신하여, 제 1 선택된 위상차 신호를 상기 제 1 발진기로 보내고, 상기 제 2 선택 메카니즘은 상기 제 1 위상차 신호와 상기 제 2 위상차 신호를 수신하여, 제 2 선택된 위상차 신호를 상기 제 2 발진기로 보내는 위상 동기 루프 시스템.
제 3 항에 있어서,

상기 제 1 신호를 수신하여, 분주된 제 1 신호(a divided first signal)―상기 분주된 제 1 신호는 상기 제 1 위상 동기 루프 출력 신호를 포함함―를 출력하는 제 1 주파수 분주기와,

상기 제 2 신호를 수신하여, 분주된 제 2 신호(a divided second signal)―상기 분주된 제 2 신호는 상기 제 2 위상 동기 루프 출력 신호를 포함함―를 출력하는 제 2 주파수 분주기를 더 포함하고,

상기 전환 메카니즘은 상기 분주된 제 1 신호와 상기 분주된 제 2 신호를 수신하여, 선택된 분주된 신호(a selected divided signal)―상기 선택된 분주된 신호는 상기 시스템 출력에 결합됨―를 출력하는 제 3 선택 메카니즘을 포함하는 위상 동기 루프 시스템.
제 4 항에 있어서,

상기 제 1 신호를 수신하여, 제 2의 분주된 제 1 신호(a second divided first signal)를 출력하는 제 3 주파수 분주기와,

상기 제 2 신호를 수신하여, 제 2의 분주된 제 2 신호를 출력하는 제 4 주파수 분주기와,

상기 제 2의 분주된 제 1 신호와 상기 제 2의 분주된 제 2 신호를 수신하여, 제 2의 선택된 분주된 신호(a second selected divided signal)―상기 제 2의 선택된 분주된 신호는 제 2 시스템 출력에 결합되며 또한 상기 제 1 위상 검출기로 피드백(fed back)됨―를 출력하는 제 4 선택 메카니즘을 더 포함하는 위상 동기 루프 시스템.
제 5 항에 있어서,

상기 제 1, 제 2, 제 3 및 제 4 선택 메카니즘은 멀티플렉서를 포함하는 위상 동기 루프 시스템.
제 5 항에 있어서,

상기 제 1 및 제 2 주파수 분주기는 각각의 자신의 입력 신호를 프로그램 가능한 정수 P로 분주하는 프로그램 가능 분주기를 포함하고,

상기 제 3 주파수 분주기는 자신의 입력 신호를 프로그램 가능한 정수 M으로 분주하는 프로그램 가능 분주기를 포함하고,

상기 제 4 주파수 분주기는 자신의 입력 신호를 프로그램 가능한 정수 N으로 분주하는 프로그램 가능 분주기를 포함하는 위상 동기 루프 시스템.
제 3 항에 있어서,

증가 입력(an increment input) 및 감소 입력(a decrement input)을 구비하며, 상기 제 1 발진기에 접속된 출력을 구비하는 제 1 충전 펌프(a first charge pump)와,

증가 입력 및 감소 입력을 구비하며, 상기 제 2 발진기에 접속된 출력을 구비하는 제 2 충전 펌프를 더 포함하고,

상기 제 1 위상 검출기는 증가 출력 신호(an increment output signal)―상기 제 1 위상 검출기의 증가 출력 신호(said first phase detector increment output signal)는 상기 제 1 선택 메카니즘을 통해 상기 제 1 충전 펌프의 증가 입력(said first charge pump increment input)에 접속되는 한편, 상기 제 2 선택 메카니즘을 통해 상기 제 2 충전 펌프의 증가 입력(said second charge pump increment input)에 접속됨―와, 감소 출력 신호(a decrement output signal)―상기 제 1 위상 검출기의 감소 출력 신호(said first phase detector decrement output signal)는 상기 제 1 선택 메카니즘을 통해 상기 제 1 충전 펌프의 감소 입력(said first charge pump decrement input)에 접속되는 한편, 상기 제 2 선택 메카니즘을 통해 상기 제 2 충전 펌프의 감소 입력(said second charge pump decrement input)에 접속됨―를 포함하고,

상기 제 2 위상 검출기는 증가 출력 신호―상기 제 2 위상 검출기의 증가 출력 신호는 상기 제 2 선택 메카니즘을 통해 상기 제 2 충전 펌프의 증가 입력에 접속되는 한편, 상기 제 1 선택 메카니즘을 통해서는 상기 제 1 충전 펌프의 감소 입력에 접속됨―와, 감소 출력 신호―상기 제 2 위상 검출기의 감소 출력 신호는 상기 제 2 선택 메카니즘을 통해 상기 제 2 충전 펌프의 감소 입력에 접속되는 한편, 상기 제 1 선택 메카니즘을 통해서는 상기 제 1 충전 펌프의 증가 입력에 접속됨―를 포함하는 위상 동기 루프 시스템.
위상 동기 클록 신호의 위상 동기를 교란시키지 않으면서 상기 위상 동기 클록 신호를 제 1 주파수에서 제 2 주파수로 전환하는 방법에 있어서,

① 시스템 출력 신호를 출력하는 위상 동기 루프 시스템―상기 위상 동기 루프 시스템은,

ⓐ 제 1 입력의 위상과 제 2 입력의 위상을 비교하여, 검출되는 위상차에 비례하여 제 1 위상차 신호를 출력하는 제 1 위상 검출기와,

ⓑ 제 1 신호를 출력하는 제 1 발진기와,

ⓒ 제 1 입력의 위상과 제 2 입력의 위상을 비교하여, 검출되는 위상차에 비례하여 제 2 위상차 신호를 출력하는 제 2 위상 검출기와,

ⓓ 제 2 신호를 출력하는 제 2 발진기와,

ⓔ 상기 제 1 위상차 신호와 상기 제 2 위상차 신호를 수신하여, 제 1의 선택된 위상차 신호(a first selected phase difference signal)를 상기 제 1 발진기로 보내는 제 1 선택 메카니즘과,

ⓕ 상기 제 1 위상차 신호와 상기 제 2 위상차 신호를 수신하여, 제 2의 선택된 위상차 신호(a second selected phase difference signal)를 상기 제 2 발진기로 보내는 제 2 선택 메카니즘과,

ⓖ 상기 제 1 신호를 수신하여, 분주된 제 1 신호(a divided first signal)를 출력하는 제 1 주파수 분주기와,

ⓗ 상기 제 2 신호를 수신하여, 분주된 제 2 신호(a divided second signal)를 출력하는 제 2 주파수 분주기와,

ⓘ 상기 분주된 제 1 신호와 상기 분주된 제 2 신호를 수신하여, 선택된 분주된 신호(a selected divided signal)를 출력하는 제 3 선택 메카니즘을 포함하되, 상기 선택된 분주된 신호는 상기 시스템 출력에 접속됨―을 제공하는 단계와,

② 상기 제 1 선택 메카니즘이 상기 제 2의 선택된 위상차 신호를 상기 제 1 발진기로 보내도록 상기 제 1 선택 메카니즘을 전환하는 단계와,

③ 상기 제 2 선택 메카니즘이 상기 제 1의 선택된 위상차 신호를 상기 제 2 발진기로 보내도록 상기 제 2 선택 메카니즘을 전환하는 단계와,

④ 상기 제 3 선택 메키니즘을 전환하는 단계를 포함하는

위상 동기 클록 신호의 주파수 전환 방법
제 9 항에 있어서,

상기 제 1 선택 메카니즘 전환 단계와, 상기 제 2 선택 메카니즘 전환 단계 및 상기 제 3 선택 메카니즘 전환 단계는 상기 제 1 분주된 신호와 상기 제 2 분주된 신호가 위상적으로 정렬될 때 사실상 동시에 수행되는 위상 동기 클록 신호의 주파수 전환 방법.
제 9 항에 있어서,

㉠ 상기 위상 동기 루프 시스템은,

상기 제 1 신호를 수신하여, 제 2의 분주된 제 1 신호(a second divided first signal)를 출력하는 제 3 주파수 분주기와,

상기 제 2 신호를 수신하여, 제 2의 분주된 제 2 신호(a second divided second signal)를 출력하는 제 4 주파수 분주기와,

상기 제 2의 분주된 제 1 신호와 상기 제 2의 분주된 제 2 신호를 수신하여, 제 2의 선택된 분주된 신호(a second selected divided signal)―상기 제 2의 선택된 분주된 신호는 제 2 시스템 출력에 접속되고 상기 제 1 위상 검출기로 피드백됨―를 출력하는 제 4 선택 메카니즘을 더 포함하고,

㉡ 상기 제 4 선택 메카니즘을 전환하는 단계를 더 포함하는 위상 동기 클록 신호의 주파수 전환 방법.
소정 주파수를 갖는 시스템 출력 신호를 제공하되, 시스템 출력 신호의 위상 동기를 교란시키지 않으면서 상기 소정 주파수를 전환할 수 있는 위상 동기 루프 시스템에 있어서,

① 제 1 입력의 위상과 제 2 입력의 위상을 비교하여, 검출되는 위상차에 비례하는 제 1 위상차 신호를 출력하는 제 1 위상 검출기와,

② 제 1 신호를 출력하는 제 1 발진기와,

③ 제 1 입력의 위상과 제 2 입력의 위상을 비교하여, 검출되는 위상차에 비례하여 제 2 위상차 신호를 출력하는 제 2 위상 검출기와,

④ 제 2 신호를 출력하는 제 2 발진기와,

⑤ 상기 제 1 위상차 신호와 상기 제 2 위상차 신호를 수신하여, 제 1의 선택된 위상차 신호(a first selected phase difference signal)를 상기 제 1 발진기로 보내는 제 1 선택 메카니즘과,

⑥ 상기 제 1 위상차 신호와 상기 제 2 위상차 신호를 수신하여, 제 2의 선택된 신호를 상기 제 2 발진기로 보내는 제 2 선택 메카니즘과,

⑦ 상기 제 1 신호를 수신하여 제 1의 분주된 제 1 신호(a first divided first signal)를 출력하는 제 1 주파수 분주기와,

⑧ 상기 제 2 신호를 수신하여 제 1의 분주된 제 2 신호(a first divided second signal)를 출력하는 제 2 주파수 분주기와,

⑨ 상기 제 1의 분주된 제 1 신호와 상기 제 1의 분주된 제 2 신호를 수신하여, 선택된 분주된 신호(a selected divided signal)―상기 선택된 분주된 신호는 상기 시스템 출력에 접속되고 상기 제 1 위상 검출기로 피드백됨―를 출력하는 제 3 선택 메카니즘과,

⑩ 상기 제 1 신호를 수신하여, 제 2의 분주된 제 1 신호(a second divided first signal)를 출력하는 제 3 주파수 분주기와,

⑪ 상기 제 2 신호를 수신하여, 제 2의 분주된 제 2 신호(a second divided second signal)를 출력하는 제 4 주파수 분주기와,

⑫ 상기 제 2의 분주된 제 1 신호와 상기 제 2의 분주된 제 2 신호를 수신하여, 제 2의 선택된 분주된 신호(a second selected divided signal)를 출력하는 제 4 선택 메카니즘을 포함하는

위상 동기 루프 시스템.
제 12 항에 있어서,

증가 입력(an increment input) 및 감소 입력(a decrement input)을 구비하며, 상기 제 1 발진기에 접속된 출력을 구비하는 제 1 충전 펌프(a first charge pump)와,

증가 입력 및 감소 입력을 구비하며, 상기 제 2 발진기에 접속된 출력을 구비하는 제 2 충전 펌프를 더 포함하고,

상기 제 1 위상 검출기는 증가 출력 신호(an increment output signal)―상기 제 1 위상 검출기의 증가 출력 신호(said first phase detector increment output signal)는 상기 제 1 선택 메카니즘을 통해 상기 제 1 충전 펌프의 증가 입력(said first charge pump increment input)에 접속되는 한편, 상기 제 2 선택 메카니즘을 통해 상기 제 2 충전 펌프의 증가 입력(said second charge pump increment input)에 접속됨―와, 감소 출력 신호(a decrement output signal)―상기 제 1 위상 검출기의 감소 출력 신호(said first phase detector decrement output signal)는 상기 제 1 선택 메카니즘을 통해 상기 제 1 충전 펌프의 감소 입력(said first charge pump decrement input)에 접속되는 한편, 상기 제 2 선택 메카니즘을 통해 상기 제 2 충전 펌프의 감소 입력(said second charge pump decrement input)에 접속됨―를 포함하고,

상기 제 2 위상 검출기는 증가 출력 신호―상기 제 2 위상 검출기의 증가 출력 신호는 상기 제 2 선택 메카니즘을 통해 상기 제 2 충전 펌프의 증가 입력에 접속되는 한편, 상기 제 1 선택 메카니즘을 통해서는 상기 제 1 충전 펌프의 감소 입력에 접속됨―와, 감소 출력 신호―상기 제 2 위상 검출기의 감소 출력 신호는 상기 제 2 선택 메카니즘을 통해 상기 제 2 충전 펌프의 감소 입력에 접속되는 한편, 상기 제 1 선택 메카니즘을 통해서는 상기 제 1 충전 펌프의 증가 입력에 접속됨―를 포함하는 위상 동기 루프 시스템.
프로세싱 시스템에 있어서,

① 제 1 클록 속도로 제 1 클록 신호를 제공해주는 제 1 가변 속도 클록 발생기에 응답하여 상기 제 1 클록 속도로 동작하는 프로세서와,

② 사전 정의된 제 2 클록 속도로 제 2 클록 신호를 발생하는 제 2 가변 속도 클록 발생기와,

③ 상기 제 1 클록 신호의 에지(an edge)와 상기 제 2 클록 신호의 에지(an edge)가 정렬될 때, 상기 제 1 클록 속도의 상기 제 1 클록 신호로부터 상기 제 2 클록 속도의 상기 제 2 클록 신호로 상기 프로세서를 전환시켜, 상기 프로세서가 상기 제 2 클록 속도로 중단없이 계속 동작하도록 하는 전환 수단을 포함하는

프로세싱 시스템.
제 14 항에 있어서,

상기 제 1 가변 속도 클록 발생기는 제 1 위상 동기 루프를 포함하고, 상기 제 2 가변 속도 클록 발생기는 제 2 위상 동기 루프를 포함하는 프로세싱 시스템.
제 14 항에 있어서,

상기 전환 수단은 상기 제 1 클록 신호와 제 2 클록 신호를 수신하는 제 1 선택 메카니즘을 포함하는 프로세싱 시스템.
제 16 항에 있어서,

상기 제 1 가변 속도 클록 발생기는 제 1 발진기와 제 1 위상 검출기―상기 제 1 위상 검출기는 제 1 위상차 신호를 출력함―를 포함하고,

상기 제 2 가변 속도 클록 발생기는 제 2 발진기와 제 2 위상 검출기―상기 제 2 위상 검출기는 제 2 위상차 신호를 출력함―를 포함하고,

상기 전환 수단은 제 2 선택 메카니즘과 제 3 선택 메카니즘을 포함하되, 상기 제 2 선택 메카니즘은 상기 제 1 위상차 신호와 상기 제 2 위상차 신호를 수신하여 제 1 선택된 위상차 신호를 상기 제 1 발진기로 보내고, 상기 제 3 선택 메카니즘은 상기 제 1 위상차 신호와 상기 제 2 위상차 신호를 수신하여 제 2 선택된 위상차 신호를 상기 제 2 발진기로 보내는 프로세싱 시스템.
제 17 항에 있어서,

상기 제 1, 제 2 및 제 3 선택 메카니즘은 멀티플렉서를 포함하는 프로세싱 시스템.