KR19990081804A - Pll가속시스템 - Google Patents

Abstract

본 발명은 검파 카운터로 PLL 응답시간을 가속하는 시스템에 관한 것이다. 이 PLL은 위상 검파기와 검파 카운터를 이용한다. 초기에 PLL의 동작은 검파 카운터에 의해 제어되며, 위상 검파기의 출력은 PLL 시스템에 영향을 주지 않는다. 이 기간동안 PLL은 입력 클록 주파수와 동기된다. PLL이 소정 주파수범위에 도달한 후에, 검파 카운터는 작동이 정지된다. 다음에, 위상 검파기는 PLL의 동작을 제어한다. 이 기간동안 PLL은 입력신호의 주파수와 위상 모두 동기된다.

Description

ＰＬＬ 가속시스템

본 발명은 위상 동기루프에 관한 것으로, 보다 상세하게는, 기준클록의 동기화를 위한 응답시간이 소정 출력주파수에 도달한 후에 정지되는 검파 카운터에 의해 초기에 가속되는 위상 동기루프에 관한 것이다.

종래, 통상적인 위상 동기루프(Phase Locked Loop; 이하, PLL이라 함)는 기준클록과 동기된 하나의 클록 또는 다수개의 클록을 생성한다. 많은 시스템에 있어서, PLL은 플로피 디스크 컨트롤러용 슈펴 IO와 같은 시스템 회로를 포함하는 집적 회로칩 상에 집적되어 있다. 데이터 전송과 같은 다른 응용에 있어서, 수신 및 디코딩 클록은 종종 전송 또는 시스템 클록(가령, MPEG 디코더 칩)과 동기된다. 어떠한 경우에 있어서도, 동기화에 요구되는 시간이 많을수록 주어진 시스템에 의해 만들어진 처리량은 적다.

도 1은 위상 검파기(Phase-Frequency Detector; 이하, PFD라 함)(120)를 갖는 통상의 PLL(100)을 나타낸다. 이 PLL(100)은, 클록출력(150)이 PLL(100)로 피드백되어 번갈아 클록출력(150)에 변화를 주는 폐루프시스템이다. 작동시에, PFD(120)는 기준클록(110)과 주파수 분리기(÷N)(160)에 응답하여 출력신호(180)를 생성한다. 이 출력신호(180)는 기준클록(110)과 보정신호(170)간의 위상차와 관계가 있으며, 위상차 및 DC 오프셋 전압(V_i)을 포함한다. 주파수차는 필터(130) 및 전압조절 오실레이터(Voltage Controlled Oscillator; 이하, VCO라 함)(140)가 구비된 DC오프셋 전압(V_i)에 의해 제거된다.

DC 오프셋 전압(V_i)에 의해 VCO(140)는 클록출력(150)을 생성한다. 주파수 분리기(160)는 클록출력을 받아 보정신호(170)를 생성한다. 기준클록(110)주파수와 클록출력(150)주파수 간의 차이가 클수록 보정신호(170)는 증대된다. DC 오프셋 전압(V_i)은 기준클록(110)의 방향으로 클록출력(150)의 주파수를 변화시킨다. 클록출력(150)주파수가 기준클록(110)주파수와 같아졌을 때, 주파수차는 제로㎐로 되며, VCO(140)는 기준클록(110)으로 유지된다. 기준클록(110)으로 유지되는 VCO(140)에 대한 응답시간은 주파수 분리기(160)의 N값의 변화와 같은 변경시스템 파라미터에 의해서 조절될 수도 있다.

도 2a와 2b는 PLL(100)에 대한 응답시간을 변화시켜 기준클록을 동기시키는 효과를 나타낸다. 도 2a는 시스템 파라미터가 선택되어 DC 오프셋 전압(V_i)에 대한 완만한 상승시간의 결과를 가져오는 경우를 나타낸다. 도시된 바와 같이, DC 오프셋 전압(V_i)에 대한 완만한 상승시간(t₁)을 얻기 위해서, DC 오프셋 전압(V_i)이 정상상태에 도달하기 전에 작은 감쇠가 있다.

도 2b는 시스템 파라미터가 DC 오프셋 전압(V_i)에 대한 빠른 상승시간이 되는 경우를 나타낸다. 도시된 바와 같이, DC 오프셋 전압(V_i)에 대한 빠른 상승시간(t₂)을 얻기 위해, DC 오프셋 전압(V_i)이 정상상태에 도달하기 전에 큰 감쇠가 있다. 따라서, 종래의 기술로서, PFD를 갖는 PLL은 클록출력을 큰 감쇠로써 신속하게 또는 작은 감쇠하여 서서히 기준클록과 동기할 수도 있다 PLL 시스템의 목적은 작은 감쇠로써 신속하게 기준클록과 동기하는데 있다. PLL 시스템이 빠르게 정상으로 될수록 출력클록은 보다 빨리 시스템에서 사용되어질 수 있다. 또한, PLL 시스템의 설계 중에, 출력클록이 정상상태(가령, 진동)에 도달하는데 걸리는 시간이 길수록 이 PLL 시스템을 모의실험하고 개발하는데 더 많은 시간을 필요로 한다.

그러므로 이론상 PLL은 빠른 상승시간을 지니며 보다 큰 감쇠를 필요로 하는 것이 바람직하다. 또, DC 오프셋 전압(V_i)의 큰 오버슈트는 PLL(100)부분에 손상을 줄 수도 있으며, 래치-업(latch-up)이 될 수도 있다. PLL(100)은 큰 서지전압을 취급하도록 설계되지만, 그 결과 더욱 많은 칩면적을 이용한다. 이것은 다른 회로집적에 대한 보다 적은 칩면적을 이용할 수 있는 결과를 낳는다. 또한, 큰 감쇠로써 빠른 상승시간을 갖는 PLL은 느린 상승시간을 갖는 PLL보다 더 많은 피크전력을 소모한다.

작은 감쇠로써 정상상태에 도달하는 PLL 시간을 가속할 수 있는 다른 시스템이 공지되어 있다. 그러한 시스템 중에는 검파 카운터(Frequency Detention Counter; 이하, FDC라 함)가 PLL의 폐루프와 협동하는 것이 있다. FDC는 기준클록과 보정신호 간의 주파수 차를 검출한다. 또한, 이 FDC는 기준클록의 주파수 동기에 대해 비교적 빠른 응답기간을 갖는다. 그러나, PFD와 FDC가 단일 폐루프시스템으로 결합된 경우, PFD와 FDC는 서로 간섭되는 경향이 있다. 따라서, 이 시스템은 불안정하게 되거나 정상상태에 도달하기가 힘들 수 있다.

종래의 다른 시스템으로는 "독립적인 주파수 위상동기용 이중-루프를 갖는 시간포착"이란 제목의 미국 특허 5,446,416호가 있다. 이것은 주파수 로크루프(Frequency Lock Loop; FLL)와 독립 PLL을 포함하는 이중 루프시스템을 이용한다. PLL이 PFD를 사용하는 반면, FLL은 FDC를 사용한다.

작동시, 출력클록의 출력주파수가 목표 출력주파수의 범위를 벗어난 경우, FLL이 작동되어 출력클록 주파수를 기준클록과 동기한다. 이 시점에서, PLL은 작동되지 않는다. 출력주파수가 목표 출력주파수 범위 내에 있는 경우, FLL은 작동이 멈추고 PLL은 작동이 개시되어 출력클록의 위상을 맞춘다. 이 시스템의 문제점은 기준클록신호 드리프트(가령, 주파수나 위상의 변화)가 목표 출력주파수 범위를 넘는 경우에, PLL의 작동이 멈추고, FLL은 다시 작동을 개시하는데 있다. 기준클록이 드리프트를 계속하는 경우, PLL 시스템과 FLL시스템은 작동과 정지를 교대로 하게 된다. 따라서, FLL과 PLL간의 교대는 불안정 시스템이 되는 결과를 낳는다.

이러한 문제점들을 해결하기 위해서, 본 발명은 신규한 PLL 가속시스템을 개시한다.

따라서, 본 발명의 목적은 정상상태에 도달하는데 빠른 응답시간과 작은 감쇠를 갖는 PLL을 제공하는데 있다.

본 발명의 다른 목적은 불안정한 시스템을 초래함이 없이, 위상 검파기(PFD)와 협동하는 검파 카운터(FDC)에 대한 동기방법을 제공하는데 있다.

본 발명의 또 다른 목적은 PLL 시스템에서 사용할 수 있는 자동-정지 FDC를 제공하는데 있다.

본 발명의 또 다른 목적은 비교적 작은 칩 면적을 필요로 하면서도 주파수 생성에 대해 빨리 안정되는 PLL을 생성하는 집적회로를 제공하는데 있다.

도 1은 PFD를 이용하는 종래의 PLL 회로도,

도 2a와 2b는 종래 PLL에서 DC오프셋 전압V_ⅰ의 파형도로, 정상조건을 달성하기 위한 상승시간 변경효과를 도시한 도면,

도 3은 본 발명의 PLL 시스템의 회로도,

도 4는 소정 주파수범위에 도달하는 클록출력 이전 기간동안의 본 발명의 기능 회로도,

도 5a 내지 5f는 본 발명의 일실시예에 따르는 FDC의 개략도,

도 6은 클록출력이 소정 주파수범위에 도달한 후의 본 발명의 기능 회로도,

도 7은 도 3 내지 도 6에 도시한 본 발명의 실시예에 따른 PLL의 응답을 보인 시간 다이어그램,

도 8a와 8b는 각각, 본 발명의 실시예에 따른 루프필터의 개략적인 블록도 및 상세도.

♣도면의 주요부분에 대한 부호의 설명♣

300:PLL 시스템 310:FDC

320:PFD 340:클록 출력신호

360:루프필터 370:VCO

380:주파수 분리기 510:주파수 분리회로

520:주파수 카운터회로 530:비교회로

540:정지회로 810, 840:전원

820:충전스위치 830:방전스위치

850:레지스터 860:커패시터

이들 및 그 밖의 다른 본 발명의 목적은 본 발명에 따른 위상 동기루프(PLL)에 의해서 달성된다. 본 발명은 클록출력을 기준클록과 동기하는 PLL 시스템을 포함한다. 본 발명에 따르는 PLL 시스템은 동기기간의 개시 때에만 작동되는 주파수 검파기의 검파 카운터(FDC)를 이용한다. 초기에, FDC는 소망의 주파수영역 이내에서 PLL 시스템을 건너뛴다. 소망의 주파수영역에 도달되면, FDC는 작동을 멈춘다. 다음에, PFD는 FDC와 교체되어 클록출력과 기준클록이 동기될 때까지 클록출력의 위상과 주파수를 바꾼다.

FDC의 작동이 정지된 후에 기준클록이 드리프트되는 경우, PFD는 클록출력을 기준클록과 재동기하기 위한 동작을 계속한다. 드리프트도(degree of drift)에도 불구하고 FDC의 작동이 정지된 후에 다시 작동이 개시되지 않는다. 따라서, FDC와 PFD가 서로 간섭되어 불안정한 시스템을 만드는 경우는 전혀 없다. 또한, 초기 동기화 동안 FDC를 사용함으로써, PLL 시스템은 큰 감쇠 없이도 신속히 정상상태를 달성한다. 그밖에도, 본 발명은 큰 감쇠가 없으므로, 회로는 작은 집적회로면적을 이용할 수 있으며, 적은 전력을 소비하며, 종래의 장치에 비해 래치-업과 연관된 문제가 적다. 그러므로, 본 발명은 플로피 디스크 제어회로와 같은 다른 집적회로를 갖는 칩 상에 쉽게 집적될 수 있다.

첨부도면을 참조하여 이루어지는 본 발명에 대한 이하의 설명에 의해 상기한 특징과 이점 및 그 밖의 것들이 논증된다. 주지하는 바와 같이, 도면은 단지 예시의 목적에 불과하며 본 발명의 범위를 한정하는 것은 아니다. 첨부도면과 함께 참조하는 것이 본 발명을 가장 잘 이해할 수 있다.

도 3은 본 발명에 따는 PLL 시스템(300)의 실시예를 나타낸다. 본 발명에 따르는 PLL 시스템은 검파 카운터(FDC)(310)와 위상 검파기(PFD)(320)를 포함한다. FDC(310)는 F_UP신호(312), F_DOWN신호(314), F_LOCK신호(316)를 포함하는 3개의 출력신호를 갖는다. 도시한 바와 같이, PFD(320)는 업(UP)신호(322)와 다운(DOWN)신호(324)를 포함하는 2개 출력신호를 생성한다. 또한, PLL 시스템은 루프 필터(360), 전압조절 오실레이터(VCO)(370), 주파수 분리기(+N)(380)를 이용한다.

도 8a와 8b는 각각, 본 발명의 실시예에 따른 루프필터의 개략적인 블록도 및 상세도이다. 도시한 루프필터는 충전용 전원(810), 충전스위치(L_UP)(820), 충전용 전원(840), 방전스위치(L_DOWN)(830), 저항회로(레지스터 850), 커패시턴스 회로(커패시터 860)를 지닌다. 도시된 바와 같이, 커패시터(860)는 서로 연결된 전원 및 드레인을 지닌 다중 평행연결 PET 트랜지스터를 포함할 수도 있다.

작동시, L_UP신호에 응답하여 충전스위치(820)와 커패시터(860)가 닫히고 레지스터(850)를 통해서 커패시터(860)가 충전됨으로써, 전압은 VCO로 증가된다. L_DOWN신호에 응답하여, 방전스위치(830)가 닫히고 레지스터(850)를 통해서 커패시터(860)가 방전됨으로써, 전압은 VCO로 감소된다. (아래에 보다 상세하게 설명하는)FDC의 작동으로 인해서, L_UP신호와 L_DOWN신호는 동시에 존재하지 않는다.

도 3으로 돌아가서, VCO(370)는 루프필터(360)로부터 출력신호(가령, 전압)를 받아서 클록 출력신호(340)를 생성한다. 주파수 분리기(380)는 VCO(370)로부터 클록 출력신호(340)를 받아서 FDC(310) 및 PFD(320)에 의해 수신되는 보정신호(CLKIN)를 생성한다.

초기에, PLL 시스템(300)은 폐루프시스템의 요소로서 PFD(320)를 사용하지 않는다. 도시한 바와 같이, F_LOCK신호(316)는 AND 게이트(350, 352), OR 게이트(354, 356) 및 F_LOCK신호(316)를 사용하는 PLL 시스템(300)의 작동에 의해 PFD(320)를 이동시킨다. F_LOCK신호는 PFD(320)출력신호에 대한 이네이블 신호(enable signal)로 작동한다. 특히, F_LOCK신호는 각각, UP 및 DOWN 신호를 받는 AND 게이트 (350, 352)에 의해서 수신된다. AND 게이트(350, 352)로부터의 각 출력은 각각, F_UP신호와 F_OOWN신호를 받는 OR 게이트(354, 356)에 의해 수신된다.

도시된 실시예에 있어서, F_LOCK신호(316)는 CLKIN신호가 (이하에 보다 상세하게 설명하는)소정의 주파수영역에 도달하기 이전 기간동안에는 낮다. 이 기간 중에, PLL 시스템(300)은 주파수 추종시스템으로서 작동한다. 작동시, FDC(310)는 소정의 주파수영역에 도달할 때까지 동작을 계속한다. 이 때, FDC(310)는 클록출력(340)의 주파수에도 불구하고 동작을 멈춘 후에, 다시 기동되지 않는다.

도 4는 소정 주파수범위에 도달하는 클록출력 이전 기간동안의 본 발명의 기능 회로도를 나타낸다. 이 기간동안, 검파 카운터의 출력은 PLL 시스템(300)을 제어한다. 작동시, 루프필터(L_UP, L_DOWN)의 입력은 F_UP신호(312)와 F_OOWN신호(314)와 각각, 유효하게 연결된다. 도시된 실시예에서, 소정 주파수영역에 도달한 후에, F_LOCK신호는 높아진다. 3개의 클록사이클 후에, 검파 카운터는 자동으로 동작이 정지되며 F_UP신호(312)와 F_OOWN신호(314)는 낮아져 이후에도 낮은 상태를 유지한다.

도 5a 내지 5f는 본 발명의 일실시예에 따르는 FDC를 나타낸다. 도시한 바와 같이, FDC(510∼540)는 주파수 분리회로(5a의 510), 주파수 카운터회로(5c∼5e의 520), 비교회로(5b의 530) 및 자동 정지회로(5f의 540)를 포함한다. 본 기술분야에 통상의 지식을 가진 자라면, 도시된 실시예와 동일한 주파수 분리 및 정지기능을 제공할 수 있는 FDC는 그밖에도 여러 가지 다른 형상을 지닐 수 있다는 것을 당연히 이해할 수 있을 것이다.

작동시, 기준클록(CLK14M)은 주파수 분리회로(510)에 의해서 분리되어 DLKD16 신호를 생성한다. 도 3에 도시한 바와 같이, 주파수 카운터회로(520)는 주파수 분리기(380)에 의해서 생성된 매 CLKIN 신호를 카운트한다. CLKD16의 모든 클록킹 변환(가령, 저변환 내지 고변환)에 대한 주파수 카운터회로(520)의 소정출력은 소정 주파수영역과 비교 및 래치된다.

도시한 실시예에 있어서, 주파수 카운터회로(520)의 가장 큰 비트(가령, fc<6>)는 F_UP신호(312)가 생성되었을 때 결정되도록 테스트함으로써, 소정 주파수영역의 낮은 범위를 정한다. 주파수 카운터회로(520)중 4개의 가장 큰 비트(가령, fc<6>, fc<5, fc<4> 및 fc<3)는 F_DOWN신호(314)가 생성되었을 때 결정되도록 테스트함으로써, 소정 주파수영역의 높은 범위를 정한다.

작동시, 비교회로(530)는 클록출력(340)의 주파수가 상승될 때 F_up신호(312)를 생성한다. 비교회로(530)는 클록출력(340)의 주파수가 하강될 때 F_DOWN신호(314)를 생성한다. 비교회로(530)는 클록출력(340)의 주파수가 소정 주파수영역에 도달할 때 F_LOCK신호(316)를 생성한다. 그러므로, 비교회로(530)는 소정 주파수영역을 결정한다.

도시한 실시예에서, 주파수 분리회로(510)에 의해 정해짐에 따라, 비교회로에서의 리셋기간은 16÷CLK14M과 같다. CLK14M=14.318㎒에 대한 리셋기간=1.117㎲이다. CLKIN 신호가 120÷1.117㎲(가령, 107㎒)보다 큰 경우, F_DOWN신호(314)가 생성된다. CLKIN 신호가 64÷1.117㎲(가령, 57.29㎒)보다 작은 경우, F_UP신호(312)가 생성된다. 그러므로, 도시한 실시예에 대한 소정 주파수영역은 57.29㎒ 내지 107㎒이다. 그러나, 본 기술분야에 통상의 지식을 가진 자라면, 소정 주파수영역은 쉽게 좁히거나 변경하는 것도 물론 가능하다.

도시한 바와 같이, 록킹 주파수기간에 대한 소정 주파수영역이 유지되는 것이 표시되고, 기준클록(330)(록킹 주파수기간)중 3개의 클록사이클에 대한 F_LOCK신호(316)가 활성화되면, 정지회로(540)는 STOP 및 STOPB신호를 생성한다. F_LOCK신호(316)가 높게 구동되는 반면에, STOP 및 STOPB신호는 F_UP신호(312)와 F_DOWN신호(314)는 낮게 구동된다. RSTB신호가 수신될 때까지 F_UP신호(312), F_DOWN신호(314), F_LOCK신호(316)는 FDC(310)를 효과적으로 억지하며, PFD(320)를 이네블링하는 그와 같은 상태로 남는다. 새로운 기준클록이 수신되면 RSTB신호를 시스템에 사용할 수 있다.

록킹 주파수기간 후에, FDC는 작동을 멈추며 PFD는 PLL 시스템에 의해 작동을 개시한다. 도 6은 클록출력이 소정 주파수범위에 도달한 후의 본 발명의 기능 회로도를 나타낸다. 이 기간중에, PFD(300)의 출력은 PLL 시스템(300)을 제어한다. 작동시, 루프필터의 입력(L_UP와 L_DOWN)은 업(UP)신호(322) 및 다운(DOWN)신호(324)와 유효하게 연결되어 있다.

도 7은 도 3 내지 도 6에 도시한 본 발명의 실시예에 따른 PLL 응답을 보인 시간 시뮬레이션을 나타낸다. 위에서 설명한 바와 같이, PLL 시스템(300)은 주파수가 시간(T1)에서 록크되기 전에 주파수 종동기(frequency follower)로서 작용한다. 시간(T1)이전에, FDC(310)의 출력은 DC 오프셋 전압(V_i)값을 제어한다. 주파수 록킹기간을 따르는 시간(T1)후에, FDC(310)의 출력은 F_LOCK신호(316)에 의해 억지되며, PFD(320)는 DC 오프셋 전압(V_i)값을 제어한다. 바꾸어 말하면, 시간(T1)후에, 시스템은 통상의 PLL로서 작용한다.

본 발명에서 개시한 PLL 시스템은 통상의 PLL로서 안정적이면서도 적은 시간에 정상상태의 출력을 만들어낸다. 또한, 주파수 록킹시간(가령, 소정 주파수영역에 도달된 후에 유지되는 시간)FDC는 효과적으로 억지되므로, 본 발명의 PLL 시스템은 기준클록 드리프트 시간동안 상호작용하는 FDC와 PFD에 의해 아무런 문제가 없다. 그러므로, 본 발명의 PLL 시스템은 기준클록 드리프트 시간동안 안정적이다.

결국, 지금까지의 설명은 단지 본 발명을 예시한 것이었다. 본 기술분야에 통상의 지식을 가진 자라면 다음 청구범위의 정신 및 범주를 벗어남이 없이 무수히 많은 실시예를 구현하는 것이 가능하다.

Claims (12)

1. 입력신호와 클록 출력신호를 수신하도록 배열되고 상기 클록 출력신호가 소정 주파수영역에 도달할 때까지 FDC(Frequency Detector Counter)보정신호를 생성하도록 배열된 검파 카운터(FDC)와;

   상기 입력신호와 상기 클록 출력신호를 수신하도록 배열되고 상기 클록 출력신호가 상기 입력신호와 동일하지 않으면 PFD(Phase Frequency Detector)보정신호를 생성하도록 배열된 위상 검파기(PFD)와;

   상기 FDC 보정신호 및 상기 PFD 보정신호를 수신하도록 배열되고, 상기 수신신호에 응답하여 출력전압을 생성하도록 배열된 루프필터와;

   상기 출력전압을 수신하고 상기 클록 출력신호를 생성하도록 배열된 전압조절 오실레이터를 포함하는 위상 동기루프(Phase Lock Loop, PLL).
2. 제 1항에 있어서,

   상기 FDC 보정신호 및 상기 PFD 보정신호를 수신하도록 배열되고, 상기 클록 출력신호가 소정 주파수영역에 도달할 때까지 상기 루프필터에 상기 FDC 보정신호를 제공하도록 배열되며, 상기 클록 출력신호가 상기 소정 주파수영역에 도달한 후에 상기 루프필터에 상기 PFD 보정신호를 제공하도록 배열된 필터회로를 더 포함하는 PLL.
3. 제 1항에 있어서,

   상기 FDC는 상기 입력신호를 수신하도록 배열된 주파수 분리기와;

   상기 클록 출력신호를 수신하도록 배열된 주파수 카운터와;

   주파수 분리기 출력과 주파수 카운터출력을 수신하도록 배열되고, 상기 FDC 보정신호를 생성하도록 배열된 비교회로를 더 포함하는 PLL.
4. 제 1항에 있어서,

   상기 FDC 보정신호는 업신호(up signal), 다운신호(down signal), 록크신호(lock signal)를 포함하되:

   (a) 상기 FDC는 상기 클록 출력신호가 상기 소정 주파수영역보다 작은 경우에 상기 업신호를 생성하고, 상기 루프필터는 상기 업신호에 응답하여 상기 출력전압을 증가하도록 배열되고;

   (b) 상기 FDC는 상기 클록 출력신호가 상기 소정 주파수영역보다 큰 경우에 상기 다운신호를 생성하고, 상기 루프필터는 상기 다운신호에 응답하여 상기 출력전압을 감소시키도록 배열되며;

   (c) 상기 FDC는 상기 클록 출력신호가 상기 소정 주파수영역 내에 있는 경우에 상기 록크신호를 생성하고, 상기 루프필터는 상기 록크신호에 응답하여 상기 PFD 보정신호를 수신하도록 배열된 PLL.
5. 제 3항에 있어서,

   상기 FDC 보정신호는 업신호(up signal), 다운신호(down signal), 록크신호(lock signal)를 포함하되:

   (a) 상기 비교회로는 상기 주파수 카운터출력이 상기 주파수 분리기출력의 소정 인터벌내의 프리세팅 값보다 작은 경우에 상기 업신호를 생성하고;

   (b) 상기 비교회로는 상기 주파수 카운터출력이 상기 주파수 분리기출력의 소정 인터벌내의 프리세팅 값보다 큰 경우에 상기 업신호를 생성하고;

   (c) 상기 비교회로는 상기 업신호와 상기 다운신호가 생성되지 않는 경우에 상기 록크신호를 생성하도록 배열되고, 상기 루프필터는 상기 록크신호에 응답하여 상기 PFD 보정신호를 수신하도록 배열된 PLL.
6. 제 5항에 있어서,

   상기 주파수 분리기출력의 소정 인터벌은 제 1소정 인터벌이며, 상기 록크신호와 상기 주파수 분리기 출력신호를 수신하도록 배열된 정지회로를 포함하되, 상기 록크신호가 상기 주파수 분리기출력의 제 2소정 인터벌 동안에 출현하는 경우, 상기 비교회로를 억지하는 정지신호를 생성하도록 배열된 PLL.
7. 제 1항에 있어서,

   이 PLL은 상기 클록 출력신호가 상기 소정 주파수영역에 도달하기 전에 상기 입력신호의 주파수와 동기하도록 배열된 PLL.
8. 제 1항에 있어서,

   이 PLL은 상기 클록 출력신호가 상기 소정 주파수영역에 도달한 후에 상기 입력신호의 주파수 및 위상과 동기하도록 배열된 PLL.
9. 제 4항에 있어서,

   상기 루프필터는

   (a) 상기 업신호를 수신하도록 연결되고 이 업신호에 응답하여 상기 출력전압을 증가하도록 배열된 충전스위치와;

   (b) 상기 다운신호를 수신하도록 연결되고 이 다운신호에 응답하여 상기 출력전압을 감소하도록 배열된 방전스위치를 포함하는 PLL.
10. 상기 클록 출력신호가 소정 주파수영역에 도달할 때까지 주파수 보정신호를 생성하고 그 후에는 상기 주파수 보정신호를 생성하지 않으며, 상기 신호는 상기 입력신호 및 상기 클록출력에 의해 생성되는 단계와;

    상기 클록 출력신호가 상기 입력신호와 동일하지 않은 경우 위상/주파수 보정신호를 생성하는 단계와;

    상기 주파수 보정신호와 상기 위상/주파수 보정신호에 응답하여 출력전압을 생성하는 단계 및;

    상기 출력전압에 응답하여 상기 클록 출력신호를 생성하는 단계를 포함하는 클록 출력신호를 입력신호와 동기하는 방법.
11. 제 10항에 있어서,

    상기 주파수 보정신호 생성단계는:

    상기 입력신호를 분리하는 단계와;

    상기 클록 출력신호의 주파수를 카운트하는 단계와;

    입력신호와 상기 클록 출력신호의 주파수를 비교하여 상기 주파수 보정신호를 생성하는 단계를 더 포함하는 방법.
12. 제 10항에 있어서,

    상기 주파수 보정신호 생성단계는:

    상기 클록 출력신호가 상기 조정 주파수영역보다 작은 경우에 업 주파수 보정신호를 생성하고 상기 업 주파수 보정신호에 응답하여 상기 출력전압을 증가하는 단계와;

    상기 클록 출력신호가 상기 조정 주파수영역보다 큰 경우에 다운 주파수 보정신호를 생성하고 상기 다운 주파수 보정신호에 응답하여 상기 출력전압을 감소하는 단계를 더 포함하는 방법.