KR100337998B1 - 위상동기루프회로 - Google Patents

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아쯔시 하세가와
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

위상 동기 루프 회로는 인가된 제어 전압에 의해 제어되는 주파수를 가지고 있는 출력 신호를 생성하는 전압 제어 발진기, 입력 신호와 전압 제어 발진기의 출력 신호와의 위상 또는 주파수를 비교하기 위한 비교 회로, 비교 회로의 출력 신호를 수신하여 전압 제어 발진기에 인가되는 제어 전압을 생성하기 위한 전하 펌프 및 루프 필터를 포함한다. 비교 회로의 출력 신호를 수신하여 전압 제어 발진기, 비교 회로, 및 제어 전압 출력 회로로 구성되는 위상 동기 루프의 중심 주파수를 비교 회로의 출력 신호의 펄스폭을 기초로해서 제어하는 제어 회로가 부가적으로 제공된다. 그래서, 디지털 회로만의 단순한 구성으로 확대된 캡쳐 레인지와 높은 안정성을 가지고 있는 PLL 회로가 구현될 수 있다.

Description

위상 동기 루프 회로{PHASE LOCKED LOOP CIRCUIT}
본 발명은 위상 동기 루프 회로(이하 PLL 회로라 부름)에 관한 것으로, 특히 넓은 캡쳐 레인지(capture range)와 높은 안정성을 가지고 있는 PLL 회로에 관한 것이다.
도 5는 일반적인 PLL 회로를 도시하는 블럭도이다. 도시된 PLL 회로는 하나의 입력이 입력 신호(1)를 수신하도록 접속된 위상/주파수 비교 회로( PFD; 3), 위상/주파수 비교 회로(3)로부터 UP 신호(11)와 DOWN 신호(12)를 수신하는 전하 펌프(4), 입력이 전하 펌프(4)의 출력에 접속되는 루프 필터(저대역 통과 필터; LPF; 5), 및 입력이 루프 필터(5)의 출력과 접속되고 출력은 위상/주파수 비교 회로(3)의 또 다른 입력에 접속되는 전압 제어 발진기(VCO; 2)를 포함한다.
위상/주파수 비교 회로(3)는 입력 신호(1)와 전압 제어 발진기(2)의 출력 신호와의 위상 또는 주파수를 비교하고, 입력 신호(1)와 전압 제어 발진기(2)의 출력 신호와의 위상차 또는 주파수차에 대응한 폭을 가진 펄스 신호인 UP 신호(11)와 DOWN 신호(12)를 출력한다. 전하 펌프(4)는 UP 신호(11)가 액티브한 경우 내부 충전 스위치(도시하지 않음)가 ON 상태로 놓여져서 내부 충전 스위치의 ON 기간동안 내부 커패시터(도시하지 않음)를 충전하고, UP 신호가 인액티브한 경우에는 내부 충전 스위치가 OFF 상태로 놓여져서 내부 커패시터의 전위를 유지하며, DOWN 신호(12)가 액티브한 경우 내부 내부 방전 스위치(도시하지 않음)가 ON 상태로 놓여져서 방전 스위치의 ON 기간동안 내부 커패시터를 방전하고, 또한, DOWN 신호(12)가 인액티브한 경우에는 내부 방전 스위치는 OFF 상태로 놓여져서 내부 커패시터의 전위를 유지하도록 구성된다. 그래서, 전하 펌프(4)의 내부 커패시터에 저장된 전하는 UP 신호(11)와 DOWN 신호(12)에 따라서 선택적으로 충전, 방전, 또는 유지된다.
루프 필터(5)는 전하 펌프에 저장된 전하의 충/방전에 따라서 변하는 전압을 평활한다. 루프 필터(5)의 출력 전압에 따라서, 전압 제어 발진기(2)는 전압 제어 발진기(2)의 발진 주파수를 제어하여 전압 제어 발진기(2)로부터 출력된 발진 신호와 입력 신호(1)와의 위상차 또는 주파수차를 0으로 하게 한다.
일반적으로, PLL 회로가 디지털 회로를 포함하는 시스템의 클럭을 발생시키기 위해 이용되는 경우, 시스템이 취할 수 있는 모든 가능한 모드에 대해서 클럭을 공급하기 위해서는 PLL 회로의 캡쳐 레인지를 확대할 필요가 있다.
예를 들면, 일본 특허 출원 예비 심사 공보 No. JP - A - 04 - 070122 (JP-A-04-070122의 영문 요약서는 일본 특허청에서 입수할 수 있고, JP-A-04-070122의 영문 요약서의 내용 전체를 참고상 본 출원에 들어있다)는 PLL 회로의 캡쳐 레인지를 확대하기 위한 종래 기술 PLL 회로를 기재하고 있다. 도 6을 참고로해서 이러한 종래 기술 PLL 회로의 블럭 다이어그램이 도시된다.
도 6에서, 도 5에 도시된 것들과 동일한 부재는 동일 참조 번호가 주어져 있고 그에 관한 설명은 생략한다. 도 6에 도시된 것처럼, 본 종래 기술 PLL 회로는 클럭 회로(18)로부터 임의의 클럭(CK)를 카운팅하기 위한 카운터(6), 카운터(6)의 값을 래치하고 홀딩하기 위한 레지스터(24), 및 레지스터(24)에 홀드된 값에 따라서 조절되는 전류를 아날로그 가산기(27)의 하나의 입력에 공급하기 위한 전류 스위치(7)을 포함하고, 여기에서 아날로그 가산기(27)에 있어서 또 다른 입력은 루프 필터(5)의 출력에 접속되고 출력은 전압 제어 발진기(2)의 입력에 접속된다. 이 종래 기술 PLL 회로는 카운터(6)와 레지스터(24)를 리셋하기 위한 리셋 회로(8), 제1 기준 전압 (VRO)와 제2 기준 전압(VR)을 생성하기 위한 기준 전압 회로(20), 루프 필터(5)의 출력 전압과 기준 전압(VR)을 비교해서 제어 신호를 출력하기 위한 비교기(21), 및 비교기(21)로부터의 제어 신호에 응답해서 카운터(6)와 레지스터(24)를 제어하는 스위치(23)를 제어하는 타이밍 회로(22)를 더 포함한다.
다음으로, 도 6에 도시된 종래 기술 PLL 회로의 동작을 도 6 및 도 6에 도시된 종래 기술 PLL 회로에 있어서 에러 전압과 제어 신호와의 관계를 도시하는 타이밍 챠트인 도 7을 참고로해서 기술된다. 여기에서, 제1 기준 전압(VRO)은 전압 제어 발진기(2)가 PLL 회로의 캡쳐 레인지의 중심 주파수에서 발진할 때, 전압 제어 발진기(2)에 인가되는 전압에 대응하고, 제2 기준 전압(VR)은 ΔV가 오프셋 값인 경우에 VR= (VRO-ΔV)로 정의된다. 전압 제어 발진기(2)가 PLL 회로의 캡쳐 레인지 밖의 저주파에서 발진할 때, 전류 스위치 회로(7)로부터 공급된 전류의 최소값은 전압 제어 발진기(2)에 공급된 전압에 대응한다.
첫째로, 전원이 온된 경우에, 카운터(6)와 레지스터(24)는 리셋 회로(8)로부터의 리셋 신호 RESET에 의해 리셋된다. 카운터(6)가 리셋된 후, 카운터(6)는 클럭 회로(18)로부터의 클럭(CK)을 카운트하기 시작하고, 카운터(6)의 카운트 값은 각 클럭마다 레지스터(24)에 의해 래치되며, 전류 스위치 회로(7)는 카운터(6)의 카운트 값에 비례해서 전류를 공급한다. 다시 말하면, 전류 스위치 회로(7)로부터 출력되는 전류는 카운터(6)의 카운트 값에 비례해서 점차 증가한다. 증가하는 전류에 따라서, 전압 제어 발진기(2)의 자주 주파수는 PLL 회로의 캡쳐 레인지 밖의 저주파로부터 점차 상승하고, 그 결과 발진 주파수는 결국 PLL 회로의 캡쳐 레인지내에 도달하게 되며, PLL 회로는 록크 상태가 된다.
반면에, 도 7에 도시된 것처럼, 전압 제어 발진기(2)의 출력 신호의 주파수가 PLL 회로의 캡쳐 레인지 밖일 경우는, 위상/주파수 비교 회로(3)는 제1 기준 전압(VRO)에 대응하는 에러 신호를 출력하고, 전압 제어 발진기(2)의 출력 신호의 주파수가 PLL 회로의 캡쳐 레인지내에 도달한 경우에는, 전압 제어 발진기(2)의 출력 신호와 입력 신호(1)와의 주파수차에 대응하는 에러 신호를 출력한다. 그래서, 이 때, 위상/주파수 비교 회로(3)는 제2 기준 전압(VR)보다 낮은 에러 신호를 출력하기 시작하고, 비교기(21)는 로 레벨의 제어 신호를 출력한다.
PLL 회로가 록크 상태로 된 후에, 전류 스위치 회로(7)로부터 출력된 전류가 증가하면, 위상/주파수 비교 회로(3)로부터 출력된 에러 전압은 도 7에 도시된 것처럼 증가한다. 루프 필터(5)의 출력이 제2 기준 전압(VR)에 도달한 경우, 비교기(21)의 출력은 하이 레벨로 되어, 타이밍 회로(22)의 출력을 로 레벨로 되게 하며, 스위치(23)를 제어하여 레지스터(24)는 더 이상 카운터(6)의 새로운 카운트 값을 래치하지 않으므로 전류 스위치 회로(7)의 출력 전류는 레지스터(24)에 홀드된 용량에 의해 지정되는 값으로 고정되는 결과가 된다. 그 후에 PLL 회로의 제어 루프만이 동작한다.
상기 언급한 종래 기술 PLL 회로에서, 전압 제어 발진기(2)의 자주 주파수는 PLL 회로의 캡쳐 레인지 밖의 저주파로부터 강제적으로 변화되고, 전압 제어 발진기(2)의 자주 주파수가 PLL 회로의 캡쳐 레인지에 도달하면 PLL 회로는 에러 전압의 변화를 감지해서 제어된다. 그래서, 캡쳐 레인지를 실질적으로 확대할 수 있다.
그러나, 상기 언급한 종래 기술 PLL 회로는 기준 전압 회로(20)와 비교기(21)를 필요로 하므로 회로 규모가 증대하게 된다. 또, 상기 언급한 종래 기술 PLL 회로는 온도 변동이나 전원 전압 변동에 민감하므로, 그들을 보상할 필요가 있기 때문에 캡쳐 레인지의 확대가 불가능하여 지터량의 개선은 곤란하다.
따라서, 본 발명의 목적은 종래 기술의 상기 언급한 문제들을 극복하는 PLL 회로를 제공하는 것이다.
본 발명의 또 하나의 목적은 간단한 디지털 회로로 구성될 수 있고, 확대된 캡쳐 레인지와 높은 안정성을 가지고 있는 PLL 회로를 제공하는 것이다.
인가된 제어 전압에 의해 제어되는 주파수를 가지고 있는 출력 신호를 생성하는 전압 제어 발진기, 입력 신호와 전압 제어 발진 회로의 출력 신호와의 위상 또는 주파수의 비교를 행하는 비교 회로, 및 비교 회로의 출력 신호를 수신하여 전압 제어 발진기, 비교 회로, 및 제어 전압 출력 회로로 형성되는 위상 동기 루프의 중심 주파수를 비교 회로의 출력 신호의 펄스폭을 기초로해서 제어하기 위한 수단을 포함하는 본 발명에 따른 위상 동기 루프에 의해 본 발명의 상기 및 다른 목적이 달성된다.
본 발명의 다른 하나의 측면을 따르면, 인가된 제어 전압에 의해 제어되는 주파수를 가지는 출력 신호를 생성하는 전압 제어 발진기, 입력 신호와 전압 제어 발진기의 출력 신호와의 위상 또는 주파수를 비교하기 위한 비교 회로, 비교 회로의 출력 신호를 수신하여 전압 제어 발진기에 인가된 제어 전압을 생성하기 위한 제어 전압 출력 회로, 클럭 신호를 카운트하기 위한 카운터, 카운터의 카운트값을 수신하여 전압 제어 발진기, 비교 회로, 및 제어 전압 출력 회로로 구성되는 위상 동기 루프의 중심 주파수를 카운터의 카운트 값을 기초로해서 제어하기 위한 제1 수단, 비교 회로의 출력 신호를 수신하는 지연 회로, 및 비교 회로의 출력과 지연 회로의 출력 신호를 수신하여 비교 회로의 출력 신호와 지연 회로의 출력 신호의 펄스폭 간의 논리곱 AND을 기초로해서 카운터의 카운팅 동작을 제어하기 위한 제2 수단을 포함하는 위상 동기 루프가 제공된다.
하나의 실시예에서, 제어 전압 출력 회로는 비교 회로의 출력 신호를 수신하여 전하를 선택적으로 충전 또는 방전하기 위한 전하 펌프, 및 전하 펌프의 출력을 수신하여 평활하고 전압 제어 발진기에 인가되는 제어 전압을 출력하는 루프 필터를 포함한다. 제1 수단은 카운터의 카운트 값을 수신하여 카운터의 카운트 값에 대응하는 전류를 부가적으로 전압 제어 발진기에 제공함으로써 전압 제어 발진기로 구성되는 위상 동기 루프의 중심 주파수를 카운터의 카운트 값을 기초로해서 제어하는 전류 스위치를 포함한다.
본 위상 동기 루프 회로에서, 카운터는 전압 제어 발진기의 출력 신호를 클럭 신호로서 수신할 수 있다.
본 발명의 또 다른 측면에 따르면, 인가된 제어 전압에 의해 제어되는 주파수를 가지는 출력 신호를 생성하는 전압 제어 발진기, 입력 신호와 전압 제어 발진기의 출력 신호와의 위상 또는 주파수의 비교를 행하고 입력 신호가 전압 제어 발진기의 출력 신호보다 위상이 앞서고 있거나 또는 주파수가 높은 경우에 UP 신호를 출력하고, 입력 신호가 전압 제어 발진기의 출력 신호보다 위상이 늦거나 또는 주파수가 낮은 경우에 DOWN 신호를 출력하는 비교 회로, 비교 회로의 UP 신호와 DOWN 신호를 수신하여 전하를 선택적으로 충/방전시키는 전하 펌프, 전하 펌프의 출력을 수신하고 평활하여 전압 제어 발진기에 인가되는 제어 전압을 출력하는 루프 필터, 클럭 신호를 카운트하는 카운터, 카운터의 카운트 값을 수신하여 카운터의 카운트 값에 대응하는 전류를 전압 제어 발진기에 부가적으로 공급함으로써 전압 제어 발진기로 구성되는 위상 동기 루프의 중심 주파수를 카운터의 카운트 값을 기초로해서 제어하는 전류 스위치, UP 신호를 수신하는 제1 지연 회로, DOWN 신호를 수신하는 제2 지연 회로, UP 신호와 제1 지연 회로의 출력을 수신하여 UP 신호와 제1 지연 회로의 출력간의 펄스폭의 제1 논리곱 AND인 UP 인에이블 신호를 출력하는 제1 AND 게이트, DOWN 신호와 제2 지연 회로의 출력을 수신하여 DOWN 신호와 제2 지연 회로의 출력간의 펄스폭의 제2 논리곱 AND인 DOWN 인에이블 신호를 출력하는 제2 AND 게이트, 및 UP 인에이블 신호와 DOWN 인에이블 신호를 수신하여 UP 인에이블 신호와 DOWN 인에이블 신호와의 논리합 OR인 카운터 인에이블 신호를 카운터에 출력하는 OR 게이트를 포함하는 위상 동기 루프가 제공된다.
양호한 실시예에서, 위상 동기 루프는 UP 신호와 DOWN 신호를 수신하여 카운터의 카운트 업 또는 카운트 다운을 결정하는 UP/DOWN 신호를 카운터에 출력하는 수단을 더 포함한다.
본 위상 동기 루프 회로에서는 카운터는 전압 제어 발진기의 출력 신호를 클럭 신호로서 수신할 수 있다.
상기 언급한 것과 같이, 본 발명에 따른 위상 동기 루프 회로에서는 위상/주파수 비교 회로, 제어 전압 출력 회로(전하 펌프 및 루프 필터), 및 전압 제어 발진기로 구성되는 위상 동기 루프의 중심 주파수를 위상/주파수 비교 회로의 펄스폭에 의해 자유롭게 시프트할 수 있기 때문에, 단순한 디지털 회로만으로서 구성되고 확대된 캡쳐 레인지와 높은 안정성을 가진 PLL 회로를 구현할 수 있다.
본 발명의 상기 및 다른 목적, 특징 및 잇점은 동반하는 도면을 참고한 본 발명의 양호한 실시예에 대한 이후의 설명으로부터 분명하게 될 것이다.
도 1은 본 발명에 따른 PLL 회로의 제1 실시예의 블럭 다이어그램.
도 2는 본 발명에 따른 PLL 회로에서 전압 제어 발진 회로의 제어 전압과 출력 주파수를 도시하는 그래프.
도 3은 본 발명에 따른 PLL 회로의 동작을 설명하기 위한 타이밍 챠트도.
도 4는 본 발명에 따른 PLL 회로의 제2 실시예의 블럭 다이어그램.
도 5는 종래 PLL 회로의 블럭 다이어그램.
도 6은 또 다른 종래 기술 PLL 회로의 블럭 다이어그램.
도 7은 도 6에 도시된 종래 기술 PLL 회로에서 에러 전압과 제어 신호와의 관계를 도시하는 타이밍 챠트도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 입력 신호
2 : 전압 제어 발진기
3 : 위상/주파수 비교 회로
4 : 전하 펌프
5 : 루프 필터(LPF)
6 : 카운터
7 : 전류 스위치
8 : 리셋 회로
9, 10 : 지연 회로
11 : UP 신호
12 : DOWN 신호
13 : UP 인에이블 신호
14 : DOWN 인에이블 신호
15 : 카운터 인에이블 신호
16 : RS 래치
17 : UP/DOWN 신호
18 : 클럭
19 : 주파수 분할 회로(DIV)
도 1을 참조하면 본 발명에 따른 PLL 회로의 제1 실시예의 블럭 다이어그램이 도시된다. 도 1에서 도 5 및 도 6에 도시된 것들과 동일한 부재는 동일 참조 번호로 표시했다.
도시된 실시예는 도 5 및 도 6에 도시된 것들과 동일하게 전압 제어 발진기(VCO; 2), 위상/주파수 비교 회로(PFD; 3), 전하 펌프(4), 루프 필터(저대역 통과 필터; LPF; 5), 카운터(6), 전류 스위치 회로(7), 리셋 회로(8), 클럭 회로(18), 및 아날로그 가산기(27)를 포함한다. 도시된 실시예는 UP 신호(11)를 수신하는 지연 회로(9), DOWN 신호(12)를 수신하는 또 하나의 지연 회로(10), 지연 회로(9)의 출력과 UP 신호(11)를 수신하는 AND 게이트(30), 지연 회로(10)의 출력과 DOWN 신호(12)를 수신하는 또 하나의 AND 게이트(31), AND 게이트 (30) 및 (31) 각각의 출력을 수신하는 OR 게이트(32), 및 셋 입력이 UP 신호(11)와 DOWN신호(12) 중 하나를 수신하도록 접속되고 리셋 입력이 UP 신호(11)와 DOWN 신호(12) 중 다른 하나를 수신하도록 접속되는 RS 래치(리셋-셋 플립 플롭)를 더 포함한다. 카운터(6)는 리셋 회로(8)에 의해 리셋되어 클럭 회로(18)로부터 클럭(CK)을 카운트하기 시작하고, OR 게이트(32)의 출력과 RS 래치(16)의 출력에 의해 제어된다. 전류 스위치 회로(7)은 카운터(6)의 카운트 값에 의해 직접 제어된다. 이 카운터(6)는 업/다운 카운터이다.
이제, 제1 실시예의 동작을 기술한다.
전원이 온되거나, 시스템이 리셋된 경우에 카운터(6)는 리셋 회로에 의해 카운터의 최상위 비트만 '1'로, 카운터의 그외 비트는 '0'로 설정된다. 그리고나서, 카운터(6)는 클럭 회로(18)로부터 클럭(CK)를 카운트하기 시작한다.
전류 스위치 회로(7)는 카운터(6)의 값에 대응하는 전류를 아날로그 가산기(27)을 통해서 전압 제어 발진기(2)에 출력한다. 전압 제어 발진기(2)의 출력 주파수는 도 2에 도시된 것처럼 변하고, 도 2는 전압 제어 발진기(2)의 제어 전압과 출력 주파수를 도시하는 그래프이다. 반면에, 리셋 후에 위상/주파수 비교 회로(3)는 입력 신호(1)와 전류 스위치 회로(7)에 의해 결정되는 주파수를 가지는 전압 제어 발진기(2)의 출력 신호를 비교한다.
입력 신호(1)가 전압 제어 발진기(2)의 출력 신호보다 위상이 앞서고 있거나 또는 주파수가 높은 경우에, 위상/주파수 비교 회로(3)는 액티브 UP 신호(11)를 출력한다. 입력 신호(1)가 전압 제어 발진기(2)의 출력 신호보다 위상이 늦거나 또는 주파수가 낮은 경우에 위상/주파수 비교 회로(3)는 액티브 DOWN 신호(12)를 출력한다.
액티브 UP 신호(11) 및 액티브 DOWN 신호(12)는 주파수차 또는 위상차에 대응한 펄스폭을 가진 펄스 신호의 형태로 되어 있다. 액티브 UP 신호(11)는 지연 회로(9)와 AND 게이트(30)에 공급되고, AND 게이트(30)에 의해 UP 신호(11)와 지연 회로(9)의 출력 신호와의 논리곱 AND을 실행하여, 도 3에 도시된 것처럼 UP 신호(11)의 펄스폭이 지연 회로(9)의 지연시간보다 긴 경우에 AND 회로(30)는 UP 인에이블 신호(13)를 출력한다.
또한, 액티브 DOWN 신호(12)는 지연 회로(10)와 AND 게이트(31)에 공급되고, AND 회로(31)는 지연 회로(10)의 출력과 DOWN 신호(12)와의 논리곱 AND 동작을 실행하여, 도 3에 도시된 것처럼 DOWN 신호(12)의 펄스폭이 지연 회로(10)의 지연 시간보다 긴 경우에 AND 회로(31)는 DOWN 인에이블 신호(14)를 출력한다.
지연 회로(9) 및 (10)의 지연 시간은 전류 스위치 회로(7)에 의해 제어되는 전압 제어 발진기(2)의 자주 주파수의 증가 스텝폭을 기초로해서 임의로 설정된다. 뿐만 아니라, UP 인에이블 신호(13) 및 DOWN 인에이블 신호(14)는 카운터에 카운터 인에이블 신호(15)를 출력하는 OR 게이트(32)에 공급된다. 카운터 인에이블 신호(15)가 액티브인 기간 동안에는 카운터(6)가 카운팅 동작을 계속하는 액티브 상태를 유지한다. 반면에 RS 래치(16)가 UP 신호(11) 또는 DOWN 신호(12)에 의해 셋 또는 리셋되므로, RS 래치(16)는 카운터(6)의 카운트 업 및 카운트 다운을 결정하는 UP/DOWN 신호(17)를 생성한다. 예를 들면, RS 래치(16)가 UP 신호(11)에 의해 셋되면, UP/DOWN 신호(17)는 카운터(6)의 카운트 업을 가르키고, RS 래치(16)가DOWN 신호(12)에 의해 리셋되면 UP/DOWN 신호(17)는 카운터(6)의 카운트 다운을 가르킨다. 그래서, 인에이블 신호(15)의 시간폭은 전압 제어 발진기(2)의 출력 신호와 입력 신호(1)와의 주파수차 또는 위상차의 크기에 의해서 결정되며, 그 결과 카운터(6)에 의해 카운트되는 클럭(CK)의 갯수는 전압 제어 발진기(2)의 출력 신호와 입력 신호(1)와의 위상차 또는 주파수차의 크기에 따라서 변한다. 다시 말하면, 주파수차 또는 위상차가 클 때는 카운터(6)에 의해 카운트되는 클럭(CK)의 갯수는 크게 되며, 그 결과 카운터(6)의 카운트 값은 빠르게 변하고, 그래서 전류 스위치 회로(7)로부터 공급되는 전류의 변화량이 크게 된다. 반면에, 주파수차 또는 위상차가 작으면, 카운터(6)에 의해 카운트되는 클럭(CK)의 갯수는 작게 되고, 그 결과 카운터(6)의 카운트 값은 느리게 변하며, 그래서 전류 스위치 회로(7)로부터 공급되는 전류의 변화량은 작게 된다.
그래서, 전압 제어 발진기(2)의 자주 주파수는 입력 신호(1)와 전압 제어 발진기(2)의 출력 신호와의 주파수차 또는 위상차에 의해 다이나믹하게 제어된다. 전류 스위치 회로(7)를 통한 전압 제어 발진기(2)의 이러한 제어는 위상/주파수 비교 회로(3), 전하 펌프(4), 루프 필터(5), 및 전압 제어 발진기(2)로 이루어지는 제어 루프에 더해진다. 그러나, 도 3의 오른쪽 절반 부분에 도시된 것처럼 주파수차 또는 위상차가 지연 회로(9) 및 (10)의 지연 시간보다 작은 경우에, 카운터 인에이블 신호(15)가 액티브되지 않으며, 그 결과 위상/주파수 비교 회로(3), 전하 펌프(4), 루프 필터(5), 및 전압 제어 발진기(2)로 구성되는 제어 루프만이 작동한다.
반면에, 카운터(6)의 카운트 값이 최대값(예를 들면 "1111")에 도달한 경우, 최대 전류(즉, 최대 전압)이 아날로그 스위치(27)에 인가되므로, 전압 제어 발진기(2)의 출력 주파수는 도 2에 도시된 것처럼 루프 필터(5)로부터 출력되는 제어 전압에 응답해서 고주파 영역으로 변한다. 카운터(6)의 카운트 값이 최소값(예를 들면 "0")에 도달한 경우, 최소 전류(즉, 최소 전압)이 아날로그 스위치(27)에 공급되므로, 전압 제어 발진기(2)의 출력 주파수는 도 2에 도시된 것처럼 루프 필터(5)로부터 출력되는 제어 전압에 응답해서 저주파 영역으로 변한다. 다시 말하면, 위상/주파수 비교 회로(3), 전하 펌프(4), 루프 필터(5), 및 전압 제어 발진기(2)로 구성되는 제어 루프의 캡쳐 레인지의 중심 주파수는 전류 스위치 회로(7)로부터 공급되는 전류에 의해 자유롭게 시프트될 수 있다.
따라서, 본 발명에 따른 PLL 회로의 제1 실시예는 실질적으로 확대된 캡쳐 레인지와 단순한 구조로서 안정되게 동작할 수 있다.
도 4를 참조하면, 본 발명에 따른 PLL 회로의 제2 실시예의 블럭 다이어그램이 도시된다. 도 4에서 도 1에서 도시된 것들과 동일한 부재는 동일 참조 번호가 주어지고, 그에 관한 설명은 설명의 간략화를 위해 생략한다.
도 1과 도 4를 비교하면 알 수 있듯이, 제2 실시예는 전압 제어 발진기(2)와 위상/주파수 비교 회로(3)와의 사이에 주파수 분할기(19)가 삽입된 점에서 다르며, 그 결과 전압 제어 발진기(2)의 출력 신호의 주파수는 주파수 분할기(19)에서 설정된 주파수 분할비로 분할되는 주파수가 되게 한다. 뿐만 아니라, 지연 회로(9) 및 (10)의 지연 시간은 주파수 분할기(19)의 주파수 분할비를 고려해서 임의로 설정된다. 이것은 전압 제어 발진기의 출력 신호의 주파수는 주파수 분할기(19)의 주파수 분할비에 따라서 변하기 때문에 지연 시간이 조정되지 않으면 카운트 인에이블 신호(15)의 시간 길이와 카운터(6)의 카운트 업 갯수 또는 카운트 다운 갯수 사이와의 관계가 변하기 때문이다.
예를 들면, 지연 회로(9) 및 (10)의 지연 시간은 원하는 출력 클럭(40)의 하나의 기간과 동일하게 설정되며, 그 결과 UP 또는 DOWN 신호의 펄스폭이 셋 지연 시간보다 긴 경우에 카운터(6)는 카운트 업 또는 다운되어, 전류 스위치 회로(7)로부터의 전류에 의해 전압 제어 발진기(2)의 자주 주파수를 변화시키며, UP 또는 DOWN 신호의 펄스폭이 셋 지연 시간보다 짧은 경우에는 카운터(6)의 카운팅 업 또는 카운팅 다운은 중지되고, PLL 회로의 본래 루프만이 동작한다.
또한, 도 1과 도 4를 비교하면 알 수 있듯이 제2 실시예는 클럭 회로(18)가 생략되고, 전압 제어 발진기(2)의 출력 신호가 카운터(6)에 공급된다는 점이 다르다. 그래서, 외부 클럭은 더 이상 필요하지 않다.
상기 언급한 2개의 특징을 제외하고 제2 실시예는 제1 실시예와 동일하고, 제2 실시예의 기본적인 동작은 제1 실시예와 동일하며, 그래서 제1 실시예에서 얻어진 것과 동일한 장점이 제2 실시예에서 얻어질 수 있다.
상기로부터 알 수 있듯이, 본 발명에 따른 PLL 회로에서 위상/주파수 비교 회로(3), 전하 펌프(4), 루프 필터(5), 및 전압 제어 발진기(2)로 구성되는 위상 동기 루프의 중심 주파수는 위상/주파수 비교 회로의 펄스폭에 의해 자유롭게 시프트될 수 있으므로 디지털 회로만의 단순한 구성으로, 확대된 캡쳐 레인지와 높은안정성을 가지는 PLL 회로를 실현할 수 있다.
본 발명을 특정 실시예를 참고로 도시하고 기술했다. 그러나, 본 발명은 설명된 구조의 세부 내용으로 제한되는 것이 아니라 이후의 청구 범위의 범주내에서 변화와 변형이 가능하다.
본 발명에 따르면, 비교 회로의 출력 신호의 펄스폭을 기초로해서 전압 제어 발진 회로의 자주 주파수를 제어하는 수단을 구비하고 있기 때문에, 디지털 회로만의 간단한 구성에 의해 캡쳐 레인지를 넓히고 동시에 안정성이 높은 PLL 회로를 얻을 수 있다.

Claims (9)

  1. 위상 동기 루프 회로에 있어서,
    인가된 제어 전압에 의해 제어되는 주파수를 갖는 출력 신호를 생성하는 전압 제어 발진기;
    입력 신호와 상기 전압 제어 발진기의 상기 출력 신호와의 위상 또는 주파수를 비교하기 위한 비교 회로;
    상기 비교 회로의 출력 신호를 수신하여 상기 전압 제어 발진기에 인가되는 상기 제어 전압을 생성하기 위한 제어 전압 출력 회로; 및
    상기 비교 회로의 상기 출력 신호를 수신하여 상기 비교 회로의 상기 출력 신호의 펄스폭을 기초로 해서 상기 전압 제어 발진기, 상기 비교 회로, 및 상기 제어 전압 출력 회로로 구성되는 위상 동기 루프의 중심 주파수를 제어하기 위한 수단 -상기 수단은 상기 펄스폭에 기초한 제어 신호를 상기 위상 동기 루프 회로로 출력함-
    을 포함하며,
    상기 수단은 상기 비교 회로의 상기 출력 신호를 수신하는 지연 회로를 포함하는
    것을 특징으로 하는 위상 동기 루프 회로.
  2. 위상 동기 루프 회로에 있어서,
    인가된 제어 전압에 의해 제어되는 주파수를 갖는 출력 신호를 생성하는 전압 제어 발진기;
    입력 신호와 상기 전압 제어 발진기의 상기 출력 신호와의 위상 또는 주파수를 비교하기 위한 비교 회로;
    상기 비교 회로의 상기 출력 신호를 수신하여 상기 전압 제어 발진기에 인가되는 상기 제어 전압을 생성하기 위한 제어 전압 출력 회로;
    클럭 신호를 카운트하기 위한 카운터;
    상기 카운터의 카운트 값을 수신하여 상기 카운터의 상기 카운트 값을 기초로 해서 상기 전압 제어 발진기, 상기 비교 회로, 및 상기 제어 전압 출력 회로로 구성되는 위상 동기 루프의 중심 주파수를 제어하기 위한 제1 수단 -상기 제1 수단은 펄스폭에 기초한 제어 신호를 상기 위상 동기 루프로 출력함-;
    상기 비교 회로의 상기 출력 신호를 수신하는 지연 회로; 및
    상기 비교 회로의 상기 출력 신호와 상기 지연 회로의 출력 신호를 수신하여 상기 비교 회로의 상기 출력 신호와 상기 지연 회로의 상기 출력 신호와의 펄스폭의 논리곱 AND를 기초로 해서 상기 카운터의 카운팅 동작을 제어하기 위한 제2 수단
    을 포함하는 것을 특징으로 하는 위상 동기 루프 회로.
  3. 제2항에 있어서, 상기 제어 전압 출력 회로는 상기 비교 회로의 출력 신호를 수신하여 전하를 선택적으로 충전 또는 방전하기 위한 전하 펌프; 및 상기 전하 펌프의 출력을 수신하고 평활화하여 상기 전압 제어 발진기에 인가되는 상기 제어 전압을 출력하는 루프 필터를 포함하고,
    상기 제1 수단은 상기 카운터의 상기 카운트 값을 수신하여 상기 카운터의 상기 카운트 값에 대응하는 전류를 상기 전압 제어 발진기에 부가적으로 제공함으로써 상기 카운터의 상기 카운트 값을 기초로 해서 상기 전압 제어 발진기, 상기 비교 회로 및 상기 제어 전압 출력 회로로 구성되는 상기 위상 동기 루프의 상기 중심 주파수를 제어하는 전류 스위치 회로를 포함하는
    것을 특징으로 하는 위상 동기 루프 회로.
  4. 제3항에 있어서, 상기 카운터는 상기 전압 제어 발진기의 상기 출력 신호를 상기 클럭 신호로서 수신하는 것을 특징으로 하는 위상 동기 루프 회로.
  5. 제2항에 있어서, 상기 카운터는 상기 전압 제어 발진기의 상기 출력 신호를 상기 클럭 신호로서 수신하는 것을 특징으로 하는 위상 동기 루프 회로.
  6. 위상 동기 루프 회로에 있어서,
    인가된 제어 전압에 의해 제어되는 주파수를 가지는 출력 신호를 생성하는 전압 제어 발진기;
    상기 입력 신호와 상기 전압 제어 발진기의 상기 출력 신호와의 위상 또는 주파수의 비교를 행하고, 상기 입력 신호가 상기 전압 제어 발진기의 상기 출력 신호보다 위상이 앞서거나 또는 주파수가 높은 경우에 UP 신호를 출력하고, 상기 입력 신호가 상기 전압 제어 발진기의 상기 출력 신호보다 위상이 늦거나 또는 주파수가 낮은 경우에 DOWN 신호를 출력하는 비교 회로;
    상기 비교 회로의 상기 UP 신호와 상기 DOWN 신호를 수신하여 전하를 선택적으로 충/방전시키는 전하 펌프;
    상기 전하 펌프의 출력을 수신하고 평활화하여 상기 전압 제어 발진기에 인가되는 상기 제어 전압을 출력하는 루프 필터;
    클럭 신호를 카운트하는 카운터;
    상기 카운터의 상기 카운트 값을 수신하여 상기 카운터의 상기 카운트 값에 대응하는 전류를 상기 전압 제어 발진기에 부가적으로 공급함으로써 상기 카운터의 상기 카운트 값을 기초로 해서 상기 전압 제어 발진기로 구성되는 위상 동기 루프의 상기 중심 주파수를 제어하는 전류 스위치 회로;
    상기 UP 신호를 수신하는 제1 지연 회로;
    상기 DOWN 신호를 수신하는 제2 지연 회로;
    상기 UP 신호와 상기 제1 지연 회로의 출력을 수신하여 상기 UP 신호와 상기 제1 지연 회로의 출력 간의 펄스폭의 제1 논리곱 AND인 UP 인에이블 신호를 출력하는 제1 AND 게이트;
    상기 DOWN 신호와 상기 제2 지연 회로의 출력을 수신하여 상기 DOWN 신호와 상기 제2 지연 회로의 출력 간의 펄스폭의 제2 논리곱 AND인 DOWN 인에이블 신호를 출력하는 제2 AND 게이트; 및
    상기 UP 인에이블 신호와 상기 DOWN 인에이블 신호를 수신하여 상기 UP 인에이블 신호와 상기 DOWN 인에이블 신호와의 논리합 OR인 카운터 인에이블 신호를 상기 카운터에 출력하는 OR 게이트
    를 포함하는 것을 특징으로 하는 위상 동기 루프 회로.
  7. 제6항에 있어서, 상기 UP 신호와 상기 DOWN 신호를 수신하여 상기 카운터의 카운트 업 또는 카운트 다운을 결정하는 UP/DOWN 신호를 상기 카운터에 출력하는 수단을 더 포함하는 것을 특징으로 하는 위상 동기 루프 회로.
  8. 제7항에 있어서, 상기 카운터는 상기 전압 제어 발진기의 상기 출력 신호를 상기 클럭 신호로서 수신하는 것을 특징으로 하는 위상 동기 루프 회로.
  9. 제6항에 있어서, 상기 카운터는 상기 전압 제어 발진기의 상기 출력 신호를 상기 클럭 신호로서 수신하는 것을 특징으로 하는 위상 동기 루프 회로.
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