JP3379393B2 - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JP3379393B2 JP3379393B2 JP19073997A JP19073997A JP3379393B2 JP 3379393 B2 JP3379393 B2 JP 3379393B2 JP 19073997 A JP19073997 A JP 19073997A JP 19073997 A JP19073997 A JP 19073997A JP 3379393 B2 JP3379393 B2 JP 3379393B2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、無線通信機器の局
部発振器として使用できる、高速周波数切替が可能な直
接合成方式の周波数シンセサイザに関する。また、高速
周波数切替が可能なＰＬＬ周波数シンセサイザに関す
る。
部発振器として使用できる、高速周波数切替が可能な直
接合成方式の周波数シンセサイザに関する。また、高速
周波数切替が可能なＰＬＬ周波数シンセサイザに関す
る。
【０００２】
【従来の技術】直接合成方式による周波数シンセサイザ
として、近年、ダイレクト・デジタル・シンセサイザ
（ＤＤＳ）が広く使われている。「V. Reinhardt, K. G
ould, K.McNab and M. Bustamante, "A Short Survey o
f Frequency Synthesizer Techniques," in Proc. 40th
Annual Frequency Control Symp., 1986, pp. 355-36
5.」には、従来のダイレクト・デジタル・シンセサイザ
の例が記載されている。従来のダイレクト・デジタル・
シンセサイザの構成例を図１２に示す。この図におい
て、数字符号３４はアキュムレータ、３５はＲＯＭ、３
６はＤ／Ａ変換器（ＤＡＣ）、３７はローパスフィル
タ、３８はデータ入力端子、３９はクロック入力端子、
４０は出力端子を表している。
として、近年、ダイレクト・デジタル・シンセサイザ
（ＤＤＳ）が広く使われている。「V. Reinhardt, K. G
ould, K.McNab and M. Bustamante, "A Short Survey o
f Frequency Synthesizer Techniques," in Proc. 40th
Annual Frequency Control Symp., 1986, pp. 355-36
5.」には、従来のダイレクト・デジタル・シンセサイザ
の例が記載されている。従来のダイレクト・デジタル・
シンセサイザの構成例を図１２に示す。この図におい
て、数字符号３４はアキュムレータ、３５はＲＯＭ、３
６はＤ／Ａ変換器（ＤＡＣ）、３７はローパスフィル
タ、３８はデータ入力端子、３９はクロック入力端子、
４０は出力端子を表している。
【０００３】アキュムレータ３４はクロック信号の入力
ごとに入力データを累積加算する。アキュムレータ３４
のビット数をｎとすると、アキュムレータ３４の出力が
２n以上になると、その超過分を初期値として累算動作
を継続する。
ごとに入力データを累積加算する。アキュムレータ３４
のビット数をｎとすると、アキュムレータ３４の出力が
２n以上になると、その超過分を初期値として累算動作
を継続する。
【０００４】アキュムレータ３４の出力をＲＯＭ３５の
アドレス指定に用いる。ＲＯＭ３５には正弦波のデジタ
ル・データが書き込まれており、アドレス指定に応じた
正弦波データを出力する。
アドレス指定に用いる。ＲＯＭ３５には正弦波のデジタ
ル・データが書き込まれており、アドレス指定に応じた
正弦波データを出力する。
【０００５】この正弦波データはＤＡＣ３６によりアナ
ログ信号に変換される。
ログ信号に変換される。
【０００６】このアナログ信号はクロック周波数で変化
する階段波形であり、ローパスフィルタ３７により平滑
化してシンセサイザ出力を得る。クロック周波数をｆ
CLK 、入力データをＮとすると出力周波数ｆOUT は次の
ようになる。 ｆOUT ＝（Ｎ／２n ）・ｆCLK （１）
する階段波形であり、ローパスフィルタ３７により平滑
化してシンセサイザ出力を得る。クロック周波数をｆ
CLK 、入力データをＮとすると出力周波数ｆOUT は次の
ようになる。 ｆOUT ＝（Ｎ／２n ）・ｆCLK （１）
【０００７】このようなダイレクト・デジタル・シンセ
サイザは、ＰＬＬ（位相同期ループ）のようにフィード
バックを用いないため、周波数分解能を高くでき、ま
た、出力周波数を高速で切り替えることが出来る。
サイザは、ＰＬＬ（位相同期ループ）のようにフィード
バックを用いないため、周波数分解能を高くでき、ま
た、出力周波数を高速で切り替えることが出来る。
【０００８】従来の他のダイレクト・デジタル・シンセ
サイザの例としては、アキュムレータ３４の最上位ビッ
ト（ＭＳＢ）から出力を取り出す構成のものがある。ク
ロック周波数をｆCLK 、入力データをＮとすると出力周
波数ｆOUT は次のようになる。 ｆOUT ＝（Ｎ／２n ）・ｆCLK （２） このように得られた出力は方形波であり、これを正弦波
に変換するにはローパスフィルタが用いられる。
サイザの例としては、アキュムレータ３４の最上位ビッ
ト（ＭＳＢ）から出力を取り出す構成のものがある。ク
ロック周波数をｆCLK 、入力データをＮとすると出力周
波数ｆOUT は次のようになる。 ｆOUT ＝（Ｎ／２n ）・ｆCLK （２） このように得られた出力は方形波であり、これを正弦波
に変換するにはローパスフィルタが用いられる。
【０００９】また、「ＰＬＬ周波数シンセサイザ・回路
設計法、小沢利行、総合電子出版社、１９９４」にはＤ
ＤＳとの併用によるＰＬＬ周波数シンセサイザの例が記
載されている。ＤＤＳとの併用によるＰＬＬ周波数シン
セサイザは、出力のステップ周波数が同じである基本的
なＰＬＬ周波数シンセサイザに比べて、比較周波数を高
くすることが可能であり、このため高速周波数切替が可
能である特徴を持つ。
設計法、小沢利行、総合電子出版社、１９９４」にはＤ
ＤＳとの併用によるＰＬＬ周波数シンセサイザの例が記
載されている。ＤＤＳとの併用によるＰＬＬ周波数シン
セサイザは、出力のステップ周波数が同じである基本的
なＰＬＬ周波数シンセサイザに比べて、比較周波数を高
くすることが可能であり、このため高速周波数切替が可
能である特徴を持つ。
【００１０】ＤＤＳとの併用によるＰＬＬ周波数シンセ
サイザの構成例を図１３に示す。図１３において４１は
ＤＤＳ、４２は位相比較器、４３はループフィルタ、４
４はＶＣＯ、４５は分周器、４６は基準信号入力端子、
４７は出力端子を示している。
サイザの構成例を図１３に示す。図１３において４１は
ＤＤＳ、４２は位相比較器、４３はループフィルタ、４
４はＶＣＯ、４５は分周器、４６は基準信号入力端子、
４７は出力端子を示している。
【００１１】図１３に示すＤＤＳとの併用によるＰＬＬ
周波数シンセサイザは、ＤＤＳ４１を基準信号とする構
成のＰＬＬ周波数シンセサイザである。ＤＤＳ４１を構
成するアキュムレータのビット数をｎ、入力データをＮ
とすると、ＤＤＳ４１は次式に示す周波数ｆDDS を出力
する。 ｆDDS ＝（Ｎ／２n ）・ｆREF （３） 従ってＰＬＬ周波数シンセサイザの出力周波数ｆOUT は
次式で表される。 ｆOUT ＝Ａ・（Ｎ／２n ）・ｆREF （４）
周波数シンセサイザは、ＤＤＳ４１を基準信号とする構
成のＰＬＬ周波数シンセサイザである。ＤＤＳ４１を構
成するアキュムレータのビット数をｎ、入力データをＮ
とすると、ＤＤＳ４１は次式に示す周波数ｆDDS を出力
する。 ｆDDS ＝（Ｎ／２n ）・ｆREF （３） 従ってＰＬＬ周波数シンセサイザの出力周波数ｆOUT は
次式で表される。 ｆOUT ＝Ａ・（Ｎ／２n ）・ｆREF （４）
【００１２】（４）式で表されるように、図１３に示す
ＤＤＳとの併用によるＰＬＬ周波数シンセサイザのステ
ップ周波数はｆREF ／２n であり、基本的なＰＬＬ周波
数シンセサイザのステップ周波数ｆREF の１／２n 倍と
なっている。基本的なＰＬＬ周波数シンセサイザと同じ
ステップ周波数を実現する場合、基準信号の周波数を基
本的なＰＬＬ周波数シンセサイザの２n 倍にできるの
で、周波数切替を高速に行うことができる。
ＤＤＳとの併用によるＰＬＬ周波数シンセサイザのステ
ップ周波数はｆREF ／２n であり、基本的なＰＬＬ周波
数シンセサイザのステップ周波数ｆREF の１／２n 倍と
なっている。基本的なＰＬＬ周波数シンセサイザと同じ
ステップ周波数を実現する場合、基準信号の周波数を基
本的なＰＬＬ周波数シンセサイザの２n 倍にできるの
で、周波数切替を高速に行うことができる。
【００１３】ＤＤＳとの併用によるＰＬＬ周波数シンセ
サイザのもうひとつの例を図１４に示す。図１４におい
て４１はＤＤＳ、４２は位相比較器、４３はループフィ
ルタ、４４はＶＣＯ、４６は基準周波数入力端子、４７
は出力端子、５２は分周器を示している。
サイザのもうひとつの例を図１４に示す。図１４におい
て４１はＤＤＳ、４２は位相比較器、４３はループフィ
ルタ、４４はＶＣＯ、４６は基準周波数入力端子、４７
は出力端子、５２は分周器を示している。
【００１４】図１４に示すＤＤＳとの併用によるＰＬＬ
周波数シンセサイザは、基本的なＰＬＬ周波数シンセサ
イザの分周器を、分周比Ｂの分周器５２とＤＤＳ４１に
置き換えた構成である。ＤＤＳ４１を構成するアキュム
レータのビット数をｎ、入力データをＮとすると、ＤＤ
Ｓの入力、出力周波数の関係は（１）式で表されるの
で、ＤＤＳは分周比（２n ／Ｎ）の分数分周比分周器と
して見ることが出来る。従って図１３に示すＤＤＳとの
併用によるＰＬＬ周波数シンセサイザの出力周波数ｆ
OUT は次のようになる。 ｆOUT ＝Ｂ・（２n ／Ｎ）・ｆREF （５）
周波数シンセサイザは、基本的なＰＬＬ周波数シンセサ
イザの分周器を、分周比Ｂの分周器５２とＤＤＳ４１に
置き換えた構成である。ＤＤＳ４１を構成するアキュム
レータのビット数をｎ、入力データをＮとすると、ＤＤ
Ｓの入力、出力周波数の関係は（１）式で表されるの
で、ＤＤＳは分周比（２n ／Ｎ）の分数分周比分周器と
して見ることが出来る。従って図１３に示すＤＤＳとの
併用によるＰＬＬ周波数シンセサイザの出力周波数ｆ
OUT は次のようになる。 ｆOUT ＝Ｂ・（２n ／Ｎ）・ｆREF （５）
【００１５】（５）式で表されるように、図１４に示す
ＤＤＳとの併用によるＰＬＬ周波数シンセサイザのステ
ップ周波数はｆREF ／Ｎであり、基本的なＰＬＬ周波数
シンセサイザのステップ周波数ｆREF の１／Ｎ倍となっ
ている。基本的なＰＬＬ周波数シンセサイザと同じステ
ップ周波数を実現する場合、基準信号の周波数を基本的
なＰＬＬ周波数シンセサイザのＮ倍にできるので、周波
数切替を高速に行うことができる。
ＤＤＳとの併用によるＰＬＬ周波数シンセサイザのステ
ップ周波数はｆREF ／Ｎであり、基本的なＰＬＬ周波数
シンセサイザのステップ周波数ｆREF の１／Ｎ倍となっ
ている。基本的なＰＬＬ周波数シンセサイザと同じステ
ップ周波数を実現する場合、基準信号の周波数を基本的
なＰＬＬ周波数シンセサイザのＮ倍にできるので、周波
数切替を高速に行うことができる。
【００１６】
【発明が解決しようとする課題】上述の従来のダイレク
ト・デジタル・シンセサイザでは、ＲＯＭのデータのア
クセスに時間がかかり、これがシンセサイザの高周波化
の妨げになるという問題があった。また、回路規模も大
きく、消費電力が大きいという問題もあった。
ト・デジタル・シンセサイザでは、ＲＯＭのデータのア
クセスに時間がかかり、これがシンセサイザの高周波化
の妨げになるという問題があった。また、回路規模も大
きく、消費電力が大きいという問題もあった。
【００１７】一方、Ｄラッチの最上位ビットから出力を
取り出すダイレクト・デジタル・シンセサイザでは、周
波数設定データＮが２m （ｍは整数）以外の時には、出
力パルス幅やパルス間隔が周期的に変わり、原理的に大
きなスプリアス（不要波）が発生するという問題があっ
た。
取り出すダイレクト・デジタル・シンセサイザでは、周
波数設定データＮが２m （ｍは整数）以外の時には、出
力パルス幅やパルス間隔が周期的に変わり、原理的に大
きなスプリアス（不要波）が発生するという問題があっ
た。
【００１８】さらに、従来のダイレクト・デジタル・シ
ンセサイザでは、位相の数値計算に用いるアキュムレー
タの回路規模が大きいという問題がある。またアキュム
レータはクロック周波数で動作させる必要があり、クロ
ック周波数を高くすると消費電力が大きくなる問題があ
った。
ンセサイザでは、位相の数値計算に用いるアキュムレー
タの回路規模が大きいという問題がある。またアキュム
レータはクロック周波数で動作させる必要があり、クロ
ック周波数を高くすると消費電力が大きくなる問題があ
った。
【００１９】本発明は、このような従来の問題を解消す
るためになされたもので、ＲＯＭ及びアキュムレータを
用いることなく等間隔に並んだ出力パルスを発生する、
直接合成方式の周波数シンセサイザを提供することを目
的としている。
るためになされたもので、ＲＯＭ及びアキュムレータを
用いることなく等間隔に並んだ出力パルスを発生する、
直接合成方式の周波数シンセサイザを提供することを目
的としている。
【００２０】また、従来のＤＤＳとの併用によるＰＬＬ
周波数シンセサイザでは、ＤＤＳのスプリアスレベルが
高く、これがＰＬＬの出力信号にスプリアスを発生させ
る原因になっていた。また、ＤＤＳは回路規模が大き
く、消費電力が大きいという問題があった。
周波数シンセサイザでは、ＤＤＳのスプリアスレベルが
高く、これがＰＬＬの出力信号にスプリアスを発生させ
る原因になっていた。また、ＤＤＳは回路規模が大き
く、消費電力が大きいという問題があった。
【００２１】本発明はこのような従来の問題を解決する
ためになされたもので、原理的にスプリアスを発生せ
ず、高速低消費電力である本発明の直接合成方式の周波
数シンセサイザをＰＬＬ周波数シンセサイザに適用する
ことで、スプリアス成分の小さい出力信号が得られ、低
消費電力でありながら、高速周波数切替が可能なＰＬＬ
周波数シンセサイザを提供することを目的としている。
ためになされたもので、原理的にスプリアスを発生せ
ず、高速低消費電力である本発明の直接合成方式の周波
数シンセサイザをＰＬＬ周波数シンセサイザに適用する
ことで、スプリアス成分の小さい出力信号が得られ、低
消費電力でありながら、高速周波数切替が可能なＰＬＬ
周波数シンセサイザを提供することを目的としている。
【００２２】
【課題を解決するための手段】本発明の直接合成方式の
周波数シンセサイザは、従来のダイレクト・デジタル・
シンセサイザにおけるアキュムレータの動作を積分器及
びコンパレータを用いたアナログ回路に置き換えること
で、動作周波数の高周波化、低消費電力化を図ると同時
に、分周器出力で前記積分器をリセットすることで完全
に分周器に同期した積分動作を実現し、アナログ回路の
不確実性より生ずる周波数のドリフトを抑えることを最
も主要な特徴とする。従来のダイレクト・デジタル・シ
ンセサイザとは、アキュムレータ、ＲＯＭを用いないこ
とが異なる。ＲＯＭを用いないことも、周波数シンセサ
イザの動作周波数の高周波化、低消費電力化に効果があ
る。また、アキュムレータの累積加算動作における階段
状の値の変化と異なり、積分器の鋸波状波は原理的に等
間隔に並ぶので、積分器出力があるスレッショルド電圧
を超えるタイミングも等間隔となり、位相にジッタのな
いシンセサイザ出力が得られる。さらに、アキュムレー
タが２の倍数の周期の動作に限られるのに対し、本発明
の積分器では任意整数の周期の動作が可能であり、従来
のダイレクト・デジタル・シンセサイザの設定可能周波
数よりも任意性の高い周波数設定が可能である。
周波数シンセサイザは、従来のダイレクト・デジタル・
シンセサイザにおけるアキュムレータの動作を積分器及
びコンパレータを用いたアナログ回路に置き換えること
で、動作周波数の高周波化、低消費電力化を図ると同時
に、分周器出力で前記積分器をリセットすることで完全
に分周器に同期した積分動作を実現し、アナログ回路の
不確実性より生ずる周波数のドリフトを抑えることを最
も主要な特徴とする。従来のダイレクト・デジタル・シ
ンセサイザとは、アキュムレータ、ＲＯＭを用いないこ
とが異なる。ＲＯＭを用いないことも、周波数シンセサ
イザの動作周波数の高周波化、低消費電力化に効果があ
る。また、アキュムレータの累積加算動作における階段
状の値の変化と異なり、積分器の鋸波状波は原理的に等
間隔に並ぶので、積分器出力があるスレッショルド電圧
を超えるタイミングも等間隔となり、位相にジッタのな
いシンセサイザ出力が得られる。さらに、アキュムレー
タが２の倍数の周期の動作に限られるのに対し、本発明
の積分器では任意整数の周期の動作が可能であり、従来
のダイレクト・デジタル・シンセサイザの設定可能周波
数よりも任意性の高い周波数設定が可能である。
【００２３】また、本発明のＰＬＬ周波数シンセサイザ
は、本発明の直接合成方式の周波数シンセサイザを基準
信号とする構成により、あるいはＶＣＯの出力を本発明
の直接合成方式の周波数シンセサイザを介して位相比較
器に入力する構成により、直接合成方式の周波数シンセ
サイザに分数分周比の分周器としての動作を行わせ、従
来よりも基準信号の周波数を高く、分周数を低くするこ
とにより、高速周波数切替が可能であることを最も主要
な特徴とする。従来のＤＤＳとの併用によるＰＬＬ周波
数シンセサイザとは、スプリアスレベルが大きく消費電
力が大きいＤＤＳを使わないことが異なり、簡単な構成
で高速周波数切替が可能なＰＬＬ周波数シンセサイザを
実現できる。
は、本発明の直接合成方式の周波数シンセサイザを基準
信号とする構成により、あるいはＶＣＯの出力を本発明
の直接合成方式の周波数シンセサイザを介して位相比較
器に入力する構成により、直接合成方式の周波数シンセ
サイザに分数分周比の分周器としての動作を行わせ、従
来よりも基準信号の周波数を高く、分周数を低くするこ
とにより、高速周波数切替が可能であることを最も主要
な特徴とする。従来のＤＤＳとの併用によるＰＬＬ周波
数シンセサイザとは、スプリアスレベルが大きく消費電
力が大きいＤＤＳを使わないことが異なり、簡単な構成
で高速周波数切替が可能なＰＬＬ周波数シンセサイザを
実現できる。
【００２４】
【発明の実施の形態】本発明の直接合成方式の周波数シ
ンセサイザは、Ｎに比例した傾きで出力電圧が増加する
動作、または（Ｎ−Ｍ）に比例した傾きで出力電圧が増
加する動作をする積分器と、積分器の出力電圧とスレッ
ショルド電圧とを比較するコンパレータと、このコンパ
レータの出力をトリガとするマルチバイブレータと、コ
ンパレータの出力をデータとして入力し、前記クロック
をトリガとして入力し、出力を前記積分器の制御入力に
送出するＤ−ＦＦと、前記クロックのパルスをＭ分周
し、出力を前記積分器のリセット入力に送出する分周器
と、から構成される。
ンセサイザは、Ｎに比例した傾きで出力電圧が増加する
動作、または（Ｎ−Ｍ）に比例した傾きで出力電圧が増
加する動作をする積分器と、積分器の出力電圧とスレッ
ショルド電圧とを比較するコンパレータと、このコンパ
レータの出力をトリガとするマルチバイブレータと、コ
ンパレータの出力をデータとして入力し、前記クロック
をトリガとして入力し、出力を前記積分器の制御入力に
送出するＤ−ＦＦと、前記クロックのパルスをＭ分周
し、出力を前記積分器のリセット入力に送出する分周器
と、から構成される。
【００２５】本発明のＰＬＬ周波数シンセサイザは、基
準電圧を分数分周比で分周する本発明の直接合成方式の
周波数シンセサイザと、この出力信号を入力する位相比
較器と、位相比較器の出力を積分するループフィルタ
と、ループフィルタの出力電圧で制御されるＶＣＯと、
ＶＣＯの出力を分周し出力を前記位相比較器に送出する
分周器と、から構成される。また、基準電圧を入力する
位相比較器と、位相比較器の出力を積分するループフィ
ルタと、ループフィルタの出力電圧で制御されるＶＣＯ
と、ＶＣＯの出力を分周する分周器と、分周器出力を入
力し出力を前記位相比較器に送出する本発明の直接合成
方式の周波数シンセサイザと、から構成される。
準電圧を分数分周比で分周する本発明の直接合成方式の
周波数シンセサイザと、この出力信号を入力する位相比
較器と、位相比較器の出力を積分するループフィルタ
と、ループフィルタの出力電圧で制御されるＶＣＯと、
ＶＣＯの出力を分周し出力を前記位相比較器に送出する
分周器と、から構成される。また、基準電圧を入力する
位相比較器と、位相比較器の出力を積分するループフィ
ルタと、ループフィルタの出力電圧で制御されるＶＣＯ
と、ＶＣＯの出力を分周する分周器と、分周器出力を入
力し出力を前記位相比較器に送出する本発明の直接合成
方式の周波数シンセサイザと、から構成される。
【００２６】図１は本発明第一の実施例を示す図であ
る。この図において数字符号１はオペアンプ、２は抵抗
器、３はコンデンサ、４はコンパレータ、５はスイッ
チ、６はインバータ、７はＡＮＤゲート、８、９は制御
入力の論理レベルがローの場合にＧＮＤ側に切り替わる
スイッチ、１０、１１はＤＡＣ、１２は出力電圧を初期
値に戻すリセット入力と積分の時定数を切り換える制御
入力を備えた積分器、１３はＤ−ＦＦ、１４はＡＮＤゲ
ート、１５はワンショット・マルチバイブレータ、１６
は分周比Ｍの分周器、１７、１８はデータ入力端子、１
９はスレッショルド電圧入力端子、２０はクロック入力
端子、２１は出力端子を表している。
る。この図において数字符号１はオペアンプ、２は抵抗
器、３はコンデンサ、４はコンパレータ、５はスイッ
チ、６はインバータ、７はＡＮＤゲート、８、９は制御
入力の論理レベルがローの場合にＧＮＤ側に切り替わる
スイッチ、１０、１１はＤＡＣ、１２は出力電圧を初期
値に戻すリセット入力と積分の時定数を切り換える制御
入力を備えた積分器、１３はＤ−ＦＦ、１４はＡＮＤゲ
ート、１５はワンショット・マルチバイブレータ、１６
は分周比Ｍの分周器、１７、１８はデータ入力端子、１
９はスレッショルド電圧入力端子、２０はクロック入力
端子、２１は出力端子を表している。
【００２７】本発明の周波数シンセサイザは、Ｍを２の
倍数に設定した場合、設定データＮ、ビット数ｎ＝ｌｏ
ｇ2 Ｍのアキュムレータと大変似た動作をする。また、
Ｍが２の倍数でない場合でも、アキュムレータの機能を
拡張した動作をする。
倍数に設定した場合、設定データＮ、ビット数ｎ＝ｌｏ
ｇ2 Ｍのアキュムレータと大変似た動作をする。また、
Ｍが２の倍数でない場合でも、アキュムレータの機能を
拡張した動作をする。
【００２８】図２はＮ＝３、Ｍ＝８の場合の本発明第一
の実施例の動作を示すタイムチャートである。図２にお
いて（ａ）はクロック、（ｂ）は分周器１６出力、
（ｃ）はＤ−ＦＦ１３出力、（ｄ）は積分器１２出力、
（ｅ）はコンパレータ４出力、（ｆ）はワンショット・
マルチバイブレータ１５出力を表す。また、参考のため
図２（ｄ）には、設定データＮ＝３、ビット数ｎ＝ｌｏ
ｇ2 Ｍ＝３のアキュムレータの値を、点線の階段状波形
として示している。
の実施例の動作を示すタイムチャートである。図２にお
いて（ａ）はクロック、（ｂ）は分周器１６出力、
（ｃ）はＤ−ＦＦ１３出力、（ｄ）は積分器１２出力、
（ｅ）はコンパレータ４出力、（ｆ）はワンショット・
マルチバイブレータ１５出力を表す。また、参考のため
図２（ｄ）には、設定データＮ＝３、ビット数ｎ＝ｌｏ
ｇ2 Ｍ＝３のアキュムレータの値を、点線の階段状波形
として示している。
【００２９】積分器１２はＮに比例した傾き、あるいは
（Ｎ−Ｍ）に比例した傾きでその出力電圧を変化する。
この傾きの選択は、Ｄ−ＦＦ１３の出力によって制御さ
れる。また、積分器１２は分周器１６の出力信号によっ
てその出力電圧をリセットされる。スイッチ８、９は制
御入力がハイの時ＤＡＣ側を選択し、ローの時接地側を
選択するものとする。初め、スイッチ８は接地側に、ス
イッチ９はＤＡＣ側を選択し、積分器１２はある電圧Ｖ
r を初期値としてＮに比例した傾きでその出力電圧を変
化（増加）させる。コンパレータ４はその出力がスレッ
ショルド電圧Ｖｓを超えると出力論理レベルをハイに反
転し、Ｄ−ＦＦ１３はこの後初めて入力されるクロック
パルスに同期して出力論理レベルをハイに反転する。Ｄ
−ＦＦ１３の出力がハイになるとスイッチ８がＤＡＣ１
０側に切り替わり、積分器１２は（Ｎ−Ｍ）に比例した
傾きで出力電圧を変化させるようになる。なお、Ｄ−Ｆ
Ｆ１３の出力は前記アキュムレータのオーバーフロー信
号を１クロック遅延させた信号と一致する。設定データ
をＮ＜Ｍとすれば次のクロックパルスが入力される時間
までに積分器１２出力は前記スレッショルド電圧Ｖs よ
り低くなり、クロックパルスの入力に同期してＤ−ＦＦ
１３は反転して元の論理レベルローに戻る。ＡＮＤゲー
ト１４は、Ｄ−ＦＦ１３が論理レベルハイを出力する期
間を確実に１クロックで終了させる目的と、コンパレー
タ４出力の立ち下がり時に発生する不要なジッタによる
ワンショット・マルチバイブレータ１５の誤動作を防ぐ
目的でＤ−ＦＦ１３の前段に挿入されている。しかし原
理的にはＡＮＤゲート１４は挿入する必要はない。スレ
ッショルド電圧Ｖs をＶr ＜Ｖs ＜Ｖr ＋ＶM-N （ここ
でＶM-N は積分器１２においてＭ−Ｎに比例した傾きで
１クロック周期間積分した時に、変化する電圧）の範囲
内に設定すれば、積分器１２は、クロックＭ周期分の時
間内に、クロック（Ｍ−Ｎ）周期分の期間Ｎに比例した
傾きで電圧が増加し、クロックＮ周期分の期間（Ｎ−
Ｍ）に比例した傾きで電圧が増加する動作を繰り返す。
（Ｎ−Ｍ）に比例した傾きでその出力電圧を変化する。
この傾きの選択は、Ｄ−ＦＦ１３の出力によって制御さ
れる。また、積分器１２は分周器１６の出力信号によっ
てその出力電圧をリセットされる。スイッチ８、９は制
御入力がハイの時ＤＡＣ側を選択し、ローの時接地側を
選択するものとする。初め、スイッチ８は接地側に、ス
イッチ９はＤＡＣ側を選択し、積分器１２はある電圧Ｖ
r を初期値としてＮに比例した傾きでその出力電圧を変
化（増加）させる。コンパレータ４はその出力がスレッ
ショルド電圧Ｖｓを超えると出力論理レベルをハイに反
転し、Ｄ−ＦＦ１３はこの後初めて入力されるクロック
パルスに同期して出力論理レベルをハイに反転する。Ｄ
−ＦＦ１３の出力がハイになるとスイッチ８がＤＡＣ１
０側に切り替わり、積分器１２は（Ｎ−Ｍ）に比例した
傾きで出力電圧を変化させるようになる。なお、Ｄ−Ｆ
Ｆ１３の出力は前記アキュムレータのオーバーフロー信
号を１クロック遅延させた信号と一致する。設定データ
をＮ＜Ｍとすれば次のクロックパルスが入力される時間
までに積分器１２出力は前記スレッショルド電圧Ｖs よ
り低くなり、クロックパルスの入力に同期してＤ−ＦＦ
１３は反転して元の論理レベルローに戻る。ＡＮＤゲー
ト１４は、Ｄ−ＦＦ１３が論理レベルハイを出力する期
間を確実に１クロックで終了させる目的と、コンパレー
タ４出力の立ち下がり時に発生する不要なジッタによる
ワンショット・マルチバイブレータ１５の誤動作を防ぐ
目的でＤ−ＦＦ１３の前段に挿入されている。しかし原
理的にはＡＮＤゲート１４は挿入する必要はない。スレ
ッショルド電圧Ｖs をＶr ＜Ｖs ＜Ｖr ＋ＶM-N （ここ
でＶM-N は積分器１２においてＭ−Ｎに比例した傾きで
１クロック周期間積分した時に、変化する電圧）の範囲
内に設定すれば、積分器１２は、クロックＭ周期分の時
間内に、クロック（Ｍ−Ｎ）周期分の期間Ｎに比例した
傾きで電圧が増加し、クロックＮ周期分の期間（Ｎ−
Ｍ）に比例した傾きで電圧が増加する動作を繰り返す。
【００３０】積分動作が理想的に行われると仮定すれ
ば、Ｍ周期間の電圧の変化量はＮ・（Ｍ−Ｎ）＋（Ｎ−
Ｍ）・Ｎ＝０の関係が成り立つので、クロックＭ周期分
の時間経過後に、積分器の出力電圧は元の電圧に戻るこ
とになる。この場合のＤ−ＦＦ１３、あるいはワンショ
ット・マルチバイブレータ１５の出力信号の平均周波数
は、次式で表される。 ｆOUT ＝（Ｎ／Ｍ）・ｆCLK （６）
ば、Ｍ周期間の電圧の変化量はＮ・（Ｍ−Ｎ）＋（Ｎ−
Ｍ）・Ｎ＝０の関係が成り立つので、クロックＭ周期分
の時間経過後に、積分器の出力電圧は元の電圧に戻るこ
とになる。この場合のＤ−ＦＦ１３、あるいはワンショ
ット・マルチバイブレータ１５の出力信号の平均周波数
は、次式で表される。 ｆOUT ＝（Ｎ／Ｍ）・ｆCLK （６）
【００３１】しかしながら、積分器１２はアナログ回路
で構成されており、積分器の非直線性などにより積分器
の時定数が理想の値から僅かにはずれると考えられ、出
力周波数も（１）式から僅かにはずれると考えられる。
この様な出力周波数のドリフトを防ぐために、分周器１
６により定期的に積分器１２をリセットする。分周器１
６は、設定データＭとクロックが入力され、クロックＭ
周期分の時間内に１回、クロックに同期し、パルス幅が
クロック周期に一致したパルスを出力する。積分器１２
は、分周器１６からのパルスを受け取ると出力電圧をリ
セットし、１クロック後常に同じ電圧Ｖr から積分動作
を開始する。ここで、積分器１２の出力電圧のリセット
はスイッチ５がコンデンサ３の電荷をリークすることに
より行われる。またリセット期間中はインバータ６の出
力レベルがローとなり、スイッチ８、９はＧＮＤ側に切
り替わる。分周器１６による積分器１２のリセット動作
により、積分器１２の不完全性やＤＡＣ１０、１１の誤
差に起因する出力周波数のドリフトはＭクロック周期の
時間毎に修正されるので、同時間内に出力パルスの欠
損、超過が起こるほど積分器の精度が悪くない限り、Ｄ
−ＦＦ１３、あるいはワンショット・マルチバイブレー
タ１５の出力信号の周波数は（６）式となる。
で構成されており、積分器の非直線性などにより積分器
の時定数が理想の値から僅かにはずれると考えられ、出
力周波数も（１）式から僅かにはずれると考えられる。
この様な出力周波数のドリフトを防ぐために、分周器１
６により定期的に積分器１２をリセットする。分周器１
６は、設定データＭとクロックが入力され、クロックＭ
周期分の時間内に１回、クロックに同期し、パルス幅が
クロック周期に一致したパルスを出力する。積分器１２
は、分周器１６からのパルスを受け取ると出力電圧をリ
セットし、１クロック後常に同じ電圧Ｖr から積分動作
を開始する。ここで、積分器１２の出力電圧のリセット
はスイッチ５がコンデンサ３の電荷をリークすることに
より行われる。またリセット期間中はインバータ６の出
力レベルがローとなり、スイッチ８、９はＧＮＤ側に切
り替わる。分周器１６による積分器１２のリセット動作
により、積分器１２の不完全性やＤＡＣ１０、１１の誤
差に起因する出力周波数のドリフトはＭクロック周期の
時間毎に修正されるので、同時間内に出力パルスの欠
損、超過が起こるほど積分器の精度が悪くない限り、Ｄ
−ＦＦ１３、あるいはワンショット・マルチバイブレー
タ１５の出力信号の周波数は（６）式となる。
【００３２】なお、ワンショット・マルチバイブレータ
１５を、双安定・マルチバイブレータ（Ｔ・ＦＦ）に置
き換えると、（６）式の１／２の周波数で、デューティ
比５０％の方形波を得ることも可能である。
１５を、双安定・マルチバイブレータ（Ｔ・ＦＦ）に置
き換えると、（６）式の１／２の周波数で、デューティ
比５０％の方形波を得ることも可能である。
【００３３】図３は本発明第一の実施例を個別部品によ
り実現化した試作の各部の波形を示す図である。クロッ
ク周波数ｆCLK ＝１ＭＨｚ、設定データはＭ＝８、Ｎ＝
３である。本試作では、ＤＡＣの精度と出力信号のスプ
リアスレベルの関係を調べるために、図１におけるＤＡ
Ｃ１０、１１のかわりに２個のプログラマブル電源を使
用した。プログラマブル電源の出力電圧はそれぞれＶM
＝2.000V、ＶN ＝0.750Vに設定した。図３において
（ａ）はクロック、（ｂ）は分周器１６出力、（ｃ）は
積分器１２出力、（ｄ）はワンショット・マルチバイブ
レータ１５の代わりに置き換えたＴ−ＦＦの出力電圧を
表示している。分周器１６は、クロックＭ＝８周期分の
時間内に１回、クロックに同期し、パルス幅がクロック
周期に一致したパルスを出力している。積分器１２は、
分周器１６のパルスによってリセットされ、この期間中
は一定電圧を出力している。積分器１２の出力波形
（ｃ）のうち、右上がりの直線の傾きは設定データＮ＝
３に比例し、右下がりの直線の傾きはＮ−Ｍ＝−５に比
例している。右下がりの直線は必ず１クロック周期分の
長さになるため、右上がりの直線は等間隔に並ぶ。コン
パレータにより右上りの直線とスレッショルド電圧を比
較し、この出力でＴ−ＦＦをトリガした波形が（ｄ）で
ある。Ｔ−ＦＦの出力波形はデューティ比５０％の矩形
波となっている。
り実現化した試作の各部の波形を示す図である。クロッ
ク周波数ｆCLK ＝１ＭＨｚ、設定データはＭ＝８、Ｎ＝
３である。本試作では、ＤＡＣの精度と出力信号のスプ
リアスレベルの関係を調べるために、図１におけるＤＡ
Ｃ１０、１１のかわりに２個のプログラマブル電源を使
用した。プログラマブル電源の出力電圧はそれぞれＶM
＝2.000V、ＶN ＝0.750Vに設定した。図３において
（ａ）はクロック、（ｂ）は分周器１６出力、（ｃ）は
積分器１２出力、（ｄ）はワンショット・マルチバイブ
レータ１５の代わりに置き換えたＴ−ＦＦの出力電圧を
表示している。分周器１６は、クロックＭ＝８周期分の
時間内に１回、クロックに同期し、パルス幅がクロック
周期に一致したパルスを出力している。積分器１２は、
分周器１６のパルスによってリセットされ、この期間中
は一定電圧を出力している。積分器１２の出力波形
（ｃ）のうち、右上がりの直線の傾きは設定データＮ＝
３に比例し、右下がりの直線の傾きはＮ−Ｍ＝−５に比
例している。右下がりの直線は必ず１クロック周期分の
長さになるため、右上がりの直線は等間隔に並ぶ。コン
パレータにより右上りの直線とスレッショルド電圧を比
較し、この出力でＴ−ＦＦをトリガした波形が（ｄ）で
ある。Ｔ−ＦＦの出力波形はデューティ比５０％の矩形
波となっている。
【００３４】図４、図５は本発明第一の実施例を実現化
した試作の出力スペクトルを示す図である。設定データ
はＭ＝８、Ｎ＝３である。図４はプログラマブル電源の
出力電圧をそれぞれＶM ＝2.000V、ＶN ＝0.750Vに設定
した場合のスペクトルである。マーカで示した基本波
（（６）式の１／２の周波数＝187.5kHz）とその高調波
以外のスプリアス（不要波）成分のレベルは、最大でも
−５９ｄＢｃである。一方、図５は同じ条件でプログラ
マブル電源の出力電圧のＶN を0.750VからＶN ＝0.725V
に故意にずらした場合のスペクトルである。これは、Ｄ
ＡＣ１１の出力電圧が理想的な電圧（0.750V）から3.3
％ずれていることに相当する。スプリアス成分の最大レ
ベルは−３０ｄＢｃに悪化しているものの、マーカで示
した基本波の周波数は図４での基本波と一致している。
これは、分周器１６による積分器１２のリセット動作に
より、アナログ部分の不完全性に起因する出力周波数の
ドリフトがＭ＝８クロック周期の時間毎に修正されてい
る結果である。本実験では、Ｍ＝８、Ｎ＝３、ＶM ＝2.
000Vとした場合、0.700V＜ＶN ＜0.774Vの広い電圧範囲
内で（６）式の１／２の周波数を基本波とする出力信号
が得られた。
した試作の出力スペクトルを示す図である。設定データ
はＭ＝８、Ｎ＝３である。図４はプログラマブル電源の
出力電圧をそれぞれＶM ＝2.000V、ＶN ＝0.750Vに設定
した場合のスペクトルである。マーカで示した基本波
（（６）式の１／２の周波数＝187.5kHz）とその高調波
以外のスプリアス（不要波）成分のレベルは、最大でも
−５９ｄＢｃである。一方、図５は同じ条件でプログラ
マブル電源の出力電圧のＶN を0.750VからＶN ＝0.725V
に故意にずらした場合のスペクトルである。これは、Ｄ
ＡＣ１１の出力電圧が理想的な電圧（0.750V）から3.3
％ずれていることに相当する。スプリアス成分の最大レ
ベルは−３０ｄＢｃに悪化しているものの、マーカで示
した基本波の周波数は図４での基本波と一致している。
これは、分周器１６による積分器１２のリセット動作に
より、アナログ部分の不完全性に起因する出力周波数の
ドリフトがＭ＝８クロック周期の時間毎に修正されてい
る結果である。本実験では、Ｍ＝８、Ｎ＝３、ＶM ＝2.
000Vとした場合、0.700V＜ＶN ＜0.774Vの広い電圧範囲
内で（６）式の１／２の周波数を基本波とする出力信号
が得られた。
【００３５】図６は本発明第一の実施例を実現化した試
作において、プログラマブル電源の電圧ＶN と本試作器
の出力信号に含まれるスプリアスレベルとの関係を示し
ている。これを元に、本周波数シンセサイザのアナログ
部の精度とスプリアスレベルの関係を概算することがで
きる。例えば、本試作器のスプリアスレベルを−４０ｄ
Ｂｃ以下に抑えたい場合、ＶN を0.746V〜0.755Vの範囲
で与える必要があることが図６から読みとれるが、これ
はＶN を約0.6 ％の精度で与えることができるようにＤ
ＡＣを設計する必要があることを意味している。なお、
図６に示したスプリアスレベルは、動作原理の確認のた
めに個別部品を組み合わせて実現した試作での測定結果
であり、最良の場合でもスプリアスレベルは−５９ｄＢ
ｃであったが、本発明の周波数シンセサイザは原理的に
はスプリアスを発生しない構成であり、注意深く実現化
すればスプリアスレベルをさらに小さくすることが可能
だと考えられる。
作において、プログラマブル電源の電圧ＶN と本試作器
の出力信号に含まれるスプリアスレベルとの関係を示し
ている。これを元に、本周波数シンセサイザのアナログ
部の精度とスプリアスレベルの関係を概算することがで
きる。例えば、本試作器のスプリアスレベルを−４０ｄ
Ｂｃ以下に抑えたい場合、ＶN を0.746V〜0.755Vの範囲
で与える必要があることが図６から読みとれるが、これ
はＶN を約0.6 ％の精度で与えることができるようにＤ
ＡＣを設計する必要があることを意味している。なお、
図６に示したスプリアスレベルは、動作原理の確認のた
めに個別部品を組み合わせて実現した試作での測定結果
であり、最良の場合でもスプリアスレベルは−５９ｄＢ
ｃであったが、本発明の周波数シンセサイザは原理的に
はスプリアスを発生しない構成であり、注意深く実現化
すればスプリアスレベルをさらに小さくすることが可能
だと考えられる。
【００３６】図７は本発明第二の実施例を示す図であ
る。この図において数字符号４はコンパレータ、６はイ
ンバータ、７はＡＮＤゲート、１３はＤ−ＦＦ、１４は
ＡＮＤゲート、１５はワンショット・マルチバイブレー
タ、１６は分周比Ｍの分周器、１７、１８はデータ入力
端子、１９はスレッショルド電圧入力端子、２０はクロ
ック入力端子、２１は出力端子、２２はコンデンサ、２
３はスイッチ、２４、２５はＡＮＤゲート、２６、２７
は設定データに比例した電流を流し出す、または流し込
む電流スイッチ、２８は出力電圧を初期値に戻すリセッ
ト入力と積分の時定数を切り換える制御入力を備えた積
分器、を表している。
る。この図において数字符号４はコンパレータ、６はイ
ンバータ、７はＡＮＤゲート、１３はＤ−ＦＦ、１４は
ＡＮＤゲート、１５はワンショット・マルチバイブレー
タ、１６は分周比Ｍの分周器、１７、１８はデータ入力
端子、１９はスレッショルド電圧入力端子、２０はクロ
ック入力端子、２１は出力端子、２２はコンデンサ、２
３はスイッチ、２４、２５はＡＮＤゲート、２６、２７
は設定データに比例した電流を流し出す、または流し込
む電流スイッチ、２８は出力電圧を初期値に戻すリセッ
ト入力と積分の時定数を切り換える制御入力を備えた積
分器、を表している。
【００３７】本発明第二の実施例は、第一の実施例の積
分器１２を、積分器２８に置き換えた構成である。積分
器２８は、電流スイッチ２６、２７、コンデンサ２２、
スイッチ２３、インバータ６、ＡＮＤゲート７、２４、
２５から構成される。電流スイッチ２６から流れ出る電
流と、電流スイッチ２７に流れ込む電流の差し引きの電
流がコンデンサ２２に流れ込むことにより、コンデンサ
２２の両端の電圧が設定されたデータに従った時定数で
変化する。積分器２８のリセットはスイッチ２３がコン
デンサ２２の電荷をリークすることにより行われる。リ
セット期間中はインバータ６の出力レベルがローとな
り、ＡＮＤゲート２４、２５の出力レベルもローとなる
ので、電流スイッチ２６、２７の出力電流はゼロとな
る。
分器１２を、積分器２８に置き換えた構成である。積分
器２８は、電流スイッチ２６、２７、コンデンサ２２、
スイッチ２３、インバータ６、ＡＮＤゲート７、２４、
２５から構成される。電流スイッチ２６から流れ出る電
流と、電流スイッチ２７に流れ込む電流の差し引きの電
流がコンデンサ２２に流れ込むことにより、コンデンサ
２２の両端の電圧が設定されたデータに従った時定数で
変化する。積分器２８のリセットはスイッチ２３がコン
デンサ２２の電荷をリークすることにより行われる。リ
セット期間中はインバータ６の出力レベルがローとな
り、ＡＮＤゲート２４、２５の出力レベルもローとなる
ので、電流スイッチ２６、２７の出力電流はゼロとな
る。
【００３８】Ｄ−ＦＦ１３の出力は積分器２８の時定数
を制御し、積分器２８の出力電圧は、Ｄ−ＦＦ１３の出
力レベルがローの時Ｎに比例して変化し、ハイの時に
（Ｎ−Ｍ）に比例して変化する。このように積分器２８
は本発明第一の実施例の積分器１２と同等の機能を持
つ。積分器２８は積分器１２と比べ、オペアンプを使用
しないためスルーレートの大きい積分動作が可能である
点が挙げられる。従って、周波数シンセサイザとして
も、より高いクロック周波数での動作が可能である。
を制御し、積分器２８の出力電圧は、Ｄ−ＦＦ１３の出
力レベルがローの時Ｎに比例して変化し、ハイの時に
（Ｎ−Ｍ）に比例して変化する。このように積分器２８
は本発明第一の実施例の積分器１２と同等の機能を持
つ。積分器２８は積分器１２と比べ、オペアンプを使用
しないためスルーレートの大きい積分動作が可能である
点が挙げられる。従って、周波数シンセサイザとして
も、より高いクロック周波数での動作が可能である。
【００３９】図８は本発明第三の実施例を示す図であ
る。この図において数字符号４はコンパレータ、６はイ
ンバータ、７はＡＮＤゲート、１３はＤ−ＦＦ、１４は
ＡＮＤゲート、１５はワンショット・マルチバイブレー
タ、１６は分周比Ｍの分周器、１７、１８はデータ入力
端子、１９はスレッショルド電圧入力端子、２０はクロ
ック入力端子、２１は出力端子、２２はコンデンサ、２
３はスイッチ、３１はＡＮＤゲート、２９、３０は設定
データに比例した電流を流し込む電流スイッチ、３２は
カレントミラー、３３は出力電圧を初期値に戻すリセッ
ト入力と積分の時定数を切り換える制御入力を備えた積
分器、を表している。
る。この図において数字符号４はコンパレータ、６はイ
ンバータ、７はＡＮＤゲート、１３はＤ−ＦＦ、１４は
ＡＮＤゲート、１５はワンショット・マルチバイブレー
タ、１６は分周比Ｍの分周器、１７、１８はデータ入力
端子、１９はスレッショルド電圧入力端子、２０はクロ
ック入力端子、２１は出力端子、２２はコンデンサ、２
３はスイッチ、３１はＡＮＤゲート、２９、３０は設定
データに比例した電流を流し込む電流スイッチ、３２は
カレントミラー、３３は出力電圧を初期値に戻すリセッ
ト入力と積分の時定数を切り換える制御入力を備えた積
分器、を表している。
【００４０】第二の実施例における電流スイッチ２６及
び電流スイッチ２７は同じ設定データに対して同じ絶対
値で逆極性の電流を発生する必要があるが、無調整で両
電流スイッチ間の相対精度を出すのは一般に難しい。そ
こで、本発明第四の実施例では、同じ極性の電流スイッ
チ２９、３０を用い、そのうち片方の電流出力をカレン
トミラー３２により逆極性の電流に変換することによ
り、相対精度の良い逆極性の電流を発生させる。これに
より、クロックＭ周期の時間内に発生する可能性がある
瞬間周波数の平均周波数からのずれを小さく抑えること
ができるので、周波数シンセサイザの出力信号のスプリ
アスレベルを低く抑えることができる。
び電流スイッチ２７は同じ設定データに対して同じ絶対
値で逆極性の電流を発生する必要があるが、無調整で両
電流スイッチ間の相対精度を出すのは一般に難しい。そ
こで、本発明第四の実施例では、同じ極性の電流スイッ
チ２９、３０を用い、そのうち片方の電流出力をカレン
トミラー３２により逆極性の電流に変換することによ
り、相対精度の良い逆極性の電流を発生させる。これに
より、クロックＭ周期の時間内に発生する可能性がある
瞬間周波数の平均周波数からのずれを小さく抑えること
ができるので、周波数シンセサイザの出力信号のスプリ
アスレベルを低く抑えることができる。
【００４１】図８において、カレントミラー３２は電流
スイッチ３０に流れ込む電流Ｉと同じ値の電流をもう一
方のポートから流し出す。このカレントミラー３２は制
御入力端子を持ち、インバータ６からの制御信号によ
り、流し出す電流をオン・オフする。分周器１６がパル
スを出力している期間のみインバータ６の出力はローに
なり、この期間中カレントミラー３２は出力電流をオフ
にする。出力として電流を流し出すタイプのカレントミ
ラーは、一般に動作速度が遅いｐｎｐタイプのバイポー
ラトランジスタ、あるいはＰＭＯＳを必要とするが、設
定データＮが一定の場合、電流スイッチ３０は常に同じ
値の電流を流し込み続ける。従って、本周波数シンセサ
イザに定常動作をさせる限りではカレントミラー３２の
動作速度は問題にならない。本周波数シンセサイザの設
定周波数を切り換える場合に、カレントミラー３２の動
作速度が周波数シンセサイザの切替時間のネックとなる
可能性はある。
スイッチ３０に流れ込む電流Ｉと同じ値の電流をもう一
方のポートから流し出す。このカレントミラー３２は制
御入力端子を持ち、インバータ６からの制御信号によ
り、流し出す電流をオン・オフする。分周器１６がパル
スを出力している期間のみインバータ６の出力はローに
なり、この期間中カレントミラー３２は出力電流をオフ
にする。出力として電流を流し出すタイプのカレントミ
ラーは、一般に動作速度が遅いｐｎｐタイプのバイポー
ラトランジスタ、あるいはＰＭＯＳを必要とするが、設
定データＮが一定の場合、電流スイッチ３０は常に同じ
値の電流を流し込み続ける。従って、本周波数シンセサ
イザに定常動作をさせる限りではカレントミラー３２の
動作速度は問題にならない。本周波数シンセサイザの設
定周波数を切り換える場合に、カレントミラー３２の動
作速度が周波数シンセサイザの切替時間のネックとなる
可能性はある。
【００４２】図９は本発明第四の実施例を示す図であ
る。この図において数字符号４はコンパレータ、６はイ
ンバータ、７はＡＮＤゲート、１５はワンショット・マ
ルチバイブレータ、１６は分周比Ｍの分周器、１７、１
８はデータ入力端子、１９はスレッショルド電圧入力端
子、２０はクロック入力端子、２１は出力端子、２２は
コンデンサ、２３はスイッチ、３１はＡＮＤゲート、３
２はカレントミラー、５５、５６は電流出力型のＤＡ
Ｃ、５７、５８、５９はＤ−ＦＦ、６０はインバータ、
６１は出力電圧を初期値に戻すリセット入力と積分の時
定数を切り換える制御入力を備えた積分器、を表してい
る。
る。この図において数字符号４はコンパレータ、６はイ
ンバータ、７はＡＮＤゲート、１５はワンショット・マ
ルチバイブレータ、１６は分周比Ｍの分周器、１７、１
８はデータ入力端子、１９はスレッショルド電圧入力端
子、２０はクロック入力端子、２１は出力端子、２２は
コンデンサ、２３はスイッチ、３１はＡＮＤゲート、３
２はカレントミラー、５５、５６は電流出力型のＤＡ
Ｃ、５７、５８、５９はＤ−ＦＦ、６０はインバータ、
６１は出力電圧を初期値に戻すリセット入力と積分の時
定数を切り換える制御入力を備えた積分器、を表してい
る。
【００４３】本発明第四の実施例は、第三の実施例にお
ける電流スイッチ２９、３０を、電流出力型ＤＡＣ５
５、５６に置き換えた構成である。ＤＡＣのデータ入力
部にはＤ−ＦＦ５７、５８が備わっており、このうちＤ
−ＦＦ５７に第三の実施例におけるＤ−ＦＦ１３の役割
（二種類の積分時定数を切り換える役割）を負わせてい
る。
ける電流スイッチ２９、３０を、電流出力型ＤＡＣ５
５、５６に置き換えた構成である。ＤＡＣのデータ入力
部にはＤ−ＦＦ５７、５８が備わっており、このうちＤ
−ＦＦ５７に第三の実施例におけるＤ−ＦＦ１３の役割
（二種類の積分時定数を切り換える役割）を負わせてい
る。
【００４４】分周器１６はＭクロックが入力される時間
内に、クロックに同期しパルス幅がクロック周期分であ
るパルスを一つ出力する。分周器１６がパルスを出力す
ると、インバータ６０、ＡＮＤゲート７、ＡＮＤゲート
３１の出力はすべてローとなり、次のクロックの入力と
同時に電流出力型ＤＡＣ５５の出力電流はゼロとなる。
一方、分周器１６の出力はＤ−ＦＦ５９にも入力される
ので、分周器１６がパルスを出力した後、次のクロック
の入力と同時にインバータ６の出力はローとなりカレン
トミラー３２の出力をオフとすると同時にスイッチ２３
はオンになり、コンデンサ２２はリークされる。すなわ
ち、分周器１６がＭクロック毎にパルスを出力し、その
１クロック後に積分器６１がリセットされ、周波数の瞬
時的なずれを修正する。
内に、クロックに同期しパルス幅がクロック周期分であ
るパルスを一つ出力する。分周器１６がパルスを出力す
ると、インバータ６０、ＡＮＤゲート７、ＡＮＤゲート
３１の出力はすべてローとなり、次のクロックの入力と
同時に電流出力型ＤＡＣ５５の出力電流はゼロとなる。
一方、分周器１６の出力はＤ−ＦＦ５９にも入力される
ので、分周器１６がパルスを出力した後、次のクロック
の入力と同時にインバータ６の出力はローとなりカレン
トミラー３２の出力をオフとすると同時にスイッチ２３
はオンになり、コンデンサ２２はリークされる。すなわ
ち、分周器１６がＭクロック毎にパルスを出力し、その
１クロック後に積分器６１がリセットされ、周波数の瞬
時的なずれを修正する。
【００４５】図１０は本発明第五の実施例を示す図であ
る。この図において数字符号４はコンパレータ、１３は
Ｄ−ＦＦ、１４はＡＮＤゲート、１５はワンショット・
マルチバイブレータ、１６は分周比Ｍの分周器、１７、
１８はデータ入力端子、１９はスレッショルド電圧入力
端子、４２は位相比較器、４３はループフィルタ、４４
はＶＣＯ、４６は基準信号入力端子、４７は出力端子、
５０は本発明の直接合成方式の周波数シンセサイザ、５
１は分周比Ａの分周器、５３は積分器を表している。
る。この図において数字符号４はコンパレータ、１３は
Ｄ−ＦＦ、１４はＡＮＤゲート、１５はワンショット・
マルチバイブレータ、１６は分周比Ｍの分周器、１７、
１８はデータ入力端子、１９はスレッショルド電圧入力
端子、４２は位相比較器、４３はループフィルタ、４４
はＶＣＯ、４６は基準信号入力端子、４７は出力端子、
５０は本発明の直接合成方式の周波数シンセサイザ、５
１は分周比Ａの分周器、５３は積分器を表している。
【００４６】図１０に示すＰＬＬ周波数シンセサイザ
は、第一〜第四の実施例の直接合成方式の周波数シンセ
サイザ５０を基準信号とするＰＬＬ周波数シンセサイザ
である。入力データをＭ、Ｎとすると、直接合成方式の
周波数シンセサイザ５０は周波数ｆDSの信号を出力す
る。 ｆDS＝（Ｎ／Ｍ）・ｆREF （７） 従ってＰＬＬ周波数シンセサイザの出力周波数ｆOUT は
次式で表される。 ｆOUT ＝Ａ・（Ｎ／Ｍ）・ｆREF （８）
は、第一〜第四の実施例の直接合成方式の周波数シンセ
サイザ５０を基準信号とするＰＬＬ周波数シンセサイザ
である。入力データをＭ、Ｎとすると、直接合成方式の
周波数シンセサイザ５０は周波数ｆDSの信号を出力す
る。 ｆDS＝（Ｎ／Ｍ）・ｆREF （７） 従ってＰＬＬ周波数シンセサイザの出力周波数ｆOUT は
次式で表される。 ｆOUT ＝Ａ・（Ｎ／Ｍ）・ｆREF （８）
【００４７】（８）式で表されるように、図１０に示す
ＰＬＬ周波数シンセサイザのステップ周波数はｆREF ／
Ｍであり、基本的なＰＬＬ周波数シンセサイザのステッ
プ周波数ｆREF の１／Ｍ倍となっている。基本的なＰＬ
Ｌ周波数シンセサイザと同じステップ周波数を実現する
場合、基準信号の周波数を基本的なＰＬＬ周波数シンセ
サイザのＭ倍にできるので、周波数切替を高速に行うこ
とができる。本実施例のＰＬＬ周波数シンセサイザは、
従来のＤＤＳとの併用によるＰＬＬ周波数シンセサイザ
と比較して、回路構成が簡単で、低消費電力である特徴
を持つ。さらに、従来のＤＤＳとの併用によるＰＬＬ周
波数シンセサイザでは、ＤＤＳが原理的に発生するスプ
リアスがＰＬＬの出力にもスプリアスを発生させるのに
対し、本実施例のＰＬＬ周波数シンセサイザでは、原理
的にはスプリアスを発生しない特徴を持つ。
ＰＬＬ周波数シンセサイザのステップ周波数はｆREF ／
Ｍであり、基本的なＰＬＬ周波数シンセサイザのステッ
プ周波数ｆREF の１／Ｍ倍となっている。基本的なＰＬ
Ｌ周波数シンセサイザと同じステップ周波数を実現する
場合、基準信号の周波数を基本的なＰＬＬ周波数シンセ
サイザのＭ倍にできるので、周波数切替を高速に行うこ
とができる。本実施例のＰＬＬ周波数シンセサイザは、
従来のＤＤＳとの併用によるＰＬＬ周波数シンセサイザ
と比較して、回路構成が簡単で、低消費電力である特徴
を持つ。さらに、従来のＤＤＳとの併用によるＰＬＬ周
波数シンセサイザでは、ＤＤＳが原理的に発生するスプ
リアスがＰＬＬの出力にもスプリアスを発生させるのに
対し、本実施例のＰＬＬ周波数シンセサイザでは、原理
的にはスプリアスを発生しない特徴を持つ。
【００４８】図１１は本発明第六の実施例を示す図であ
る。この図において数字符号４はコンパレータ、１３は
Ｄ−ＦＦ、１４はＡＮＤゲート、１５はワンショット・
マルチバイブレータ、１６は分周比Ｍの分周器、１７、
１８はデータ入力端子、１９はスレッショルド電圧入力
端子、４２は位相比較器、４３はループフィルタ、４４
はＶＣＯ、４６は基準信号入力端子、４７は出力端子、
４８は本発明の直接合成方式の周波数シンセサイザ、４
９は分周比Ｂの分周器、５４は積分器を表している。
る。この図において数字符号４はコンパレータ、１３は
Ｄ−ＦＦ、１４はＡＮＤゲート、１５はワンショット・
マルチバイブレータ、１６は分周比Ｍの分周器、１７、
１８はデータ入力端子、１９はスレッショルド電圧入力
端子、４２は位相比較器、４３はループフィルタ、４４
はＶＣＯ、４６は基準信号入力端子、４７は出力端子、
４８は本発明の直接合成方式の周波数シンセサイザ、４
９は分周比Ｂの分周器、５４は積分器を表している。
【００４９】図１１に示すＰＬＬ周波数シンセサイザ
は、基本的なＰＬＬ周波数シンセサイザの分周器を、分
周比Ｂの分周器４９と第一〜第四の実施例の直接合成方
式の周波数シンセサイザ４８に置き換えた構成である。
入力データをＭ、Ｎとすると、直接合成方式の周波数シ
ンセサイザ４８には周波数ｆOUT ／Ｂの信号が入力さ
れ、次式の周波数ｆDSの信号を出力する。 ｆDS＝（Ｎ／Ｍ）・ｆOUT ／Ｂ （９） この信号が基準信号（ｆREF ）に位相同期されるので、
ＰＬＬ周波数シンセサイザの出力周波数ｆOUT は次式で
表される。 ｆOUT ＝Ｂ・（Ｍ／Ｎ）・ｆREF （１０）
は、基本的なＰＬＬ周波数シンセサイザの分周器を、分
周比Ｂの分周器４９と第一〜第四の実施例の直接合成方
式の周波数シンセサイザ４８に置き換えた構成である。
入力データをＭ、Ｎとすると、直接合成方式の周波数シ
ンセサイザ４８には周波数ｆOUT ／Ｂの信号が入力さ
れ、次式の周波数ｆDSの信号を出力する。 ｆDS＝（Ｎ／Ｍ）・ｆOUT ／Ｂ （９） この信号が基準信号（ｆREF ）に位相同期されるので、
ＰＬＬ周波数シンセサイザの出力周波数ｆOUT は次式で
表される。 ｆOUT ＝Ｂ・（Ｍ／Ｎ）・ｆREF （１０）
【００５０】（１０）式で表されるように、図１１に示
すＰＬＬ周波数シンセサイザのステップ周波数はｆREF
／Ｎであり、基本的なＰＬＬ周波数シンセサイザのステ
ップ周波数ｆREF の１／Ｎ倍となっている。基本的なＰ
ＬＬ周波数シンセサイザと同じステップ周波数を実現す
る場合、基準信号の周波数を基本的なＰＬＬ周波数シン
セサイザのＮ倍にできるので、周波数切替を高速に行う
ことができる。本実施例のＰＬＬ周波数シンセサイザ
は、従来のＤＤＳとの併用によるＰＬＬ周波数シンセサ
イザと比較して、回路構成が簡単で、低消費電力である
特徴を持つ。さらに、従来のＤＤＳとの併用によるＰＬ
Ｌ周波数シンセサイザでは、ＤＤＳが原理的に発生する
スプリアスがＰＬＬの出力にもスプリアスを発生させる
のに対し、本実施例のＰＬＬ周波数シンセサイザでは、
原理的にはスプリアスを発生しない特徴を持つ。
すＰＬＬ周波数シンセサイザのステップ周波数はｆREF
／Ｎであり、基本的なＰＬＬ周波数シンセサイザのステ
ップ周波数ｆREF の１／Ｎ倍となっている。基本的なＰ
ＬＬ周波数シンセサイザと同じステップ周波数を実現す
る場合、基準信号の周波数を基本的なＰＬＬ周波数シン
セサイザのＮ倍にできるので、周波数切替を高速に行う
ことができる。本実施例のＰＬＬ周波数シンセサイザ
は、従来のＤＤＳとの併用によるＰＬＬ周波数シンセサ
イザと比較して、回路構成が簡単で、低消費電力である
特徴を持つ。さらに、従来のＤＤＳとの併用によるＰＬ
Ｌ周波数シンセサイザでは、ＤＤＳが原理的に発生する
スプリアスがＰＬＬの出力にもスプリアスを発生させる
のに対し、本実施例のＰＬＬ周波数シンセサイザでは、
原理的にはスプリアスを発生しない特徴を持つ。
【００５１】
【発明の効果】本発明の直接合成方式の周波数シンセサ
イザは、ＤＤＳにおけるアキュムレータの動作を積分器
及びコンパレータを用いた簡単なアナログ回路で置き換
えた構成により高周波、低消費電力での動作が可能であ
る。分周器出力で前記積分器をリセットすることで完全
に分周器に同期した積分動作を実現し、アナログ回路の
不確実性より生ずる可能性がある周波数のドリフトが生
じない特徴がある。また、アキュムレータの累積加算動
作における階段状の値の変化と異なり、積分器の鋸波状
波は原理的に等間隔に並ぶので、積分器出力があるスレ
ッショルド電圧を超えるタイミングも等間隔となり、位
相にジッタのないシンセサイザ出力が得られる。すなわ
ちＤＤＳで用いられていたＲＯＭを用いることなく位相
ジッタのないシンセサイザ出力が得られるが、このＲＯ
Ｍを使用しない点もシンセサイザの高周波化、低消費電
力化に効果がある。さらに、アキュムレータが２の倍数
の周期の動作に限られるのに対し、本発明の積分器では
任意整数の周期の動作が可能であるので、本発明の周波
数シンセサイザはＤＤＳの設定可能周波数よりも任意性
の高い周波数設定が可能である。ＤＤＳでは、十進数を
基本とする周波数のクロック（例えば１０MHz ）を入力
して、十進数を基本とする周波数ステップ（例えば１０
０kHz ）の出力信号を得ることは困難であるが、本発明
のシンセサイザは設定データＭを十進数を基本とする値
に設定できる（例えばＭ＝１００）ので、クロック周波
数と出力信号の関係をより自由に設定できる利点があ
る。さらに、本周波数シンセサイザはフィードバック回
路を持たない直接合成方式であるため、ＤＤＳと同様に
高速周波数切替が可能である。
イザは、ＤＤＳにおけるアキュムレータの動作を積分器
及びコンパレータを用いた簡単なアナログ回路で置き換
えた構成により高周波、低消費電力での動作が可能であ
る。分周器出力で前記積分器をリセットすることで完全
に分周器に同期した積分動作を実現し、アナログ回路の
不確実性より生ずる可能性がある周波数のドリフトが生
じない特徴がある。また、アキュムレータの累積加算動
作における階段状の値の変化と異なり、積分器の鋸波状
波は原理的に等間隔に並ぶので、積分器出力があるスレ
ッショルド電圧を超えるタイミングも等間隔となり、位
相にジッタのないシンセサイザ出力が得られる。すなわ
ちＤＤＳで用いられていたＲＯＭを用いることなく位相
ジッタのないシンセサイザ出力が得られるが、このＲＯ
Ｍを使用しない点もシンセサイザの高周波化、低消費電
力化に効果がある。さらに、アキュムレータが２の倍数
の周期の動作に限られるのに対し、本発明の積分器では
任意整数の周期の動作が可能であるので、本発明の周波
数シンセサイザはＤＤＳの設定可能周波数よりも任意性
の高い周波数設定が可能である。ＤＤＳでは、十進数を
基本とする周波数のクロック（例えば１０MHz ）を入力
して、十進数を基本とする周波数ステップ（例えば１０
０kHz ）の出力信号を得ることは困難であるが、本発明
のシンセサイザは設定データＭを十進数を基本とする値
に設定できる（例えばＭ＝１００）ので、クロック周波
数と出力信号の関係をより自由に設定できる利点があ
る。さらに、本周波数シンセサイザはフィードバック回
路を持たない直接合成方式であるため、ＤＤＳと同様に
高速周波数切替が可能である。
【００５２】また、本発明のＰＬＬ周波数シンセサイザ
は、本発明の直接合成方式の周波数シンセサイザを基準
信号とする構成により、あるいはＶＣＯの出力を本発明
の直接合成方式の周波数シンセサイザを介して位相比較
器に入力する構成により、同じステップ周波数を得る基
本的なＰＬＬ周波数シンセサイザよりも基準信号の周波
数を高くする事が可能となり、高速周波数切替が可能で
ある。従来のＤＤＳとの併用によるＰＬＬ周波数シンセ
サイザとは、消費電力が大きく原理的にスプリアスを発
生するＤＤＳを使わないことが異なり、簡単な構成で高
速周波数切替が可能な低消費電力のＰＬＬ周波数シンセ
サイザを実現できる。また、本発明の直接合成の周波数
シンセサイザは従来のＤＤＳよりも周波数設定の自由度
が大きいので、本発明のＰＬＬ周波数シンセサイザは従
来のＤＤＳとの併用によるＰＬＬ周波数シンセサイザに
比べてステップ周波数の自由度が大きくなる、またはＰ
ＬＬ内の分周比の自由度が大きくなる利点を持つ。
は、本発明の直接合成方式の周波数シンセサイザを基準
信号とする構成により、あるいはＶＣＯの出力を本発明
の直接合成方式の周波数シンセサイザを介して位相比較
器に入力する構成により、同じステップ周波数を得る基
本的なＰＬＬ周波数シンセサイザよりも基準信号の周波
数を高くする事が可能となり、高速周波数切替が可能で
ある。従来のＤＤＳとの併用によるＰＬＬ周波数シンセ
サイザとは、消費電力が大きく原理的にスプリアスを発
生するＤＤＳを使わないことが異なり、簡単な構成で高
速周波数切替が可能な低消費電力のＰＬＬ周波数シンセ
サイザを実現できる。また、本発明の直接合成の周波数
シンセサイザは従来のＤＤＳよりも周波数設定の自由度
が大きいので、本発明のＰＬＬ周波数シンセサイザは従
来のＤＤＳとの併用によるＰＬＬ周波数シンセサイザに
比べてステップ周波数の自由度が大きくなる、またはＰ
ＬＬ内の分周比の自由度が大きくなる利点を持つ。
【図１】本発明第一の実施例を表す図である。
【図２】本発明第一の実施例の動作を表す図である。
【図３】本発明第一の実施例を実現化した試作の各部の
波形を示す図である。
波形を示す図である。
【図４】本発明第一の実施例を実現化した試作の出力ス
ペクトルを示す図である。
ペクトルを示す図である。
【図５】本発明第一の実施例を実現化した試作の出力ス
ペクトルを示す図である。
ペクトルを示す図である。
【図６】本発明第一の実施例を実現化した試作の設定電
圧とスプリアスレベルの関係を示す図である。
圧とスプリアスレベルの関係を示す図である。
【図７】本発明第二の実施例を表す図である。
【図８】本発明第三の実施例を表す図である。
【図９】本発明第四の実施例を表す図である。
【図１０】本発明第五の実施例を表す図である。
【図１１】本発明第六の実施例を表す図である。
【図１２】従来のダイレクト・デジタル・シンセサイザ
の構成を表す図である。
の構成を表す図である。
【図１３】従来のＤＤＳとの併用によるＰＬＬ周波数シ
ンセサイザの構成を示す図である。
ンセサイザの構成を示す図である。
【図１４】従来のＤＤＳとの併用によるＰＬＬ周波数シ
ンセサイザの構成を示す図である。
ンセサイザの構成を示す図である。
１ オペアンプ
２ 抵抗器
３ コンデンサ
４ コンパレータ
５ スイッチ
６ インバータ
７ ＡＮＤゲート
８ スイッチ
９ スイッチ
１０ ＤＡＣ
１１ ＤＡＣ
１２ 積分器
１３ Ｄ−ＦＦ
１４ ＡＮＤゲート
１５ ワンショット・マルチバイブレータ
１６ 分周器
１７ データ入力端子
１８ データ入力端子
１９ スレッショルド電圧入力端子
２０ クロック入力端子
２１ 出力端子
２２ コンデンサ
２３ スイッチ
２４ ＡＮＤゲート
２５ ＡＮＤゲート
２６ 電流スイッチ
２７ 電流スイッチ
２８ 積分器
２９ 電流スイッチ
３０ 電流スイッチ
３１ ＡＮＤゲート
３２ カレントミラー
３３ 積分器
３４ アキュムレータ
３５ ＲＯＭ
３６ ＤＡＣ
３７ ローパスフィルタ
３８ データ入力端子
３９ クロック入力端子
４０ 出力端子
４１ ダイレクト・デジタル・シンセサイザ（ＤＤＳ）
４２ 位相比較器
４３ ループフィルタ
４４ ＶＣＯ
４５ 分周器
４６ 基準信号入力端子
４７ 出力端子
４８ 直接合成方式の周波数シンセサイザ
４９ 分周器
５０ 直接合成方式の周波数シンセサイザ
５１ 分周器
５２ 分周器
５３ 積分器
５４ 積分器
５５ 電流出力型ＤＡＣ
５６ 電流出力型ＤＡＣ
５７ Ｄ−ＦＦ
５８ Ｄ−ＦＦ
５９ Ｄ−ＦＦ
６０ インバータ
６１ 積分器
フロントページの続き
(56)参考文献 特開 昭53−115163（ＪＰ，Ａ)
特開 昭56−112100（ＪＰ，Ａ)
実開 昭60−132031（ＪＰ，Ｕ)
実開 昭57−69332（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03B 28/00
H03K 3/02
H03L 1/00 - 7/26
H03M 1/00 - 1/88
Claims (4)
- 【請求項１】 第一のデジタルデータＮ、第二のデジタ
ルデータＭ、スレッショルド電圧（Ｖs ）及びクロック
（ｆCLK ）を入力し、 リセット入力により出力電圧がリセットされ、制御入力
の論理レベルのハイ・ローに従って、Ｎに比例した傾き
で出力電圧が増加する動作、または（Ｎ−Ｍ）に比例し
た傾きで出力電圧が増加する動作をする積分器と、 この積分器の出力電圧と、前記スレッショルド電圧とを
比較し、両電圧の大小に応じて出力の論理レベルのハ
イ、ローを切り換えるコンパレータと、 このコンパレータの出力をトリガとして出力周波数を提
供するマルチバイブレータと、 前記コンパレータの出力をデータとして入力し、前記ク
ロックをトリガとして入力し、出力を前記積分器の制御
入力に送出するＤ−ＦＦと、 前記クロックのパルスをＭ分周し、分周出力を前記積分
器のリセット入力に送出する分周器と、 を備えることを特徴とする周波数シンセサイザ。 - 【請求項２】 請求項１記載の周波数シンセサイザにお
いて、 前記クロックとして基準信号（ｆREF ）を入力し、前記
マルチバイブレータの出力に接続されるＰＬＬ回路を有
し、該ＰＬＬ回路の出力に出力周波数を得る、ＰＬＬ周
波数シンセサイザ。 - 【請求項３】 基準周波数（ｆREF ）とフィードバック
周波数（ｆDS）の位相比較を行う位相比較器と、 その出力をループフィルタを介して印加され出力周波数
（ｆOUT ）を提供する電圧制御発振器（ＶＣＯ）と、 該電圧制御発振器の出力から前記フィードバック周波数
を与えるフィードバック回路を有し、 該フィードバック回路が周波数シンセサイザをふくみ、 該周波数シンセサイザは、 第一のデジタルデータＮ、第二のデジタルデータＭ、ス
レッショルド電圧（Ｖs ）及び前記出力周波数（ｆ
OUT ）を入力し、 リセット入力により出力電圧がリセットされ、制御入力
の論理レベルのハイ・ローに従って、Ｎに比例した傾き
で出力電圧が増加する動作、又は（Ｎ−Ｍ）に比例した
傾きで出力電圧が増加する動作をする積分器と、 この積分器の出力電圧と、前記スレッショルド電圧とを
比較し、両電圧の大小に応じて出力の論理レベルのハ
イ、ローを切り換えるコンパレータと、 このコンパレータの出力をトリガとしてフィードバック
周波数を提供するマルチバイブレータと、 前記コンパレータの出力をデータとして入力し、前記出
力周波数をトリガとして入力し、出力を前記積分器の制
御入力に送出するＤ−ＦＦと、 前記出力周波数をＭ分周し、分周出力を前記積分器のリ
セット入力に送出する分周器と、 を備えることを特徴とするＰＬＬ周波数シンセサイザ。 - 【請求項４】 前記フィードバック回路の周波数シンセ
サイザに分周器（４９）が直列に挿入される請求項３記
載のＰＬＬ周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19073997A JP3379393B2 (ja) | 1997-07-02 | 1997-07-02 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19073997A JP3379393B2 (ja) | 1997-07-02 | 1997-07-02 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1127049A JPH1127049A (ja) | 1999-01-29 |
| JP3379393B2 true JP3379393B2 (ja) | 2003-02-24 |
Family
ID=16262969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19073997A Expired - Fee Related JP3379393B2 (ja) | 1997-07-02 | 1997-07-02 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3379393B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5510071B2 (ja) * | 2010-05-26 | 2014-06-04 | コニカミノルタ株式会社 | アクチュエータの駆動装置ならびにそれを用いる平行移動機構、干渉計および分光器 |
-
1997
- 1997-07-02 JP JP19073997A patent/JP3379393B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1127049A (ja) | 1999-01-29 |
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| Date | Code | Title | Description |
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