JPS60203007A - 周波数変調回路 - Google Patents

周波数変調回路

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JPS60203007A
JPS60203007A JP60040253A JP4025385A JPS60203007A JP S60203007 A JPS60203007 A JP S60203007A JP 60040253 A JP60040253 A JP 60040253A JP 4025385 A JP4025385 A JP 4025385A JP S60203007 A JPS60203007 A JP S60203007A
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JP
Japan
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signal
frequency
gain
loop
circuit
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Application number
JP60040253A
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English (en)
Inventor
Sutefuen Kaachisu Jii
ジー・ステフエン・カーチス
Pii Fuitsupuru Debitsudo
デビツド・ピー・フイツプル
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Hewlett Packard Japan Inc
Original Assignee
Yokogawa Hewlett Packard Ltd
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Publication date
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    • H—ELECTRICITY
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    • H—ELECTRICITY
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    • H03C2200/0037—Functional aspects of modulators
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Transmitters (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明はＲＦ　（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ　）
キャリア信号の周波数変調回路に関し、特に位相ロック
ループ（ＰＬＬ）における周波数変調校正に関するもの
である。
〔従来技術〕
位相ロックループ回Ｗ＆す用いて周波数を甘酸する技術
はよ（知られている。位相ロックループは調整可能な発
娠器（典型的には電圧制御発１辰器（ＶＣＯ））を含み
、該発損器の出力は位相比較−によって既知の基準信号
にロックされている。位相比較器は２１個の信号間の位
相差に比例する出力電圧あるいは電流を発生する。位相
比較器の出力信号はｖＣＯの入力部にフィードバックさ
れ、ｖＣＯを同調するのに用いられる。これにより■Ｃ
Ｏ出力信号は基準信号と全く同じ周波数になる。ループ
内にＮ分周ブロックな挿入することによって基本周波数
はＮ分周された７００周波数と比較され、ｖＣＯ出力は
基準周波数のＮ倍にロックされる。
Ｎを変えることによって基準周波数のＮ番目（Ｎは整数
）の高調波である周波数を発生させることが可能である
。フラクショナルＮと呼ばれる別の技術では基準周波数
のいかなる有理数倍の周波数をも発生させることができ
る（＃＃開昭５１年６０１４８号参照）。
いくつかの応用では合成信号を周波数変調（ＦＭ）する
ことがしばしば必要になる。ＰＬＬは便するに２個の信
号間の位相差を一定に保つ制御システムである。ＰＬＬ
はある信号の他の信号に対する位相のいかなる変化なも
除去する。ＰＬＬのこの特性はノイズを抑制し、信号を
きれいにするために用いられる。ｌ−かしながらこの特
性はまたＰＬＬ信号の周波数変調を抑制しようとする。
可聴ＦＭはＥ’　Ｍ信号な２本の別々の信号路に分離す
ることによって実現される。一方の信号路はｖＣＯに交
流接続され、ＰＬＩ、の帯域幅以上の周波数に対してＦ
Ｍ信号の主要信号路となる。ＰＬＩ。
帯域幅内のＦ’Ｍ周波数は積分され、位相比較器の出力
部に設けられた加算器に注入される。位相は周波数の積
分であるためＰＬＬ帯域幅内の周波数でＦ’Ｍｆ調する
には位相変調（ＰＭ）してやればよい。各信号路の利得
を適当に設定することでＰＬＬ帯域幅の内外で均一のＦ
Ｍレスポンスが得られる。
ＰＬＬの信号を周波数変調する場合に出会う主安な問題
の１つはＶＣＯの利得が一定ではないことである。一般
にｖＣＯの利得はｖＣＯの周波数とともに変化する。こ
の間瞳に対する１つの解決法は単一の７００周波数での
みＦ’Ｍすることである。もう一つの解決法は可変利得
増幅器２通してループにＦＭ校正信号を注入することで
あり、それにより増幅器の利得は周波数復調ＶＣＯ出力
信号が基準信号に整合するように変えられる。
〔発明の目的〕
変調量を一定にするようにした周波数変調回路を提供す
ることを目的とする。
〔発明の構成〕
本発明に従えば１校正された周波数置ｇ（Ｅ’Ｍ）が得
られる。すなわちｖＣＯがいかなる周波数でも同じＦＭ
入力信号に対して出力信号変調量は同じになる。ｖＣＯ
利得は一定ではなくＶＣＯ周波数の関数として変化する
ので、ＦＭ校正回路の主要目的はｖＣＯ利得をＰＬＬか
ら見た時に一定に見えるようにすることである。
ＰＬＬはｖＣＯ１２分周回路、ｌ／３のグリスケーラ、
Ｎ分周回路、位相比較器、Ｒよびループ帯域幅外の信号
なＦＭするための交流結合信号路から成る。プリスケー
ラのモジュラスを１０から９に変えるとＮ分周回路に基
準周期ごとに２つの位相サイクル（４πラジアン）が追
加されることになる。基準周期ごとに２サイクル付加す
ることはループステップの周波数な２００　ｋ　Ｈｚ　
だけ変化させる（　ＰＬＬは１００ｋＨｚの基準信号周
波数を用いている。）。
゛サンプル回路は周波数のステップ変化によって引き起
こされたｖＣＯ入力制御電圧の変化をサンプルする。２
００ｋＨｚの周波数ステップにわたる制御電圧の変化に
よりＰＬＬがロックしている特別な周波数（基壇信号周
波数の有理数倍）での■ＣＯ利得な正画に測定できる。
電圧変化は続いて増幅器およびＡ／ｉ）コンバータによ
り増幅され、計測されて位相比較器および７００間に挿
入された乗算型１）／ＡコンバータＣＤＡＣ）にロード
され、校正ｖＣＯ入力制御信号となり特別なり００周波
数でｖＣＯ利得を補償する。ＰＬＬ周波数が変わるたび
に校正丈イクルが起動され、１）ＡＣの利得が再設定さ
れる。
上述の回路はＰＬＬの特性を用いてループ周波数を２０
０ｋＨｚ　のステップ変化で効果的にシフトしている。
ループ周波数が変わるたびに新しい周波数でのＶＣＯ利
得が測定され、乗算用ＤＡＣの利得が再設定され、そし
てＶＣＯの全周波数レンジにわたりＤＡＣおよびｖＣＯ
の会計利得が一定に保たれる。ループ周波数のステップ
変化を得るためにループそれ自体を用いているので、ｖ
ＣＯ利得の測定に必要な別のテスト信号発生回路は不用
になる。さらに全周波数レンジにねたつｖＣＯ利得な効
果的に一定に保つているのでＰＬＬの安定性およびノイ
ズパフォーマンスが改祷すれる。
〔実施例〕
第１図は本発明の実施例のブロック図である。
電圧制御発部器（ＶＣＯ）８、位相比較器３４およびル
ープフィルタ１０によってＦＭ位相ロツクルニプ（’Ｐ
ＬＬ）が構成される。加算ブロック４は端子２から供給
されるＦＭ信号入力をループフィルタ１０の出力信号の
和を出力する。加算ブロック４の出力は乗算型、［）／
Ａコンバータ（ＤＡＣ）によってスケーリングされライ
ン７上のＶＣＯ８への制御電圧信号になる。Ｎ分周ブロ
ック２６は電子計数回路であり、分周器を構成する。出
力信号位相は位相比較器３４に供給される周波数［；”
　ｒｅｆの基準信号３６の位相と比較されるが、その前
に周波数Ｆｏｕｔの出力信号３８は前記分周器２６によ
りある数Ｎで割られる。Ｎ分周ブロック２６によりＰＬ
Ｌは基準信号３６の周波数の有理数倍にロックする。位
相比較器３４の出力信号は入力信号間の位相差に比例し
た電圧である。演算増幅器２８およびコンデンサ３０は
積分器４０を形成する。
該積分器４０はライン４２上のＦＭ信号を積分し、加算
ブロック３２に位相変調（ＰＭ）電圧信号を供給する。
前記加算ブロック３２ではＰＭｔ圧信号が位相比較Ｓ３
４の出力電圧と加算される。
与えられたループ周波数ステップ変化（ｄＦ）に対して
■ＣＯ制御電圧（ｄＶ）の変化はＶ−ＣＯ利得（Ｋｖｃ
ｏ）の逆数に比例する。
ｄ　Ｖ　＝　ｄ　Ｆ　／Ｋ　ｖｃ。
ループはｊｌｄ）’だけその周波数がステップ変化する
。その結束束じた制御電圧ステップ変化はバッファ増幅
器１４．コンデンサ２０、電子スイッチ２４、および増
幅器１８から成るサンプリング回路によって測定される
。電圧変化はＡ／［）コンバータ１２によって２進数に
変換され、乗算型ＤＡＣ６に加えられ、ＤＡＣ６の利得
　を調整する。ＤＡＣ６およびｖｃｏｓの実効利得（Ｋ
Ｖ）は次の式から得られる。
Ｋｖ　＝Ｋ　ｄＶＫｖｃｏ　＝Ｋ　（ｄ　Ｆ／Ｋ　ｖｃ
ｏ　）　Ｋｖｃｏ　＝　Ｋｄ　ＦここでＫは任意の定数
であり、ＤＡＣ６およびＶＣＯ８の実効利得は■ＣＯ利
得Ｋ　ＶＣＯとは無関係になる。
ループ周波数が新しいループ周波数（先のループ周波数
から２００ｋｌ（ｚ以上大きい）に変化するたびにＦＭ
校正サイクルが起動される。所望周波数（Ｆｄ）はＮ分
周ブロック２６に印加され、同時に周波数ステップ変化
信号の指示によりプリスケーラ２２のモジ−ラスが１０
から９に変る。２分周のフリップフロップ１６およびプ
リスケーラ２２の結合効果は基準周期ごとに出力信号か
らの２サイクルの位相（４πラジアン）を加えることで
あり、ここにおいてｖｃｏｓおよびＰＬＬの出力信号３
８の周波数ＦｏｕｔがＦｄプラス２００ｋＨｚになる。
ライン７上のｖＣＯ制御電圧はバッファ増幅器１４に感
知され、その出力はサンプリングコンデンサ２０に印加
される。電子スイッチ２４はこの間開じており、コンデ
ンサ２ｏはライン７上の制御電圧にまで充電される。ル
ープが最終周波数（Ｆｄプラス２００　ｋｌ（ｚ　）の
１　ｋＨｚ以内に安定すると電子スイッチ２４が開き、
プリスケーラ２２のモジ−ラスは９から１０に変る。そ
の結果、ループは所望周波数［’ｄｙ−ロックする。サ
ンプリングコンデンサ２０はライン上の制御電圧の変化
をチャージし、増幅器１８で増幅され、Ａ／Ｉ）コンバ
ータ１２に入力される。コンデンサ２ｏがチャージした
ライン７上の制御電圧変化はちょうど２００　ｋＨｚ　
／　ＫＶＣＯニ等シイ。
最小のＶＣＯ利得ＫＶＣＯは約２．６ＭＨ２／Ｖであり
、したがって最大ｖＣＯ制御電圧変化ｄＶは２００ｋＨ
ｚステツプに対して８０ｍＶである。コンデンサ２０に
接続された増幅器１８の利得はＡ／Ｉ）コンバータ１２
のフルスケールの少なくとも９０％が利用されるように
調整される。ループが所望周波数Ｆ’ｄに安定すれば直
ちにＡ　／　Ｄ変換が実行される。制御電圧ステップ変
化に比例したデジタル数がＪ）ＡＣ６にロードされ、Ｉ
）ＡＣ６の利得が再設定される。
ひとたびループがＤＡＣ６の利得を再設定することによ
って生じた全てのトランジェントを補正すればＦＭ校正
サイクルは完了する。
ここで第２図を参照するとＦＭ入力信号１１６は電子ス
イッチ１１３および１１４を通りて加算ノード１０７に
入力され、電子スイッチ１１３はＦＭイネーブル信号１
８６（第３図に示した）Ｋよって制御される。ループフ
ィルタ（第１図のｌＯとして示した）の出力信号ｖ１は
加算ノード１０７でＦＭ信号１１６と合計される。演算
増幅器１０４、抵抗器１０３およびコンデンサ１０２は
反転増幅器を形成し、合計された信号な増幅し、ＤＡ（
’１０５に入力する。
ＤＡＣ１０５はＣＭＯ８ＤＡＣであり、その内部ではＲ
−２Ｒ抵抗器回路網中の電流が反転増幅器１０６か加算
ノード１１５のどちらかヘスイッチされる。
ＤＡＣはまた反転増幅器１０６の出力および加算ノード
の間にライン１０８によって接続されたフィードバック
抵抗器（図示せず）乞含む。ＤＡＣ１０５のセツティン
グはＡ／Ｄコンバータ１１７の出力から直接ロードされ
る。ＦＭ校正サイクルのほとんどの間はタイミング信号
１８４（第３図に示す）がＡ　／　Ｄコンバータ１１７
の出力を３状態モードにする。これにより抵抗器アレイ
１１８および抵抗器１１９のプルアップ抵抗器で最上位
から２桁目を除く全ての入力データラインがハイレベル
にプルアップされ、ＤＡＣ１０５の利得は０．７５にセ
ットされる。
ＤＡＣを０．７５の利得にセットすることでループの周
波数変化の間ループは確実に安定する。
演算増幅器１２２、抵抗器１２０およびコンデンサ１２
１は反転増幅器を形成し、利得ｌのバッファとして動作
し、ライン１４４上のｖＣＯ制御電圧■０を感知する。
サンプリングコンデンサ１２３（第１図にコンデンサ２
０として示す）はバッファ増幅器１２２の出力に接続さ
れ２００ｋＨｚのループ周波数ステップ変化に起因する
ｖＣＯ制御電圧内の変化を伝える。ＦＭ校正サイクルの
最初ではサンプル−ホールド信号１８２（第３図に示す
）は低になりＦＥＴ１３０はコンデンサ１２３をグラウ
ンドに接地し、ライン１４４上のＶＣＯＦｌｌＪａｌ電
圧を該コンデンサに充電させる。ループがひとたびＦｄ
プラス２００ｋＨｚで安定すればサンプル−ホールド信
号１８２は高になり、ＦＥＴ１３０から成るスイッチｋ
ｌき、ループ周波数はＦ’ｄヘステップ変化する。ここ
でコンデンサ１２３はライン１４４上の新しい制御電圧
を認め、２００ｋｌ（ｚのループ周波数のステップ変化
に起因する制御電圧の変化を増幅器」２５に伝えムＡ／
Ｄコンバータ１１７への入力である増幅器１２５の出力
はＢ　＋　／　Ｃ（Ｂｌａｎｋ　ａｎｄ　Ｎｏｔ　Ｃｏ
ｎｖｅｒｔ　）信号１８４（第３図に示す）である。Ｆ
Ｍ校正サイクルの最初ではＢ　＋／（’信号１８４は高
になっＡ／］）コンバータ１１７の出力を３状態モード
にし、抵抗器アレイｔｔＳおよび抵抗器１１９はｊ）Ａ
Ｃ１０５の利得を０．７５にセットする。Ｂ＋／Ｃ信号
が低になると差動増幅器１２５からのｖＣＯ制御制御電
圧入定化がデジタル数に変換され、ＤＡＣ１０５にロー
ドされ利得を調整する。
６０ＭＨｚ　（１）　Ｖ　Ｃ０周波数でＶＣＯ＆ｌｉ大
利得（Ｋｖｃｏ　）を持つのでＤＡＣ利得を約０．５に
セットしなければならない。６０ＭＨ２ではＶＣＯは１
０Ｖの制御電圧が必要であり、このためにはＤＡＣ１０
５の入力電圧が２０Ｖ必安になる。これは回路の演算増
幅器の出力電圧より大きい。演算増幅器１３７、抵抗器
１３５、コンデンサ１３６、抵抗器１３８および１４０
、ダイオード１３９、および１４１は切り替え可能な電
流源を形成する。該電源源はループ周波数の関数として
オフセット電源をサミングノード１１５に入力し、ＤＡ
Ｃ１０５の出力と合計される。（電子スイッチ１３３、
および１３４はライン１４２および１４３上のループ周
波数を感知する。６０ＭＨｚのループ周波数でスイッチ
１３３および１３４出力は両方とも開かれ、電流は両抵
抗器１３８および１４０を通って流れる。抵抗器１３８
はサミング増幅器１０６の出力で６ｖのオフセットを生
じ、抵抗器＋４０はサミング増幅器１０６の出力で３■
のオフセットを生ずるので両抵抗器１３８および１４０
はサミング増幅器１０６の出力で９ｖのオフセットを生
ずる。したがって６　’ＯＭＨＺでサミング増幅器１０
６の出力での９■のオフセントによりＶＣＯＫＩＯＶの
制御電圧を供給するためにはＤＡＣＩ０５は２ボルトの
入力電圧が必要になる。
ここで第２図および第３図を参照すると、Ｐ　Ｌ　Ｌを
新しい周波数Ｆｄに同調させたいどきはいつでもホスト
マイクロプロセッサによってＦＭ校正サイクルが起動さ
れ、第３図に図示されたタイミング信号が発生される。
所潅周波数ｐｄがホストマイクロプロセッサにロードさ
れると新しい数Ｎが発生されＮ分周器ブロック２６（第
１図に示す）はそれに用いてループを新しい周波ＦｄＫ
する。
同時にＦＭイネーブル信号１８６が高になり、スイッチ
１１３および１１４を開き、Ｆ’Ｍ信号１【６の通路を
中断する。Ｂ十〇信号１８４は高になり、Ａ／］）コン
バータ１１７の出力を３状態にし、それによりＤＡＣ１
０５の利得は０．７５にセットされる。サンプル信号（
ＳＨＩ）１８２は低になり、サンプルコンデンサ１２３
をＦＥＴ１３０　を通してグラウンドする。
付加ブイクル信号１８０は高になりプリスケーラ２２（
第１図に示す）のモジュラスを１０から９に変える。ル
ープがＦｄプラス２００ｋＨｚで安定するとサンプル信
号１８２は高になり、コンデンサ１２３の同調電圧を保
持する。サイクル付加信号１８０が低になるとグリスケ
ーラ２２のモジュラスは９から１０に戻り、ループはＦ
ｄで安定する。２００ｋＨｚのステップ変化に起因する
差動同調電圧はここで丈ンプリングコンデンサ１２３上
にあり、増幅器１２５によってスケーリングされ、Ａ／
］）コンバータ１１７に入力される。ここで８＋（’信
号１８４は低になり、Ａ／、［）コンバータ出力はもは
や３状態ではなく、差動同調電圧はデジタル数に変換さ
れ、ＤＡＣ１０５にロードされ、ＤＡＣ１０５の利得を
０．７５から要求される新しい利得に再設定する。新し
い利得セツティングに起因するループトランジーントが
補償されるとＦＭイネーブル信号１８０が低になりスイ
ッチ１１３および１’１４を閉じＦ’Ｍ校正サイクルが
完了する。
〔発明の効果〕
本発明の周波数変調回路は校正機能を有しているので、
変調量を一定にできる等の効果な有する。
【図面の簡単な説明】
第１図は、本発明の周波数変換回路のブロック図。 第２図は、第１図の周波数変換回路の詳細回路図。 第３図は本発明の周波数変換回路のタイミング図。 ４．３２：加算ブロック、ｌＯ：ループフィルタ、２２
ニゲリスクーラ、３４：位相比較器、４０：積分器、ｌ 出願人　横筒・ヒユーレット・パッカード株式会社代理
人　弁理士　長　谷　川　次　男 ＦＩＧ、　１

Claims (1)

    【特許請求の範囲】
  1. 制御信号に関連する周波数の第１信号を出力する信号発
    生手段と、前記第１信号の周波数を変えた第２信号を出
    力する周波数可変手段と、前記第２信号を分周した第３
    信号を出力する分周手段と、基準信号と前記第３信号の
    位相差に関連する第４信号を出力する比較手段と、入力
    信号と前記第４信号を加算し第５信号を出力する加算手
    段と、前記制御信号をサンプルし第６信号を出力するサ
    ンプル手段と、前記第６信号の変化分に関連して前記第
    ５信号を制御する制御手段とから成る周波数変調回路。
JP60040253A 1984-02-29 1985-02-28 周波数変調回路 Pending JPS60203007A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/584,668 US4573026A (en) 1984-02-29 1984-02-29 FM Modulator phase-locked loop with FM calibration
US584668 1984-02-29

Publications (1)

Publication Number Publication Date
JPS60203007A true JPS60203007A (ja) 1985-10-14

Family

ID=24338324

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60040253A Pending JPS60203007A (ja) 1984-02-29 1985-02-28 周波数変調回路

Country Status (4)

Country Link
US (1) US4573026A (ja)
EP (1) EP0153868A3 (ja)
JP (1) JPS60203007A (ja)
AU (1) AU562165B2 (ja)

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