JP3792955B2

JP3792955B2 - 周波数シンセサイザ及び装置

Info

Publication number: JP3792955B2
Application number: JP22725999A
Authority: JP
Inventors: 章夫佐々木; 充紀花香
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-08-11
Filing date: 1999-08-11
Publication date: 2006-07-05
Anticipated expiration: 2019-08-11
Also published as: JP2001053607A

Description

【０００１】
【発明の属する技術分野】
本発明は周波数シンセサイザ及びこの周波数シンセサイザを用いた装置に関する。
【０００２】
【従来の技術】
例えば、無線通信のための局部発振器として図７に示すような通常のＰＬＬ回路を用いる場合がある。図に示す回路は、基準信号を可変分周器１で受けて分周し、一方シンセサイザ出力を可変分周器４で分周し、位相比較器２で双方の位相を比較する。そして、比較結果に応じた誤差信号が位相比較器２で生成され、ループフィルタ３に入る。
【０００３】
ループフィルタ３は、位相比較結果に応じた直流信号を生成し、電圧制御発振器（ＶＣＯ）４に与え、ＶＣＯの出力周波数を変化させる。やがて、系が収束し、可変分周器１と可変分周器４のそれぞれの出力信号の周波数、位相が同じになった時に、系は安定し、ＶＣＯはその時の出力周波数を維持する。
【０００４】
このような通常のＰＬＬ回路では、ＰＬＬ回路の構成は、システムの仕様から一義的に決まってしまう。そして、多くの場合、振動や雑音等の外部揺籃に対する耐力（広帯域）性と低位相雑音を要求される。
【０００５】
低雑音化を実現するための方法として、例えばＶＣＯの位相雑音を小さくし、ループ帯域を狭めて出力のスペクトラムがＶＣＯの発振スペクトラムに近くなるようにして実現していた。ここで、ループ帯域を狭めると、今度は外乱に対して極めて弱くなり、防振や雑音対策に大きな負担がかかっていた。
【０００６】
このような問題を解決するために、ＰＬＬの構成を工夫する幾つかの施策がとられている。
▲１▼広帯域化のため、直流増幅等を用いてループゲインを大きくしている。ループゲインを大きくすると、ループフィルタの時定数を大きくすることができ、それだけスプリアス成分（位相比較器から出力される誤差信号等の交流成分）を抑制することができるためである。その場合、出力信号の位相雑音に対し、ＰＬＬの帯域内雑音電力が大きな割合を占めるようになる。ＰＬＬの総分周数が大きいと、帯域内の雑音電力も大きくなり、良好な位相雑音特性を得るのは困難になる。
【０００７】
▲２▼或いは、分周数を小さくするために、数個のＰＬＬ回路、発振器を組み合わせた構成が取られる。図８は周波数変換型ＰＬＬ回路の構成例を示す図である。図では、ＰＬＬ回路を３個用いている。基準信号発生器１０から出力された基準信号は、続く第１のＰＬＬ回路１１に入る。
【０００８】
そして、該第１のＰＬＬ回路１１（ＰＬＬ１）から出力された信号は、ローカル入力として周波数変換器１２に入り、また基準信号として第２のＰＬＬ回路１３（ＰＬＬ２）に入っている。ＰＬＬ２の出力は、基準信号として第３のＰＬＬ回路１４（ＰＬＬ３）に入っている。
【０００９】
該ＰＬＬ３の出力がシンセサイザ出力となる。この出力はまた、１／ｎ分周器１５に入る。そして、該１／ｎ分周器１５の出力は周波数変換器（ミキサ）１２に入っている。該周波数変換器１２は、ローカル入力と１／ｎ分周器１５の出力を受け、周波数差に応じた信号を比較入力信号としてＰＬＬ３に入力する。ＰＬＬ３は、位相比較器とループフィルタとＶＣＯより構成されており、ＶＣＯの出力がシンセサイザ出力となる。
【００１０】
【発明が解決しようとする課題】
第８図に示す回路では、回路構成が複雑になり、部品点数も多くなるので、コストが高く、また実装面積も増大するという問題がある。また、分周数が小さいＰＬＬの場合、出力周波数を変化させるための分周数の変化率が相対的に大きくなり、設定周波数によってループ特性が大きく変化するという問題がある。
【００１１】
本発明はこのような課題に鑑みてなされたものであって、ＰＬＬの広帯域化と低雑音化を同時に達成することができる周波数シンセサイザ及び装置を提供することを目的としている。
【００１２】
【課題を解決するための手段】
先に述べたように、ＰＬＬの広帯域化、低雑音化を同時に達成するためには、ＰＬＬの総分周数を小さくすることが重要である。ＰＬＬの総分周数は、基準信号周波数や出力周波数から一義的に決まり、自由な設定をすることは難しく、総分周数を下げる施策をとった場合でも回路規模等で不利である。
【００１３】
これらの問題を解決するために、ＰＬＬの構成を工夫し、２個のＰＬＬ回路で分周数を大幅に下げて広帯域且つ低位相雑音の周波数シンセサイザを実現した。
（１）図１は請求項１の発明の原理ブロック図である。図において、２０は予め与えられる基準信号Ｆ１を受けて中間信号Ｆ２を発生する第１のＰＬＬ回路、３０は該第１のＰＬＬ回路２０の出力である中間信号Ｆ２を受けて、この信号を基準として、シンセサイザ出力Ｆ３を得る第２のＰＬＬ回路である。
【００１４】
第２のＰＬＬ回路３０において、４０は第１のＰＬＬ回路（ＰＬＬ１）とその構成を同じにするＰＬＬ部である。３７は該ＰＬＬ部４０の出力Ｆ３（シンセサイザ出力）を受けて、周波数を低周波数に変換する周波数変換器である。前記中間信号Ｆ２は、ＰＬＬ部４０に基準信号として入り、一方周波数変換器３７にもローカル信号として入っている。
【００１５】
このような構成にすれば、ＰＬＬ回路を２個設けているので、内部で用いる周波数変換器を使用することで総分周数を下げることができ、ＰＬＬの広帯域化、低雑音化を実現することができる。
【００１６】
（２）請求項２の発明は、前記第２のＰＬＬ回路は、内部周波数信号を受ける第１の分周器と、前記第１のＰＬＬ回路の出力を基準信号として受ける第２の分周器と、これら第１及び第２の分周器の出力を受ける位相比較器と、該位相比較器の出力を受けるループフィルタと、該ループフィルタの出力を受けてシンセサイザ信号を出力するＶＣＯと、該ＶＣＯの出力を受ける第３の分周器と、該第３の分周器の出力と前記第１のＰＬＬ回路の出力を受けて内部周波数信号に変換する周波数変換器、とにより構成され、前記第１のＰＬＬ回路から出力され周波数変換器に入力されるローカル信号を、第２の分周器へ入力される基準信号と共通にしたことを特徴とする。
【００１７】
このように構成すれば、第１のＰＬＬ回路（ＰＬＬ１）の出力を、第２ＰＬＬ回路の周波数変換部のローカル信号と、第２のＰＬＬ回路（ＰＬＬ２）の基準信号としても用いることにより、ＰＬＬ回路の数を減らすことができる。
【００１８】
（３）請求項３の発明は前記各分周器の分周比を可変できるようにしたことを特徴とする。
このように構成すれば、シンセサイザ出力周波数を動作中に任意のチャネルに切り替えることができる。
【００１９】
（４）請求項４の発明は、シンセサイザ出力周波数を各分周器の設定で変える場合、ＶＣＯの出力周波数に対する変調感度の非線形性を利用して、変調感度が高くなるチャネルでは総分周数も増えるように前記周波数変換器に入力される中間信号Ｆ２の周波数を選択することを特徴とする。
【００２０】
このように構成すれば、ＰＬＬの総分周数の変化がＰＬＬ２のループ特性に与える影響を低減することができる。
（５）請求項５の発明は、前記第２の分周器にフラクショナル分周タイプを用いることを特徴とする。
【００２１】
このように構成すれば、最適な分周数を設定することが可能となる。
【００２３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を詳細に説明する。
図２は本発明の一実施の形態例を示すブロック図である。図１と同一のものは、同一の符号を付して示す。ＰＬＬ１において、２１は基準信号Ｆ１を受けて分周する第１の分周器（分周器１）、２２はＶＣＯ出力を分周する第２の分周器（分周器２）、２３は分周器１と分周器２との位相差を検出する位相比較器である。
【００２４】
２４は該位相比較器２３の出力を直流に変換するループフィルタ、２５は該ループフィルタ２４の出力を受け、入力信号に応じた周波数の信号を出力する第１の電圧制御発振器（ＶＣＯ１）である。そして、該ＶＣＯ１の出力が中間信号Ｆ２であり、ＰＬＬ２のローカル信号として、或いはＰＬＬ２の基準信号として用いられる。
【００２５】
ＰＬＬ２において、３１は内部周波数Ｆ５を分周する第３の分周器（分周器３）、３２はＰＬＬ１の出力である中間信号Ｆ２を基準信号として受ける第４の分周器（分周器４）である。３３は、これら分周器３と４の位相差を検出する位相比較器、３４は該位相比較器３３の出力を直流に変換するループフィルタ、３５は該ループフィルタ３４の出力を受けて、入力信号に応じた周波数の信号を出力する第２の電圧制御発振器（ＶＣＯ２）である。そして、該ＶＣＯ２の出力がシンセサイザ出力となる。
【００２６】
３６は該ＶＣＯ２の出力を受けて分周する第５の分周器（分周器５）、３７は該分周器５の出力（内部周波数）であるＦ４と、ＰＬＬ１の出力である中間信号Ｆ２をローカル信号として入力し、低い周波数に変換する周波数変換器である。該周波数変換器３７の出力であるＦ５（内部周波数）が前記した分周器３に入力する。このように構成された回路の動作を説明すれば、以下の通りである。
【００２７】
ＰＬＬ１は、基準信号Ｆ１からＰＬＬ２の基準信号と周波数変換器３７のローカル信号を兼ねる中間信号Ｆ２を生成する位相同期ループである。ＰＬＬ２の出力信号の位相雑音に影響を与えないようにするために、ＶＣＯ１は水晶等の振動子を用いた位相雑音の低いものを使用することが望ましい。
【００２８】
ＰＬＬ１の自然角周波数（固有の振動周波数で、高いとロックするまでの時間が速くなり、低いとロックするまでの時間が遅くなる）は、数Ｈｚ程度に設定して、ＶＣＯ１の低位相雑音のスペクトラムがそのまま出力されるようにし、同時に基準信号Ｆ１に含まれるジッタ等のノイズ成分を除去する。
【００２９】
ＰＬＬ２は、広帯域かつ低雑音化を図るため、総分周数が極力小さくなるように構成する。また、ＶＣＯ２は、シンセサイザ出力周波数をカバーするのに必要な帯域を有するようになっている。
【００３０】
ループ内で、ＶＣＯ２の出力は先ず分周器５によりｎ分周され内部周波数Ｆ４を得る。次に、内部周波数Ｆ４は、周波数変換器３７で中間信号Ｆ２により更に低い内部周波数Ｆ５に変換される。内部周波数Ｆ５は、内部周波数Ｆ４とローカル入力の周波数Ｆ２の差分に応じた値である。
【００３１】
この内部周波数Ｆ５は、分周器３に入力される。分周器４は、中間信号Ｆ２からＰＬＬ２の比較周波数を生成する。ここで、ＰＬＬ１の出力である中間信号Ｆ２は、周波数変換器３７にローカル入力として入り、分周器４には基準信号として入り共通に用いられている。この結果、ＰＬＬ１の出力を、ＰＬＬ２の周波数変換器３７のローカル信号として、またＰＬＬ２の基準信号としても用いることにより、ＰＬＬ回路の数を減らすことができる。
【００３２】
前記比較周波数は、シンセサイザの周波数ステップΔＦに対して、１／（ｎ×Ｘ）（Ｘは整数）に設定されるが、最適な比較周波数を得るために、分周器４としてはフラクショナル分周タイプ（分周比が小数以下を含むこと）のものを使用する。この結果、最適な分周数を設定することが可能となる。
【００３３】
シンセサイザ出力周波数は、分周器３の値を変えることで、ΔＦ／Ｘステップで変化する。ＰＬＬのループゲインＫは、次式で表されるが、出力周波数Ｆ３に応じて総分周数Ｎｔ、ＶＣＯの変調感度Ｋｖの値は変化し、ループ特性は大きく変化する。
【００３４】
Ｋ＝（Ｋｐ×Ｋｖ）／Ｎｔ（１）
ここで、Ｋはループゲイン、Ｋｐは位相比較器の変換利得、ＫｖはＶＣＯの変調感度、Ｎｔは総分周数である。
【００３５】
ループゲインを大きくとると、ループフィルタの時定数を大きくでき、それだけスプリアス成分（位相比較器から出力される誤差信号等の交流成分）を抑圧することができる。（１）式より、総分周数Ｎｔが増加すると、変調感度Ｋｖも増加するように、中間信号Ｆ２を設定し、ループ特性に与える影響を低減させるようにすればよいことが分かる。
【００３６】
この実施の形態例によれば、ＶＣＯの出力周波数に対する変調感度の非線形性を利用して、変調感度が高くなるチャネルでは、総分周数も増えるようにして、ＰＬＬの総分周数の変化がＰＬＬ２のループ特性に与える影響を低減することができる。
【００３７】
なお、回路で用いるループフィルタ２４、３４としては、例えば抵抗ＲとコンデンサＣを用いた受動素子で実現させる場合や、オペアンプと抵抗Ｒ、コンデンサＣを用いた能動素子で実現させる場合がある。
【００３８】
図３は本発明の他の実施の形態例を示すブロック図である。図２と同一のものは、同一の符号を付して示す。図３の構成と図２の構成と比較して、構成上の相違は、図３の実施の形態例では、位相比較器２３、３３とループフィルタ２４、３４との間に、ループフィルタ２４、３４に電源を供給するチャージポンプ２６、３８が設けられている点である。そして、図中破線で囲った部分は、それぞれＰＬＬ専用のＩＣとして実現されている（ＰＬＬ−ＩＣ１、ＰＬＬ−ＩＣ２）。このように構成された回路の動作を以下に説明する。
【００３９】
基準信号Ｆ１は、外部より分周器１に入力する。これを受けて、ＰＬＬ１の出力信号（中間信号Ｆ２）は４０２ＭＨｚにロックする。ＰＬＬ２の出力周波数は、１５１０ＭＨｚ〜１５９０ＭＨｚで可変できる。ＰＬＬ２の比較周波数は、４ＭＨｚとする。中間信号Ｆ２から４ＭＨｚを得るため、分周器４にフラクショナルタイプの分周器を用い、分周値を１００．５とする。周波数チャネルの設定は、分周器３の設定を変えることで行なう。分周器５はその分周比は固定であり、分周値は５である。
【００４０】
この実施の形態例によれば、各分周器の分周比を可変できるようにすることで、シンセサイザ出力周波数を動作中に任意のチャネルに切り替えることができる。
【００４１】
この実施の形態例の全チャネル共通設定項目は、以下の通りである。
ＰＬＬ１の出力周波数（Ｆ２）：４０２ＭＨｚ
分周器３の分周数：１００．５（フラクショナル−パルススワローカウンタ）
ＰＬＬ２の比較周波数：４ＭＨｚ
分周器５の分周数：５（固定）
図４はＶＣＯの特性例を示す図である。縦軸は出力周波数、横軸は制御電圧である。図より明らかなように、この特性は非線形であり、制御電圧が小さい領域では変調感度が高く、制御電圧が大きくなると変調感度が小さくなっている。
【００４２】
各周波数の関係は、以下の通りである。
Ｆ４＝Ｆ３／分周器５、
位相比較器２３の比較周波数Ｆｒ１は
Ｆｒ１＝Ｆ２／分周器２＝Ｆ１／分周器１
ＰＬＬ２総分周数＝分周器３×分周器５
Ｆ５＝｜Ｆ４−Ｆ２｜
位相比較器３３の比較周波数Ｆｒ２は
Ｆｒ２＝Ｆ２／分周器４＝Ｆ５／分周器３
図５は本発明の各種設定例を示す図である。例えば、出力周波数Ｆ３が１５１０ＭＨｚの場合、内部周波数Ｆ４は分周器５で１／５に分周され、３０２ＭＨｚとなる。一方、周波数変換器３７で周波数変換された内部周波数出力Ｆ５は、ローカル入力４０２ＭＨｚと、内部周波数３０２ＭＨｚの差分である１００ＭＨｚとなる。この時の分周器３の設定値は、２５となり、分周器３の出力は、４ＭＨｚとなる。そして、ＰＬＬ２の総分周数は分周器５の５と、分周器３の分周比２５を乗算した１２５となり、ＶＣＯ２のＦ３出力時の変調感度は図４から明らかなように大である。本発明では、総分周数が小さいので、ＰＬＬの広帯域化と低雑音化を達成することができる。
【００４３】
出力周波数Ｆ３が１５９０ＭＨｚの場合、内部周波数Ｆ４は分周器５で１／５に分周され、３１８ＭＨｚとなる。一方、周波数変換器３７で周波数変換された内部周波数出力Ｆ５は、ローカル入力４０２ＭＨｚと、内部周波数３１８ＭＨｚの差分である８４ＭＨｚとなる。この時の分周器３の設定値は、２１となり、分周器３の出力は、４ＭＨｚとなる。そして、ＰＬＬ２の総分周数は分周器５の５と、分周器３の分周比２１を乗算した１０５となり、ＶＣＯ２のＦ３出力時の変調感度は図４から明らかなように小である。
【００４４】
本発明の周波数シンセサイザを装置の局部発振器として用いることができる。図６は装置の要部を示すブロック図である。図の５０が本発明による周波数シンセサイザである。周波数シンセサイザ５０の出力は、続くハイブリッド回路４９に入り、分配される。
【００４５】
変調器４１は局部発振器４０の出力を外部入力で変調する。この変調信号は、続く周波数変換器４２により、ハイブリッド回路５０からのローカル信号で周波数変換され、アンプ４３、４４を経てアンテナ４５から送出される。
【００４６】
一方、アンテナ４６から入力された信号は、ローノイズアンプ４７により増幅された後、周波数変換器４８に入る。周波数変換器４８は、ハイブリッド回路４９からのローカル信号で入力信号をＩＦ信号へ周波数変換し、アンプ５１により増幅された後、復調器５２に入り、復調される。
【００４７】
このような装置で、微弱な受信信号を安定に復調するためには、広帯域かつ低雑音のローカル信号を要求されるが、本発明によれば、そのようなローカル信号を小規模で安価な回路構成で実現でき、装置の小型化やコストダウンを図れる。
【００４８】
以上、説明した本発明の特徴を列挙すれば、以下の通りである。
▲１▼シンセサイザ出力Ｆ３を得るためのＰＬＬ２と、中間信号生成用のＰＬＬ１の計２個のＰＬＬで構成できるために回路規模が小さくなる。
【００４９】
▲２▼ＰＬＬ２の基準信号と周波数変換のためのローカル信号を中間信号として共通にしているため、ＰＬＬ１は完全にＰＬＬ２の基準信号源として作用する。その結果、予め与えられる基準信号Ｆ１に急激な位相変化が起きた場合や、雑音が含まれる場合、ＰＬＬ１でこれを除去してシンセサイザ出力Ｆ３に与える影響を低減できる。
【００５０】
▲３▼ＶＣＯ１の可変周波数範囲を狭く設定しておくと、予め与えられる基準信号Ｆ１に何らかの異常が発生した場合、中間信号Ｆ２の周波数はＶＣＯ１の可変周波数範囲以上に変化することはないので、シンセサイザ出力Ｆ３の周波数の変化も小さく抑えられる。その結果、異常発生時に隣接する周波数チャネルの通信を妨害するおそれがない。
【００５１】
▲４▼１つのシンセサイザでハーフバンド／フルバンドカバーが可能となる。
▲５▼分周数の増加に伴い、変調感度も増加するためループゲインの変化量が少なくなり、設定周波数が変わった時のループ特性の変化を抑えることができる。
【００５２】
▲６▼比較周波数は、ＰＬＬの総分周数に直接関係する。整数分周タイプの分周器を用いた場合、設定可能な比較周波数の値は小さくなり、分周数が大きくなって本発明の効果は小さくなるが、フラクショナルタイプの分周器を用いることで最適な分周数を設定することができる。
【００５３】
上述の実施の形態例（図３）では、出力周波数、分周比等を具体的な数値を挙げて示したが、本発明はこれらの数値に限るものではなく、その他の数値に設定することが可能である。
【００５４】
【発明の効果】
以上、説明したように、本発明によれば以下の効果が得られる。
（１）請求項１の発明によれば、中間信号Ｆ２は、前記周波数変換器にローカル信号として入力され、同じ中間信号Ｆ２が前記ＰＬＬ部に基準信号として入力されるようになっているので、内部で用いる周波数変換器を使用することで総分周数を下げることができ、ＰＬＬの広帯域化、低雑音化を実現することができる。
【００５５】
（２）請求項２の発明によれば、前記第１のＰＬＬ回路から出力され周波数変換器に入力されるローカル信号を、第２の分周器へ入力される基準信号と共通にしたことをにより、第１のＰＬＬ回路（ＰＬＬ１）の出力を、第２ＰＬＬ回路の周波数変換部のローカル信号と、第２のＰＬＬ回路（ＰＬＬ２）の基準信号としても用いることにより、ＰＬＬ回路の数を減らすことができる。
【００５６】
（３）請求項３の発明によれば、前記各分周器の分周比を可変できるようにしたことにより、シンセサイザ出力周波数を動作中に任意のチャネルに切り替えることができる。
【００５７】
（４）請求項４の発明によれば、ＶＣＯの出力周波数に対する変調感度の非線形性を利用して、変調感度が高くなるチャネルでは総分周数も増えるように前記周波数変換器に入力される中間信号Ｆ２の周波数を選択することにより、ＰＬＬの総分周数の変化がＰＬＬ２のループ特性に与える影響を低減することができる。
【００５８】
（５）請求項５の発明によれば、前記第２の分周器にフラクショナル分周タイプを用いることにより、最適な分周数を設定することが可能となる。
【図面の簡単な説明】
【図１】請求項１の発明の原理ブロック図である。
【図２】本発明の一実施の形態例を示すブロック図である。
【図３】本発明の他の実施の形態例を示すブロック図である。
【図４】ＶＣＯの特性例を示す図である。
【図５】本発明の各種設定例を示す図である。
【図６】装置の要部を示すブロック図である。
【図７】通常のＰＬＬ回路の構成図である。
【図８】周波数変換型ＰＬＬ回路の構成例を示す図である。
【符号の説明】
２０第１のＰＬＬ回路
３０第２のＰＬＬ回路
３７周波数変換器
４０ＰＬＬ部

Claims

予め与えられる基準信号Ｆ１を受けて中間信号Ｆ２を発生する第１のＰＬＬ回路と、該第１のＰＬＬ回路の出力である中間信号Ｆ２を受けて、この信号を基準として、シンセサイザ出力を得る第２のＰＬＬ回路とにより構成される周波数シンセサイザにおいて、
前記第２のＰＬＬ回路内には、
前記第１のＰＬＬ回路と同じ構成を持つＰＬＬ部と、
該ＰＬＬ部の出力を受けて低周波数に周波数変換してその出力を前記ＰＬＬ部に内部周波数として与える周波数変換器とを具備し、
前記中間信号Ｆ２は、前記周波数変換器にローカル信号として入力され、同じ中間信号Ｆ２が前記ＰＬＬ部に基準信号として入力されていることを特徴とする周波数シンセサイザ。
前記第２のＰＬＬ回路は、
内部周波数信号を受ける第１の分周器と、
前記第１のＰＬＬ回路の出力を基準信号として受ける第２の分周器と、
これら第１及び第２の分周器の出力を受ける位相比較器と、
該位相比較器の出力を受けるループフィルタと、
該ループフィルタの出力を受けてシンセサイザ信号を出力するＶＣＯと、
該ＶＣＯの出力を受ける第３の分周器と、
該第３の分周器の出力と前記第１のＰＬＬ回路の出力を受けて内部周波数信号に変換する周波数変換器、
とにより構成され、
前記第１のＰＬＬ回路から出力され周波数変換器に入力されるローカル信号を、第２の分周器へ入力される基準信号と共通にしたことを特徴とする請求項１記載の周波数シンセサイザ。
前記各分周器の分周比を可変できるようにしたことを特徴とする請求項２記載の周波数シンセサイザ。
シンセサイザ出力周波数を各分周器の設定で変える場合、ＶＣＯの出力周波数に対する変調感度の非線形性を利用して、変調感度が高くなるチャネルでは総分周数も増えるように前記周波数変換器に入力される中間信号Ｆ２の周波数を選択することを特徴とする請求項３記載の周波数シンセサイザ。
前記第２の分周器にフラクショナル分周タイプを用いることを特徴とする請求項２記載の周波数シンセサイザ。