JPH08256058A

JPH08256058A - 信号発生装置

Info

Publication number: JPH08256058A
Application number: JP7083369A
Authority: JP
Inventors: Yukio Sugiyama; 幸雄杉山
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1995-03-15
Filing date: 1995-03-15
Publication date: 1996-10-01

Abstract

(57)【要約】【目的】移動無線機用の局部発振にＤＤＳを用いる。ス
プリアスの発生を抑え、より高い周波数でＤＤＳを使用
することを可能とした。【構成】基準発信器２の基準信号を、プログラム分周器
３で分周する。その分周された信号は、ＤＤＳ４にクロ
ック信号として入力される。制御部１は、ＤＤＳ４の出
力周波数に応じたプログラム分周比および周波数値を決
定する。ＤＤＳ４は、クロック信号と周波数値から、信
号を合成し、出力する。つまり、制御部１は、ＤＤＳ４
のクロック周波数を切換え、スプリアスをＰＬＬ回路６
にて除去可能な周波数範囲に発生させる。最終的にスプ
リアスの低減された信号を得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は主に移動無線機用の局部
発振のうち、特にダイレクトデジタルシンセサイザ（Ｄ
ｉｒｅｃｔＤｉｇｉｔａｌＳｙｎｔｈｅｓｉｚｅ
ｒ、以下単に「ＤＤＳ」という。）を用いた信号発生装
置に関するものである。

【０００２】

【従来の技術】

（移動無線機にＤＤＳを用いる理由）移動無線機の局部
発振器には、無線周波数に応じて局部発振器の周波数を
合成する必要上、従来からＰＬＬ（ＰｈａｓｅＬｏｃ
ｋｅｄＬｏｏｐ、以下単に「ＰＬＬ」という。）、又
は、ＤＤＳ等の方式が使用されている。ＤＤＳは、ＰＬ
Ｌに比べ素子数が少なく小型化が可能である。しかも、
デジタルの利点である無調整化が可能である。そのた
め、今後移動無線の分野では更に多くの機器に採用され
ると考えられる。

【０００３】一方、ＤＤＳでは、原理的にはクロック信
号の周波数（以下、単に「クロック周波数」ともい
う。）の２分の１以下の周波数の合成が可能だが、後述
するように原理上、不要波成分（以下、「スプリアス」
ともいう。）が発生する。そのため、これを少なくする
ためには、クロック周波数に比較し十分低い周波数の合
成のみに限定し、使用せざるを得なかった。

【０００４】（ＤＤＳの一般的特性）図８に一般的なＤ
ＤＳの構成例の一例を示す。波形メモリ１２のアドレス
は位相アキュムレータ１１より与える。位相アキュムレ
ータ１１は一方の入力が周波数値（出力する周波数に対
応する数値で、クロック信号の一周期毎にこの数値が繰
返し加算される）であり、他方の入力が位相アキュムレ
ータ１１自身の出力である。

【０００５】加算動作はクロック信号が入力される毎に
位相アキュムレータ１１の出力が増加し、それをアドレ
スとする波形メモり１２より波形データが読み出され
る。波形メモリ１２の全アドレスは出力周波数の１周
期、即ち２πラジアンに相当し、波形データは各々の位
相に対応する振幅の値に相当する。波形データはＤＡＣ
（デジタルアナログ変換器）１３にてアナログ変換さ
れ、出力される。一般的には、ＤＤＳの出力はこれに接
続される低域ろ波器により高周波成分が除去され、滑ら
かな波形に変換され使用される。

【０００６】上記の周波数値をＮ、クロック周波数をＦ
ｃ、波形メモり１２の全アドレスの数値を２^m、ＤＤＳ
の出力周波数をＦｏとすると、Ｆｏは式（１）で表され
る。

【０００７】Ｆｏ＝Ｆｃ×Ｎ／２^m （１）

【０００８】従ってＤＤＳはＮを１変化させることによ
り周波数分解能Ｆｃ／２^mで、出力周波数を可変するこ
とができる。

【０００９】しかしながらＤＤＳには、次のような二つ
の理由から希望周波数以外のスプリアスを発生するとい
う欠点がある。第一の理由は、出力周波数Ｆｏの整数倍
がクロック周波数Ｆｃと異なる場合には、位相アキュム
レータ１１がオーバーフローした際に残りのアドレスが
次の周期に加算される。従って１周期毎に読み出される
波形メモり１２のアドレスが異なる。アドレスは位相に
相当するから１周期毎に位相の異なる波形が出力される
ことになる。このためＤＤＳの出力は位相変調を受ける
ことにより、希望波以外のスプリアスが発生する。

【００１０】第二の理由は、ＤＤＳの出力はクロック周
波数の一周期毎にステップ状に変化する波形となるた
め、周波数ＫＦｃ±ｋＦｏ（Ｋ、およびｋは整数）なる
成分がスプリアスとして発生するものである。

【００１１】発生したスプリアスが希望波の周波数より
十分離調しておれば、フィルタや同調回路、あるいは本
発明にあるＰＬＬ回路により、減衰させることが可能で
あるが、希望波の近傍に発生するスプリアスは取り除く
ことができな。第１の理由によるスプリアスは、位相変
調の変調周波数成分が低いほど、希望波の近傍に大きな
スプリアスが発生する。

【００１２】特に、ＤＤＳの出力周波数Ｆｏが、クロッ
ク周波数Ｆｃの整数分の一から僅かずれた値に相当する
場合、ＤＤＳの出力は低周波でしかも大きな変調指数で
変調をうけることになるため、近傍に大きなスプリアス
が発生する。

【００１３】一方、第二の理由によるスプリアスの周波
数ＫＦｃ±ｋＦｏの内、Ｋやｋの値の次数の小さい成分
ほどレベルが大きい。経験的に１０次を越える次数の高
いスプリアスはレベルが小さく、問題にならないが、出
力周波数Ｆｏがクロック周波数Ｆｃの１／１０を越える
と近傍に１０次以下のスプリアス成分が発生する。

【００１４】

【発明の解決しようとする課題】この第一および第二の
理由によるスプリアスは、ＤＤＳの原理上発生するもの
で、これを回避するためには、ＤＤＳの出力周波数Ｆｏ
をクロック周波数Ｆｃに対して十分低くするという制約
を受けざる得なかった。それは、第一の理由に対し、最
大位相偏移はＮ／２^m×２πラジアンを小さくするため
の制約である。第二の理由に対しては、Ｆｏの近傍に発
生するＫＦｃ−ｋＦｏの次数を増やし、レベルを低減す
るための制約である。

【００１５】（従来の方式の欠点）第一の理由によるス
プリアスを低減するため、従来取られてきた第１の方策
は、波形メモリのデータに正弦波の近似計算値を用い、
１周期毎の波形メモリのアドレスが変化しても、それぞ
れの位相に相当する正弦波の値を出力することで、位相
ジッタを少なくする方式である（稲葉保著「ダイレ
クト・ディジタル・シンセサイザの研究」トランジスタ
技術Ｆｅｂ．１９９３Ｐ２９５〜３０３）。この方
式を用いたＤＤＳはＩＣ化され市販されているため、一
般に使用することが可能である。

【００１６】しかしながら出力周波数を上げた場合、１
ステップ当たりの位相が大きくなり、正弦波とは異なる
出力波形となる。１周期毎に異なる位相のデータが出力
されるので波形自体が１周期毎に異なる。これは明らか
に変調を受けた信号であり、位相変調による顕著なスプ
リアスが発生する。従ってこの方式のみでは位相変調に
よるスプリアスの発生を防止することはできない。

【００１７】第一の理由によるスプリアスを低減するた
めに従来取られてきた第２の方策は、クロックが入力さ
れる毎に位相アキュムレータに加算される周波数値をラ
ンダム化する方式である（特開平３−１１７１１５号公
報）。この方式では、クロックの１ステップ毎に進む位
相を分散させることにより特定の周波数成分のスプリア
スのピーク値を低減する効果がある。

【００１８】しかしながら、以下の、の欠点があ
る。位相アキュムレータに加算される周波数値をラン
ダム化しても、単一周波数成分のスプリアスが分散する
だけで、スプリアスそのものは無くならない。ランダ
ム化された変調信号は位相雑音を発生するために、ラン
ダム化する範囲が限定され、結果として十分なスプリア
スの低減効果が得られない。

【００１９】第二の理由によるスプリアスを低減するた
めの方策は、ＤＤＳの後段の低域ろ波器により高周波成
分を除去する方法である。しかしながら出力信号とスプ
リアスを分離するためには、周波数差が必要なため、Ｄ
ＤＳの出力周波数Ｆｏをクロック周波数Ｆｃに対し十分
低いという条件が必要で、前記の課題を解決する手段に
はなり得ない。

【００２０】本発明はこのような事情に鑑みてなされた
ものであり、ＤＤＳの欠点であるスプリアスの発生を抑
え、より高い周波数でＤＤＳを使用することを可能と
し、機器の小型化と無調整化を実現した信号発生装置を
提供することを課題とする。

【００２１】

【課題を解決するための手段】上記課題を解決するため
に本発明の信号発生装置においては、発生するスプリア
スはクロック周波数に依存することと、発生するスプリ
アスが希望する出力信号より一定の周波数以上に離調す
る場合は、ＰＬＬで低減することが可能であることに着
目した。その手段は、まずＤＤＳのクロック周波数を、
希望する出力信号の周波数に対応して切換え、スプリア
スを次段のＰＬＬ回路にて除去可能な周波数範囲に発生
させることにより、最終的にスプリアスの低減された信
号を得る構成とした。

【００２２】具体的には、請求項１では、出力信号の
周波数に対応してプログラム分周比および周波数値を出
力する制御回路と、基準信号を発生する基準発振器
と、基準信号を前記プログラム分周比で分周し、クロ
ック信号を出力するプログラム分周器と、クロック信
号と前記周波数値から信号を合成し出力するダイレクト
デジタルシンセサイザと、ダイレクトデジタルシンセ
サイザの出力する信号から高周波成分を取り除く低域ろ
波器と、低域ろ波器からの信号を入力し、前記前記出
力信号を発生する位相同期ループ回路とを備えた。

【００２３】また、請求項２では、出力信号の周波数
に対応してプログラム分周比および周波数値を出力する
制御回路と、基準信号を発生する基準発振器と、基
準信号を前記プログラム分周比で分周し、クロック信号
を出力するプログラム分周器と、クロック信号と前記
周波数値から信号を合成し出力するダイレクトデジタル
シンセサイザと、ダイレクトデジタルシンセサイザの
出力する信号から高周波成分を取り除く低域ろ波器と、
低域ろ波器からの信号と比較すべき信号を入力し、そ
の位相を検出し両者の位相差に相当する電圧を発生する
位相検波器と、位相検波器の出力から交流成分を除去
するループフィルタと、ループフィルタからの電圧に
より発振周波数を可変する電圧制御発振器と、電圧制
御発振器の出力を制御回路で設定された分周比で分周
し、比較すべき信号を位相比較器に出力する可変分周器
を備え、電圧制御発振器の発振周波数を出力信号とする
構成とした。

【００２４】

【作用】このように構成された信号発生装置によれば、
ＤＤＳの出力周波数Ｆｏが、クロック周波数Ｆｃの整数
分の一に相当する周波数の近傍と、ＫＦｃ−ｋＦｏに相
当する周波数の近傍となる場合、クロック周波数Ｆｃ
と、周波数値Ｎとの組合せを切り替え、かつＰＬＬ回路
を使用する。それににより、出力信号Ｆｒはスプリアス
の影響を回避することができる。

【００２５】

【実施例】以下、本発明の一実施例を図面を用いて説明
する。

【００２６】〔第１の実施例〕図１は、信号発生装置の
第１の実施例を示すブロック図である。基準発振器２
は、ＤＤＳ４のクロック信号を発生する。基準発振器２
の基準信号は、プログラム分周器３により分周されＤＤ
Ｓ４に送られる。プログラム分周器３では、制御回路か
ら送られてくるデータに従って分周比を可変する。プロ
グラム分周器３では、ＤＤＳ４に送るクロック周波数Ｆ
ｃを可変する。例えば、基準発振器２の基準信号の周波
数を１００ＭＨｚで、分周比が１０の場合は、クロック
周波数は１０ＭＨｚとなる。また、基準発振器２の基準
信号の周波数を１００ＭＨｚで、分周比が１１の場合は
クロック周波数は９．９０９０９ＭＨｚとなる。

【００２７】ＤＤＳ４ではクロック周波数Ｆｃと周波数
値Ｎから式１により希望する出力周波数Ｆｏを発生す
る。一例としてｍが３２のＤＤＳでは、クロック周波数
１０ＭＨｚと周波数値３４３５９７８８３、およびクロ
ック周波数９．９０９０９ＭＨｚと周波数値３４６７４
９６８５では、どちらも８００ＫＨｚの信号を出力する
ことができる。これらのクロック周波数発生のための分
周比や周波数値は制御回路１から出力される。制御回路
１は一般にＣＰＵにて構成され、希望する出力周波数Ｆ
ｏから分周比（クロック周波数Ｆｃ）や、周波数値Ｎを
計算で求める。

【００２８】ＤＤＳ４の出力には、クロック周波数等の
高周波成分が存在するので、低域ろ波器５にてこれを除
去する。位相検波器６ａ、ループフィルタ６ｂ、位相制
御発振器（以下単に、「ＶＣＯ」という。）６ｃ、およ
び分周器６ｄはＰＬＬ回路６を構成する。位相検波器６
ａは低域ろ波器５と分周器６ｄの信号の位相を比較し両
者の位相差に相当する電圧を発生する。この電圧はルー
プフィルタ６ｂで交流成分が除かれた後のＶＣＯ６ｃに
加えられる。位相検波器６ａは、低域ろ波器５と分周器
６ｄの信号の位相差を無くすように働く。そのため、Ｖ
ＣＯ６ｃの出力信号の周波数ＦｒはＤＤＳ４の出力周波
数Ｆｏに分周器６ｄの分周比を掛けた値になる。

【００２９】ＰＬＬ回路６のループフィルタ６ｂの帯域
を数ＫＨｚとすると、位相検波器６ａの出力に含まれる
更に高域の周波数成分を除去することができる。従って
ＤＤＳ４の出力にスプリアス成分が存在し、その結果、
位相検波器６ａの出力に希望信号Ｆｒとの差に相当する
交流成分が発生してもループ帯域に比べ十分高い周波数
成分であれば、その影響が低減され、スプリアスが抑圧
されたＶＣＯ６ｃの出力を得ることができる。

【００３０】次に、図２に基づいて、制御回路１の動作
を説明する。制御回路１は、出力周波数Ｆｏが決定した
場合（Ｓ１）、出力周波数Ｆｏとクロック周波数Ｆｃの
整数部の一に相当する周波数からの離調周波数を、先ず
第一のクロック周波数Ｆｃと周波数値Ｎとの組合せに対
し、計算する（Ｓ２）。この離調周波数が範囲１以内で
あるか否かの判定を行う（Ｓ３）。次に、ＫＦｃ−ｋＦ
ｏに相当する周波数をＫ、およびｋの一定の次数の組合
せについて計算する（Ｓ４）。出力周波数Ｆｏとの離調
周波数が、範囲２以内であるかを判定する（Ｓ５）。範
囲１および範囲２以内と判定した場合（Ｓ７）、第二以
降のクロック周波数Ｆｃと周波数値Ｎとの組合せに対し
ての判定を行い、範囲１および範囲２のいずれにも該当
しない組合せを選択する（Ｓ６）。ここで、範囲１は、
後段のＰＬＬ回路６でスプリアスの影響を回避できる範
囲である。また、範囲２は、出力周波数Ｆｏから±Ｎ
（所定周波数）の範囲である。本実施例で、ＫＦｃ−ｋ
Ｆｏに相当する周波数をＫ、およびｋの組合せについて
計算する次数は１０次とした。また、範囲１および範囲
２は、ＰＬＬループの帯域やシステムに対する要求によ
り決定される。

【００３１】〔第２の実施例〕図３は信号発生装置の第
２の実施例を示すブロック図である。第１の実施例では
制御回路１にてスプリアスの発生する周波数を計算し、
クロック周波数Ｆｃと周波数値Ｎの組み合わせを選択し
た。第２の実施例では周波数テーブル７にクロック周波
数Ｆｃに関するデータを記憶させる方式である。図４
（ａ）に出力周波数の範囲、図４（ｂ）に周波数テーブ
ルのクロック番号を示す。例えば、出力周波数ＦｏがＦ
１とＦ２の間では、クロック番号１のクロック周波数Ｆ
ｃを選択する。そのクロック周波数Ｆｃに対して、出力
周波数Ｆｏから周波数値Ｎを計算する。この周波数テー
ブルは、実験、計算等で確認して設定することができ、
それにより、スプリアスの影響を確実に回避することが
できる。

【００３２】〔第３の実施例〕図５は信号発生装置の第
３の実施例を示すブロック図である。第１の実施例の分
周器６ｄの変わりに分周器６ｅを用いる方式である。こ
の分周器６ｅの分周比を制御回路１で可変することによ
り、第１の実施例に比較し、より周波数範囲の広い出力
信号Ｆｒを得ることができる。

【００３３】〔本発明を実施した出力波形例〕図６は、
スプリアスが希望する出力周波数Ｆｏの近傍に現れた波
形図、図７はクロック周波数の切替えにより、スプリア
スが低減された波形図である。図６、図７どちらも出力
周波数Ｆｏは、２，０００，２００Ｈｚ、ｍは３２、基
準信号８０ＭＨｚである。図６の各設定は、分周比を８
とし、クロック周波数Ｆｃを１０，０００，０００Ｈ
ｚ、周波数値Ｎを８５９０７９３５９とした。図７の各
設定は、分周比を１７とし、クロック周波数Ｆｃを４，
７０５，８８２．３Ｈｚ、周波数値Ｎを１８２５５４３
６５７とした。図６の波形図では、出力周波数Ｆｏの近
傍±２００Ｈｚに、出力周波数Ｆｏに対して−６０ｄＢ
のスプリアスが現れている。

【００３４】

【発明の効果】以上説明したように本発明の信号発生装
置によれば、制御回路１により、プログラム分周器３、
およびＤＤＳ４を制御し、クロック周波数Ｆｃを切り換
える構成とした。そのため、希望出力信号Ｆｒの周波数
±Ｋ△Ｆに発生する最も大きなスプリアスが、希望出力
信号Ｆｒの近傍に発生するのを回避することができる。

【００３５】また、ＤＤＳ４の出力をＰＬＬ回路６に入
力する構成とした。そのため、ループ帯域を制限し、希
望出力信号Ｆｒから離れたスプリアスを低減することが
できる。

【００３６】つまり、本発明は、制御回路１、プログラ
ム分周器３、ＤＤＳ４、およびＰＬＬ回路６を備えるこ
とにより、希望出力信号Ｆｒの近傍、および遠方にもス
プリアスの少ない信号を発生することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】制御部の動作を示すフローチャートである。

【図３】本発明の第２の実施例を示すブロック図であ
る。

【図４】周波数テーブル実施例を示す図である。

【図５】本発明の第３の実施例を示すブロック図であ
る。

【図６】スプリアスの出現を示す波形図である。

【図７】スプリアスの低減を示す波形図である。

【図８】一般的なＤＤＳを示すブロック図である。

【符号の説明】

１…制御回路、２…基準発振器、３…プログラム分周
器、４…ダイレクトデジタルシンセサイザ、５…低域ろ
波器、６…ＰＬＬ回路、６ａ…位相検波器、６ｂ…ルー
プフィルタ、６ｃ…電圧制御発振器、６ｄ…分周器、６
ｅ…可変分周器、７…周波数テーブル。

Claims

【特許請求の範囲】

【請求項１】出力信号の周波数に対応してプログラム分
周比および周波数値を出力する制御回路（１）と、基準
信号を発生する基準発振器（２）と、該基準信号を前記
プログラム分周比で分周し、クロック信号を出力するプ
ログラム分周器（３）と、該クロック信号と前記周波数
値から信号を合成し出力するダイレクトデジタルシンセ
サイザ（４）と、ダイレクトデジタルシンセサイザの出
力する信号から高周波成分を取り除く低域ろ波器（５）
と、低域ろ波器からの信号を入力し、前記出力信号を発
生する位相同期ループ回路（６）とを備えた信号発生装
置。
【請求項２】出力信号の周波数に対応してプログラム分
周比および周波数値を出力する制御回路（１）と、基準
信号を発生する基準発振器（２）と、該基準信号を前記
プログラム分周比で分周し、クロック信号を出力するプ
ログラム分周器（３）と、該クロック信号と前記周波数
値から信号を合成し出力するダイレクトデジタルシンセ
サイザ（４）と、ダイレクトデジタルシンセサイザの出
力する信号から高周波成分を取り除く低域ろ波器（５）
と、低域ろ波器からの信号と比較すべき信号を入力し、
その位相を検出し両者の位相差に相当する電圧を発生す
る位相検波器（６ａ）と、位相検波器の出力から交流成
分を除去するループフィルタ（６ｂ）と、ループフィル
タからの電圧により発振周波数を可変する電圧制御発振
器（６ｃ）と、電圧制御発振器の出力を前記制御回路で
設定された分周比で分周し、前記比較すべき信号を位相
比較器に出力する可変分周器（６ｅ）を備え、前記電圧
制御発振器の発振周波数を前記出力信号とする信号発生
装置。