JP2000332539A - 周波数シンセサイザ - Google Patents
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- 230000010355 oscillation Effects 0.000 claims abstract description 16
- 239000008186 active pharmaceutical agent Substances 0.000 claims description 5
- 230000000694 effects Effects 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 238000010408 sweeping Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】可変する周波数範囲の全てにおいて常に高純度
の周波数信号が発生可能な周波数シンセサイザを提供す
る。 【解決手段】ＰＬＬループのループフィルタの帯域周波
数をループフィルタ帯域周波数ｆbwとしたとき、ＤＤＳ
側から発生する基準周波数信号ｆrefとスプリアス周波
数ｆspの周波数差が、少なくとも前記ループフィルタ帯
域周波数ｆbw以上になるスプリアス周波数を移動するス
プリアス周波数移動手段を具備し、発生する基準周波数
信号ｆrefの周波数設定データを受けたとき、ＤＤＳ側
から発生する基準周波数信号ｆref内に含まれるスプリ
アス周波数ｆspの周波数値を予め演算して求め、求めた
スプリアス周波数ｆspの中でループフィルタ帯域周波数
ｆbw以内となるスプリアス成分が存在するときは、上記
スプリアス周波数移動手段を制御してスプリアス成分が
ループフィルタ帯域周波数ｆbw以外に移動制御する設定
制御手段を具備する周波数シンセサイザ。
の周波数信号が発生可能な周波数シンセサイザを提供す
る。 【解決手段】ＰＬＬループのループフィルタの帯域周波
数をループフィルタ帯域周波数ｆbwとしたとき、ＤＤＳ
側から発生する基準周波数信号ｆrefとスプリアス周波
数ｆspの周波数差が、少なくとも前記ループフィルタ帯
域周波数ｆbw以上になるスプリアス周波数を移動するス
プリアス周波数移動手段を具備し、発生する基準周波数
信号ｆrefの周波数設定データを受けたとき、ＤＤＳ側
から発生する基準周波数信号ｆref内に含まれるスプリ
アス周波数ｆspの周波数値を予め演算して求め、求めた
スプリアス周波数ｆspの中でループフィルタ帯域周波数
ｆbw以内となるスプリアス成分が存在するときは、上記
スプリアス周波数移動手段を制御してスプリアス成分が
ループフィルタ帯域周波数ｆbw以外に移動制御する設定
制御手段を具備する周波数シンセサイザ。
Description
【０００１】
【発明の属する技術分野】この発明は、可変する周波数
範囲の全てにおいて常に高純度の周波数信号が発生可能
な周波数シンセサイザに関する。
範囲の全てにおいて常に高純度の周波数信号が発生可能
な周波数シンセサイザに関する。
【０００２】
【従来の技術】従来技術について、図４と、図５とを参
照して以下に説明する。従来技術による周波数シンセサ
イザの要部構成は、図４に示すように、基準周波数発生
部２００と、ＰＬＬ発振部１００とで成る。一方の基準
周波数発生部２００はＰＬＬ発振部１００へデジタル的
に設定可変とする基準の周波数信号を供給するものであ
り、その内部構成の一例は基準クロック１０と、ダイレ
クトディジタルシンセサイザ（ＤＤＳ）１１と、バンド
パスフィルタ（ＢＰＦ）１１ｂとで成る。ＤＤＳ１１は
周知のように、基準の高周波クロックを用い、内部に設
定レジスタと演算回路とサイン波形変換手段とを備え
て、ＣＰＵから設定レジスタに設定された所望の加算位
相量をクロック毎に累積加算して位相を進め、位相角に
対応するサイン波状の階段波形にアナログ変換して出力
することで、外部からの設定データ値に対応して比較的
低い周波数のデジタル・サイン波信号１１ｓを出力する
シンセサイザである。尚、ＤＤＳの内部構成は公知であ
り技術的に良く知られている為、説明を省略する。
照して以下に説明する。従来技術による周波数シンセサ
イザの要部構成は、図４に示すように、基準周波数発生
部２００と、ＰＬＬ発振部１００とで成る。一方の基準
周波数発生部２００はＰＬＬ発振部１００へデジタル的
に設定可変とする基準の周波数信号を供給するものであ
り、その内部構成の一例は基準クロック１０と、ダイレ
クトディジタルシンセサイザ（ＤＤＳ）１１と、バンド
パスフィルタ（ＢＰＦ）１１ｂとで成る。ＤＤＳ１１は
周知のように、基準の高周波クロックを用い、内部に設
定レジスタと演算回路とサイン波形変換手段とを備え
て、ＣＰＵから設定レジスタに設定された所望の加算位
相量をクロック毎に累積加算して位相を進め、位相角に
対応するサイン波状の階段波形にアナログ変換して出力
することで、外部からの設定データ値に対応して比較的
低い周波数のデジタル・サイン波信号１１ｓを出力する
シンセサイザである。尚、ＤＤＳの内部構成は公知であ
り技術的に良く知られている為、説明を省略する。
【０００３】基準クロック１０は上記ＤＤＳ１１へ供給
する基準のクロック信号である。この周波数をｆclkと
する。ＢＰＦ１１ｂは、上記ＤＤＳ１１から出力される
デジタル・サイン波信号１１ｓを受けて、階段波形を除
去し、不要な低域周波数成分を除去して出力するバンド
パスフィルタである。即ち、基準クロック１０のクロッ
ク周波数ｆclk以上の周波数成分を阻止してきれいなサ
イン波形の基準周波数信号ｆrefの成分のみを通過出力
させる。ここで、クロック周波数ｆclkの成分が完全に
除去できず微量含まれている。
する基準のクロック信号である。この周波数をｆclkと
する。ＢＰＦ１１ｂは、上記ＤＤＳ１１から出力される
デジタル・サイン波信号１１ｓを受けて、階段波形を除
去し、不要な低域周波数成分を除去して出力するバンド
パスフィルタである。即ち、基準クロック１０のクロッ
ク周波数ｆclk以上の周波数成分を阻止してきれいなサ
イン波形の基準周波数信号ｆrefの成分のみを通過出力
させる。ここで、クロック周波数ｆclkの成分が完全に
除去できず微量含まれている。
【０００４】他方のＰＬＬ発振部１００は一般的なフェ
イズロックドループ（Phase LockedLoop）を形成した可
変周波数発振器であり、上記基準周波数信号ｆrefを基
準周波数として位相比較器の一方の入力端に受ける。こ
の内部構成の一例としては位相比較器２０と、ループフ
ィルタ３０と、電圧制御発振器（ＶＣＯ）４０と、分周
器５０とで成る。
イズロックドループ（Phase LockedLoop）を形成した可
変周波数発振器であり、上記基準周波数信号ｆrefを基
準周波数として位相比較器の一方の入力端に受ける。こ
の内部構成の一例としては位相比較器２０と、ループフ
ィルタ３０と、電圧制御発振器（ＶＣＯ）４０と、分周
器５０とで成る。
【０００５】位相比較器２０は、上記基準周波数発生部
２００からの基準周波数信号ｆrefを受けて一方の入力
端に受け、分周器５０からの分周周波数信号５０ｓを他
方の入力端に受けて両者の位相を比較し、比較した位相
差信号２０ｓを出力する。ループフィルタ３０は、上記
位相差信号２０ｓを受けて所定のループフィルタ帯域周
波数ｆbwでリップル成分を除去した直流電圧信号３０ｓ
をＶＣＯ４０の電圧制御入力端へ供給する。従って、も
しも当該ループフィルタ帯域周波数ｆbwよりも高い周波
数成分が微量含まれていても応答せず除去されてしまう
為、実用上の問題とはならない。ところで、ＤＤＳ１１
の設定変更に対してＰＬＬ側が高速に応答する必要があ
る装置に適用される場合のループフィルタ帯域周波数ｆ
bwとしては数ＫＨｚから数十ＫＨｚ以上の応答特性を備
えるものがある。ＶＣＯ４０の一例としては、直流の入
力電圧に対応して出力する発振周波数が可変の電圧制御
型の発振器がある。このＶＣＯ４０の出力端から所望周
波数範囲の出力周波数信号ｆvcoを外部へ供給する。分
周器５０は、上記出力周波数信号ｆvcoを受けて、例え
ば１／Ｎに分周した分周周波数信号５０ｓを位相比較器
２０へ供給する。
２００からの基準周波数信号ｆrefを受けて一方の入力
端に受け、分周器５０からの分周周波数信号５０ｓを他
方の入力端に受けて両者の位相を比較し、比較した位相
差信号２０ｓを出力する。ループフィルタ３０は、上記
位相差信号２０ｓを受けて所定のループフィルタ帯域周
波数ｆbwでリップル成分を除去した直流電圧信号３０ｓ
をＶＣＯ４０の電圧制御入力端へ供給する。従って、も
しも当該ループフィルタ帯域周波数ｆbwよりも高い周波
数成分が微量含まれていても応答せず除去されてしまう
為、実用上の問題とはならない。ところで、ＤＤＳ１１
の設定変更に対してＰＬＬ側が高速に応答する必要があ
る装置に適用される場合のループフィルタ帯域周波数ｆ
bwとしては数ＫＨｚから数十ＫＨｚ以上の応答特性を備
えるものがある。ＶＣＯ４０の一例としては、直流の入
力電圧に対応して出力する発振周波数が可変の電圧制御
型の発振器がある。このＶＣＯ４０の出力端から所望周
波数範囲の出力周波数信号ｆvcoを外部へ供給する。分
周器５０は、上記出力周波数信号ｆvcoを受けて、例え
ば１／Ｎに分周した分周周波数信号５０ｓを位相比較器
２０へ供給する。
【０００６】次に、位相比較器２０から出力される位相
差信号２０ｓに含まれるスプリアス成分の問題について
説明する。ここで、ＤＤＳが出力する基準周波数信号ｆ
refの周波数範囲の上限周波数をｆmaxとし、下限周波数
をｆminと呼称する。また、以下の説明では、ｆmax＝２
０ＭＨｚ、ｆmin＝１０ＭＨｚ、ｆclk＝１００ＭＨｚと
した具体的数値を用いて以下に説明する。ここで、ＤＤ
Ｓから発生する信号としては、信号強度は低いものの図
５に示すようにスプリアスを生じる。即ち、クロック周
波数ｆclkと基準周波数ｆrefとにより生ずるスプリアス
をｆsp（Ｐ）と表記したとき、ｆsp（Ｐ）＝ｆclk−Ｐ
×ｆrefの周波数成分を生じる。ここでＰは高調波の次
数である。具体的数値で前記スプリアス周波数ｆspにつ
いて示す。基準周波数の設定値としてｆref＝１９．９
９９ＭＨｚ（図５Ｅ参照）と仮定すると、高調波次数Ｐ
＝３ではスプリアス周波数ｆsp（３）＝１００−３×ｆ
ref＝４０．００３ＭＨｚ（図５Ａ参照）が発生し、次
数Ｐ＝４ではスプリアス周波数ｆsp（４）＝１００−４
×ｆref＝２０．００４ＭＨｚ（図５Ｂ参照）が発生
し、次数Ｐ＝５ではスプリアス周波数ｆsp（５）＝１０
０−５×ｆref＝０．００５ＭＨｚ（図５Ｃ参照）が発
生する。
差信号２０ｓに含まれるスプリアス成分の問題について
説明する。ここで、ＤＤＳが出力する基準周波数信号ｆ
refの周波数範囲の上限周波数をｆmaxとし、下限周波数
をｆminと呼称する。また、以下の説明では、ｆmax＝２
０ＭＨｚ、ｆmin＝１０ＭＨｚ、ｆclk＝１００ＭＨｚと
した具体的数値を用いて以下に説明する。ここで、ＤＤ
Ｓから発生する信号としては、信号強度は低いものの図
５に示すようにスプリアスを生じる。即ち、クロック周
波数ｆclkと基準周波数ｆrefとにより生ずるスプリアス
をｆsp（Ｐ）と表記したとき、ｆsp（Ｐ）＝ｆclk−Ｐ
×ｆrefの周波数成分を生じる。ここでＰは高調波の次
数である。具体的数値で前記スプリアス周波数ｆspにつ
いて示す。基準周波数の設定値としてｆref＝１９．９
９９ＭＨｚ（図５Ｅ参照）と仮定すると、高調波次数Ｐ
＝３ではスプリアス周波数ｆsp（３）＝１００−３×ｆ
ref＝４０．００３ＭＨｚ（図５Ａ参照）が発生し、次
数Ｐ＝４ではスプリアス周波数ｆsp（４）＝１００−４
×ｆref＝２０．００４ＭＨｚ（図５Ｂ参照）が発生
し、次数Ｐ＝５ではスプリアス周波数ｆsp（５）＝１０
０−５×ｆref＝０．００５ＭＨｚ（図５Ｃ参照）が発
生する。
【０００７】上記した周波数成分の中で、信号強度は例
えば−７０ｄＢ以下と低いもののＢＰＦ１１ｂ後の出力
にはスプリアス周波数ｆsp（４）＝２０．００４ＭＨｚ
がＰＬＬ発振部１００の位相比較器２０へ供給される。
このスプリアス成分が問題となってくる。尚、他方のス
プリアス周波数ｆsp（５）＝０．００５ＭＨｚはＢＰＦ
１１ｂで除去される。これに伴い位相比較器２０から出
力される位相差信号２０ｓ中に、微量ではあるが位相比
較のジッタ的なノイズ成分として存在することとなる。
えば−７０ｄＢ以下と低いもののＢＰＦ１１ｂ後の出力
にはスプリアス周波数ｆsp（４）＝２０．００４ＭＨｚ
がＰＬＬ発振部１００の位相比較器２０へ供給される。
このスプリアス成分が問題となってくる。尚、他方のス
プリアス周波数ｆsp（５）＝０．００５ＭＨｚはＢＰＦ
１１ｂで除去される。これに伴い位相比較器２０から出
力される位相差信号２０ｓ中に、微量ではあるが位相比
較のジッタ的なノイズ成分として存在することとなる。
【０００８】即ち、スプリアス周波数ｆsp（４）＝２
０．００４ＭＨｚ（図５Ｂ参照）は１０ＫＨｚのループ
フィルタ帯域周波数ｆbw（図５Ｄ参照）以内である為、
フィルタされること無くそのままＶＣＯへ供給する直流
電圧信号３０ｓに重畳されることとなる。この結果、出
力周波数信号ｆvcoに残留ＦＭ成分として生じることと
なる。この問題はループフィルタ帯域周波数ｆbwを狭く
しても解消されず、必ず生じる周波数設定条件が存在す
る為、問題となる場合がある。従って、可変する周波数
範囲の全てにおいて常に高純度が要求される周波数シン
セサイザの適用においては好ましくなく実用上の難点で
ある。
０．００４ＭＨｚ（図５Ｂ参照）は１０ＫＨｚのループ
フィルタ帯域周波数ｆbw（図５Ｄ参照）以内である為、
フィルタされること無くそのままＶＣＯへ供給する直流
電圧信号３０ｓに重畳されることとなる。この結果、出
力周波数信号ｆvcoに残留ＦＭ成分として生じることと
なる。この問題はループフィルタ帯域周波数ｆbwを狭く
しても解消されず、必ず生じる周波数設定条件が存在す
る為、問題となる場合がある。従って、可変する周波数
範囲の全てにおいて常に高純度が要求される周波数シン
セサイザの適用においては好ましくなく実用上の難点で
ある。
【０００９】
【発明が解決しようとする課題】上述説明したように従
来技術においては、特定の周波数設定条件において、Ｄ
ＤＳに用いられるクロック周波数ｆclkと当該ＤＤＳが
出力する基準周波数ｆrefとによって生ずるスプリアス
周波数ｆsp＝ｆclk−Ｐ×ｆrefにおいて、ＰＬＬ発振部
１００側のループフィルタ３０のループフィルタ帯域周
波数ｆbw以内となるスプリアス周波数ｆspに起因して、
ＰＬＬ発振部１００が出力する出力周波数信号ｆvcoに
残留ＦＭ成分として生じることは、特に全ての周波数範
囲において高純度が要求される周波数シンセサイザの適
用においては好ましくなく、この点において実用上の難
点がある。そこで、本発明が解決しようとする課題は、
可変する周波数範囲の全てにおいて常に高純度の周波数
信号が発生可能な周波数シンセサイザを提供することで
ある。
来技術においては、特定の周波数設定条件において、Ｄ
ＤＳに用いられるクロック周波数ｆclkと当該ＤＤＳが
出力する基準周波数ｆrefとによって生ずるスプリアス
周波数ｆsp＝ｆclk−Ｐ×ｆrefにおいて、ＰＬＬ発振部
１００側のループフィルタ３０のループフィルタ帯域周
波数ｆbw以内となるスプリアス周波数ｆspに起因して、
ＰＬＬ発振部１００が出力する出力周波数信号ｆvcoに
残留ＦＭ成分として生じることは、特に全ての周波数範
囲において高純度が要求される周波数シンセサイザの適
用においては好ましくなく、この点において実用上の難
点がある。そこで、本発明が解決しようとする課題は、
可変する周波数範囲の全てにおいて常に高純度の周波数
信号が発生可能な周波数シンセサイザを提供することで
ある。
【００１０】
【課題を解決するための手段】第１に、上記課題を解決
するために、本発明の構成では、基準クロックｆclkを
用いてダイレクトディジタルシンセサイザ（ＤＤＳ）方
式で基準となる基準周波数信号ｆrefを発生し、ＰＬＬ
発振回路の位相比較器の一方の入力端に基準周波数信号
ｆrefを受けて所定の周波数範囲を発生する周波数シン
セサイザにおいて、ＰＬＬループのループフィルタの帯
域周波数をループフィルタ帯域周波数ｆbwとしたとき、
ＤＤＳ側から発生する基準周波数信号ｆrefとスプリア
ス周波数ｆspの周波数差が、少なくとも前記ループフィ
ルタ帯域周波数ｆbw以上になるスプリアス周波数を移動
するスプリアス周波数移動手段を具備し、発生する基準
周波数信号ｆrefの周波数設定データをＣＰＵから受け
たとき、ＤＤＳ側から発生する基準周波数信号ｆref内
に含まれるスプリアス周波数ｆspの周波数値を予め演算
して求め、求めたスプリアス周波数ｆspの中でループフ
ィルタ帯域周波数ｆbw以内となるスプリアス成分が存在
するときは、上記スプリアス周波数移動手段を制御して
スプリアス成分がループフィルタ帯域周波数ｆbw以外に
移動制御する設定制御手段を具備することを特徴とする
周波数シンセサイザである。上記発明によれば、可変す
る周波数範囲の全てにおいて常に高純度の周波数信号が
発生可能な周波数シンセサイザが実現できる。
するために、本発明の構成では、基準クロックｆclkを
用いてダイレクトディジタルシンセサイザ（ＤＤＳ）方
式で基準となる基準周波数信号ｆrefを発生し、ＰＬＬ
発振回路の位相比較器の一方の入力端に基準周波数信号
ｆrefを受けて所定の周波数範囲を発生する周波数シン
セサイザにおいて、ＰＬＬループのループフィルタの帯
域周波数をループフィルタ帯域周波数ｆbwとしたとき、
ＤＤＳ側から発生する基準周波数信号ｆrefとスプリア
ス周波数ｆspの周波数差が、少なくとも前記ループフィ
ルタ帯域周波数ｆbw以上になるスプリアス周波数を移動
するスプリアス周波数移動手段を具備し、発生する基準
周波数信号ｆrefの周波数設定データをＣＰＵから受け
たとき、ＤＤＳ側から発生する基準周波数信号ｆref内
に含まれるスプリアス周波数ｆspの周波数値を予め演算
して求め、求めたスプリアス周波数ｆspの中でループフ
ィルタ帯域周波数ｆbw以内となるスプリアス成分が存在
するときは、上記スプリアス周波数移動手段を制御して
スプリアス成分がループフィルタ帯域周波数ｆbw以外に
移動制御する設定制御手段を具備することを特徴とする
周波数シンセサイザである。上記発明によれば、可変す
る周波数範囲の全てにおいて常に高純度の周波数信号が
発生可能な周波数シンセサイザが実現できる。
【００１１】第１図は、本発明に係る解決手段を示して
いる。第２に、上記課題を解決するために、本発明の構
成では、スプリアス周波数移動手段は、基準クロック１
０と、第１のダイレクトディジタルシンセサイザ（ＤＤ
Ｓ）１１と第１のバンドパスフィルタ（ＢＰＦ）１１ｂ
と、第２のＤＤＳ１２と第２のＢＰＦ１２ｂと、ミキサ
１４と、バンドパスフィルタ（ＢＰＦ）１６とを備え、
第１のＢＰＦ１１ｂ及び第２のＢＰＦ１２ｂは対応する
ＤＤＳから出力される周波数信号の中で、基準クロック
ｆclk成分を含む高域周波数成分を除去して出力し、上
記第１のＤＤＳ１１が発生する第１基準周波数信号ｆ１
は、設定制御手段で制御される演算係数をａ（ここでａ
は１＜ａ＜２の範囲で変更可能なパラメータ）としたと
き、ｆ１＝ａ×ｆrefの周波数を発生し、上記第２のＤ
ＤＳ１２が発生する第２基準周波数信号ｆ２は、ｆ２＝
（２−ａ）×ｆrefの周波数を発生し、上記ミキサ１４
は上記第１基準周波数信号ｆ１と第２基準周波数信号ｆ
２とを乗算した周波数信号を出力し、上記ＢＰＦ１６は
ミキサ１４から出力される周波数信号の中で和の周波数
成分、即ちｆ１＋ｆ２＝２×ｆrefを通過して出力する
ことを特徴とする上述周波数シンセサイザがある。
いる。第２に、上記課題を解決するために、本発明の構
成では、スプリアス周波数移動手段は、基準クロック１
０と、第１のダイレクトディジタルシンセサイザ（ＤＤ
Ｓ）１１と第１のバンドパスフィルタ（ＢＰＦ）１１ｂ
と、第２のＤＤＳ１２と第２のＢＰＦ１２ｂと、ミキサ
１４と、バンドパスフィルタ（ＢＰＦ）１６とを備え、
第１のＢＰＦ１１ｂ及び第２のＢＰＦ１２ｂは対応する
ＤＤＳから出力される周波数信号の中で、基準クロック
ｆclk成分を含む高域周波数成分を除去して出力し、上
記第１のＤＤＳ１１が発生する第１基準周波数信号ｆ１
は、設定制御手段で制御される演算係数をａ（ここでａ
は１＜ａ＜２の範囲で変更可能なパラメータ）としたと
き、ｆ１＝ａ×ｆrefの周波数を発生し、上記第２のＤ
ＤＳ１２が発生する第２基準周波数信号ｆ２は、ｆ２＝
（２−ａ）×ｆrefの周波数を発生し、上記ミキサ１４
は上記第１基準周波数信号ｆ１と第２基準周波数信号ｆ
２とを乗算した周波数信号を出力し、上記ＢＰＦ１６は
ミキサ１４から出力される周波数信号の中で和の周波数
成分、即ちｆ１＋ｆ２＝２×ｆrefを通過して出力する
ことを特徴とする上述周波数シンセサイザがある。
【００１２】第３図は、本発明に係る解決手段を示して
いる。第３に、上記課題を解決するために、本発明の構
成では、スプリアス周波数移動手段は、基準クロック１
０と、第１のダイレクトディジタルシンセサイザ（ＤＤ
Ｓ）１１と第１のバンドパスフィルタ（ＢＰＦ）１１ｂ
と、第２のＤＤＳ１２と第２のＢＰＦ１２ｂと、ミキサ
１４と、バンドパスフィルタ（ＢＰＦ）１６とを備え、
第１のＢＰＦ１１ｂ及び第２のＢＰＦ１２ｂは対応する
ＤＤＳから出力される周波数信号の中で、基準クロック
ｆclk成分や折り返しイメージ信号等を含む高域周波数
成分を除去して出力し、上記第１のＤＤＳ１１が発生す
る第１基準周波数信号ｆ１は、設定制御手段に基づいて
制御される演算係数をａ（ここでａは１＜ａ＜２の範囲
で変更可能なパラメータ）としたとき、ｆ１＝（ａ×ｆ
ref）／２の周波数を発生し、上記第２のＤＤＳ１２が
発生する第２基準周波数信号ｆ２は、ｆ２＝｛（２−
ａ）×ｆref｝／２の周波数を発生し、上記ミキサ１４
は上記第１基準周波数信号ｆ１と第２基準周波数信号ｆ
２とを乗算した周波数信号を出力し、上記ＢＰＦ１６は
ミキサ１４から出力される周波数信号の中で和の周波数
成分、即ちｆ１＋ｆ２＝ｆrefを通過して出力した基準
周波数信号ｆrefを出力することを特徴とする上述周波
数シンセサイザがある。
いる。第３に、上記課題を解決するために、本発明の構
成では、スプリアス周波数移動手段は、基準クロック１
０と、第１のダイレクトディジタルシンセサイザ（ＤＤ
Ｓ）１１と第１のバンドパスフィルタ（ＢＰＦ）１１ｂ
と、第２のＤＤＳ１２と第２のＢＰＦ１２ｂと、ミキサ
１４と、バンドパスフィルタ（ＢＰＦ）１６とを備え、
第１のＢＰＦ１１ｂ及び第２のＢＰＦ１２ｂは対応する
ＤＤＳから出力される周波数信号の中で、基準クロック
ｆclk成分や折り返しイメージ信号等を含む高域周波数
成分を除去して出力し、上記第１のＤＤＳ１１が発生す
る第１基準周波数信号ｆ１は、設定制御手段に基づいて
制御される演算係数をａ（ここでａは１＜ａ＜２の範囲
で変更可能なパラメータ）としたとき、ｆ１＝（ａ×ｆ
ref）／２の周波数を発生し、上記第２のＤＤＳ１２が
発生する第２基準周波数信号ｆ２は、ｆ２＝｛（２−
ａ）×ｆref｝／２の周波数を発生し、上記ミキサ１４
は上記第１基準周波数信号ｆ１と第２基準周波数信号ｆ
２とを乗算した周波数信号を出力し、上記ＢＰＦ１６は
ミキサ１４から出力される周波数信号の中で和の周波数
成分、即ちｆ１＋ｆ２＝ｆrefを通過して出力した基準
周波数信号ｆrefを出力することを特徴とする上述周波
数シンセサイザがある。
【００１３】第６図は、本発明に係る解決手段を示して
いる。第４に、上記課題を解決するために、本発明の構
成では、複数系統の基準クロックが適用可能な場合にお
けるスプリアス周波数移動手段は、第１の基準クロック
８１と第２の基準クロック８２と、信号切替手段８３
と、第１のＤＤＳ１１と第１のＢＰＦ１１ｂとを備え、
第１のＢＰＦ１１ｂはＤＤＳから出力される周波数信号
の中で、基準クロックｆclk成分を含む高域周波数成分
を除去して基準周波数信号ｆrefとして出力し、第１の
基準クロック８１と第２の基準クロック８２とが供給す
る両クロック周波数の周波数差は少なくともループフィ
ルタ帯域周波数ｆbwシフトした周波数関係とし、第１の
ＤＤＳ１１が受けて用いる基準クロックは、上記両クロ
ック周波数の何れかを、設定制御手段に基づいて切替制
御される上記信号切替手段８３を介して受けることを特
徴とする上述周波数シンセサイザがある。
いる。第４に、上記課題を解決するために、本発明の構
成では、複数系統の基準クロックが適用可能な場合にお
けるスプリアス周波数移動手段は、第１の基準クロック
８１と第２の基準クロック８２と、信号切替手段８３
と、第１のＤＤＳ１１と第１のＢＰＦ１１ｂとを備え、
第１のＢＰＦ１１ｂはＤＤＳから出力される周波数信号
の中で、基準クロックｆclk成分を含む高域周波数成分
を除去して基準周波数信号ｆrefとして出力し、第１の
基準クロック８１と第２の基準クロック８２とが供給す
る両クロック周波数の周波数差は少なくともループフィ
ルタ帯域周波数ｆbwシフトした周波数関係とし、第１の
ＤＤＳ１１が受けて用いる基準クロックは、上記両クロ
ック周波数の何れかを、設定制御手段に基づいて切替制
御される上記信号切替手段８３を介して受けることを特
徴とする上述周波数シンセサイザがある。
【００１４】また、設定制御手段はＤＤＳが使用する基
準クロックｆclkと、ＤＤＳが発生出力する基準周波数
信号ｆrefとにおいて、高調波の次数をＰとしたとき、
差周波数Δｆ＝ｆclk−Ｐ×ｆrefの値と基準周波数信号
ｆrefの差が、少なくともＰＬＬループのループフィル
タ帯域周波数ｆbwの領域外となる設定条件に制御するこ
とを特徴とする上述周波数シンセサイザがある。
準クロックｆclkと、ＤＤＳが発生出力する基準周波数
信号ｆrefとにおいて、高調波の次数をＰとしたとき、
差周波数Δｆ＝ｆclk−Ｐ×ｆrefの値と基準周波数信号
ｆrefの差が、少なくともＰＬＬループのループフィル
タ帯域周波数ｆbwの領域外となる設定条件に制御するこ
とを特徴とする上述周波数シンセサイザがある。
【００１５】
【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。
例と共に図面を参照して詳細に説明する。
【００１６】本発明について、図１と、図２とを参照し
て以下に説明する。尚、従来構成に対応する要素は同一
符号を付す。
て以下に説明する。尚、従来構成に対応する要素は同一
符号を付す。
【００１７】先ず、本発明の構成を説明する。ここで、
周波数シンセサイザを備えるシステム構成上の都合で、
基準クロック源が１つのみという制約条件がある場合と
仮定する。本発明の周波数シンセサイザの要部構成の一
例は、図１に示すように、基準周波数発生部２００と、
ＰＬＬ発振部１００とで成る。ここで、ＰＬＬ発振部１
００は従来と同一であるので説明を要しない。
周波数シンセサイザを備えるシステム構成上の都合で、
基準クロック源が１つのみという制約条件がある場合と
仮定する。本発明の周波数シンセサイザの要部構成の一
例は、図１に示すように、基準周波数発生部２００と、
ＰＬＬ発振部１００とで成る。ここで、ＰＬＬ発振部１
００は従来と同一であるので説明を要しない。
【００１８】本発明の基準周波数発生部２００の内部構
成の一例は基準クロック１０と、ダイレクトディジタル
シンセサイザ（ＤＤＳ）１１、１２と、バンドパスフィ
ルタ（ＢＰＦ）１１ｂ、１２ｂと、ミキサ１４と、バン
ドパスフィルタ（ＢＰＦ）１６と、１／２分周器１８
と、設定制御演算部６０とで実現できる。この構成要素
の中で、基準クロック１０と、ＤＤＳ１１とＢＰＦ１１
ｂとは従来と同一である。
成の一例は基準クロック１０と、ダイレクトディジタル
シンセサイザ（ＤＤＳ）１１、１２と、バンドパスフィ
ルタ（ＢＰＦ）１１ｂ、１２ｂと、ミキサ１４と、バン
ドパスフィルタ（ＢＰＦ）１６と、１／２分周器１８
と、設定制御演算部６０とで実現できる。この構成要素
の中で、基準クロック１０と、ＤＤＳ１１とＢＰＦ１１
ｂとは従来と同一である。
【００１９】ＤＤＳ１２は第２のＤＤＳであり、ＤＤＳ
１１と同様である。ＢＰＦ１２ｂはＢＰＦ１１ｂと同様
であり、上記ＤＤＳ１２から出力されるデジタル・サイ
ン波信号１２ｓを受けて、きれいなサイン波形の第２基
準周波数信号ｆ２の成分を通過出力するバンドパスフィ
ルタである。ミキサ１４はＢＰＦ１１ｂから出力される
第１基準周波数信号ｆ１とＢＰＦ１２ｂから出力される
第２基準周波数信号ｆ２とを乗算して、（ｆ１±ｆ２）
の和と差の周波数混合信号１４ｓを出力する。ここで
は、使用目的の周波数ｆ３は和の周波数成分とする。こ
の構成例では周波数ｆ３＝２×ｆrefである。ＢＰＦ１
６は、例えば２０〜４０ＭＨｚとした基準周波数信号ｆ
refの２倍の周波数帯域の周波数成分を通過出力するバ
ンドパスフィルタであり、上記ミキサ１４からの周波数
混合信号１４ｓを受けて、（ｆ１＋ｆ２）の和の周波数
信号１６ｓを通過して出力する。尚、後述する演算係数
ａの値は、当該ＢＰＦ１６で和の周波数信号を通過出力
し、差の周波数信号を通過阻止し易い値、例えばａ＝
１．１前後を用いてフィルタ容易にする。１／２分周器
１８は、上記ＢＰＦ１６から出力される和の周波数信号
１６ｓを受けて１／２に分周した分周信号１８ｓを基準
周波数信号ｆrefとしてＰＬＬ発振部１００へ供給す
る。
１１と同様である。ＢＰＦ１２ｂはＢＰＦ１１ｂと同様
であり、上記ＤＤＳ１２から出力されるデジタル・サイ
ン波信号１２ｓを受けて、きれいなサイン波形の第２基
準周波数信号ｆ２の成分を通過出力するバンドパスフィ
ルタである。ミキサ１４はＢＰＦ１１ｂから出力される
第１基準周波数信号ｆ１とＢＰＦ１２ｂから出力される
第２基準周波数信号ｆ２とを乗算して、（ｆ１±ｆ２）
の和と差の周波数混合信号１４ｓを出力する。ここで
は、使用目的の周波数ｆ３は和の周波数成分とする。こ
の構成例では周波数ｆ３＝２×ｆrefである。ＢＰＦ１
６は、例えば２０〜４０ＭＨｚとした基準周波数信号ｆ
refの２倍の周波数帯域の周波数成分を通過出力するバ
ンドパスフィルタであり、上記ミキサ１４からの周波数
混合信号１４ｓを受けて、（ｆ１＋ｆ２）の和の周波数
信号１６ｓを通過して出力する。尚、後述する演算係数
ａの値は、当該ＢＰＦ１６で和の周波数信号を通過出力
し、差の周波数信号を通過阻止し易い値、例えばａ＝
１．１前後を用いてフィルタ容易にする。１／２分周器
１８は、上記ＢＰＦ１６から出力される和の周波数信号
１６ｓを受けて１／２に分周した分周信号１８ｓを基準
周波数信号ｆrefとしてＰＬＬ発振部１００へ供給す
る。
【００２０】設定制御演算部６０は、設定すべき基準周
波数信号ｆrefに対応するＤＤＳへの設定情報をＣＰＵ
から受けて、ＰＬＬ発振部１００におけるループフィル
タ帯域周波数ｆbw以内となるスプリアス成分が発生しな
いようなＤＤＳ設定値を演算して求め、これから対応す
る設定周波数となる設定データを算出して両ＤＤＳへ設
定する。これを計算式を示して説明する。演算係数をａ
とし、ａの可変範囲は１＜ａ＜２とする。このときに、
一方のＤＤＳ１１が発生する第１基準周波数信号ｆ１は ｆ１＝ａ×ｆref とし、他方のＤＤＳ１２が発生する第２基準周波数信号
ｆ２は ｆ２＝（２−ａ）×ｆref とする。そして、両出力をミキサ１４で乗算した和の周
波数成分ｆ３は、 ｆ３＝ｆ１＋ｆ２＝ａ×ｆref＋（２−ａ）×ｆref＝２
×ｆref となり、これを１／２分周器１８で１／２に分周するこ
とで、ＰＬＬ発振部１００へ供給すべき基準周波数信号
ｆrefが得られる。
波数信号ｆrefに対応するＤＤＳへの設定情報をＣＰＵ
から受けて、ＰＬＬ発振部１００におけるループフィル
タ帯域周波数ｆbw以内となるスプリアス成分が発生しな
いようなＤＤＳ設定値を演算して求め、これから対応す
る設定周波数となる設定データを算出して両ＤＤＳへ設
定する。これを計算式を示して説明する。演算係数をａ
とし、ａの可変範囲は１＜ａ＜２とする。このときに、
一方のＤＤＳ１１が発生する第１基準周波数信号ｆ１は ｆ１＝ａ×ｆref とし、他方のＤＤＳ１２が発生する第２基準周波数信号
ｆ２は ｆ２＝（２−ａ）×ｆref とする。そして、両出力をミキサ１４で乗算した和の周
波数成分ｆ３は、 ｆ３＝ｆ１＋ｆ２＝ａ×ｆref＋（２−ａ）×ｆref＝２
×ｆref となり、これを１／２分周器１８で１／２に分周するこ
とで、ＰＬＬ発振部１００へ供給すべき基準周波数信号
ｆrefが得られる。
【００２１】このとき、本発明では演算係数ａの値を所
望の値に変更制御する設定制御手段を備える。即ち、Ｄ
ＤＳ内部で使用するクロック周波数ｆclkと、基準周波
数信号ｆrefの高調波次数Ｐに伴うスプリアス成分が、
ＰＬＬ発振部１００におけるループフィルタ帯域周波数
ｆbw以内の周波数領域に存在しないように演算係数ａの
値を変更制御する。
望の値に変更制御する設定制御手段を備える。即ち、Ｄ
ＤＳ内部で使用するクロック周波数ｆclkと、基準周波
数信号ｆrefの高調波次数Ｐに伴うスプリアス成分が、
ＰＬＬ発振部１００におけるループフィルタ帯域周波数
ｆbw以内の周波数領域に存在しないように演算係数ａの
値を変更制御する。
【００２２】一方の第１基準周波数信号ｆ１のスプリア
スをｆ１（Ｐ）と表記したとき、ｆ１（Ｐ）＝ｆclk−
Ｐ×（ａ×ｆref）のスプリアスが存在する。同様に、
他方の第２基準周波数信号ｆ２のスプリアスをｆ２
（Ｐ）と表記したとき、ｆ２（Ｐ）＝ｆclk−Ｐ×
｛（２−ａ）×ｆref｝のスプリアスが存在する。ここ
で、Ｐは高調波次数であり、高調波は高次にわたって存
在するが、次数が高くなるにつれてスプリアス信号の強
度は大きく減衰してくる。従って、実用的に考慮すべき
次数Ｐとしては例えば９次程度までを考慮すれば良い。
スをｆ１（Ｐ）と表記したとき、ｆ１（Ｐ）＝ｆclk−
Ｐ×（ａ×ｆref）のスプリアスが存在する。同様に、
他方の第２基準周波数信号ｆ２のスプリアスをｆ２
（Ｐ）と表記したとき、ｆ２（Ｐ）＝ｆclk−Ｐ×
｛（２−ａ）×ｆref｝のスプリアスが存在する。ここ
で、Ｐは高調波次数であり、高調波は高次にわたって存
在するが、次数が高くなるにつれてスプリアス信号の強
度は大きく減衰してくる。従って、実用的に考慮すべき
次数Ｐとしては例えば９次程度までを考慮すれば良い。
【００２３】設定制御演算部６０は、発生すべき基準周
波数信号ｆrefに対応する設定値がＣＰＵから与えられ
た都度以下に示す算出を行う。このときｆ１（Ｐ）とｆ
２（Ｐ）の周波数の組み合わせは演算係数ａの値を変え
ることで多数ある。一方、クロック周波数ｆclkが既知
であるからして、ｆ１（Ｐ）とｆ２（Ｐ）の値は計算に
より求めることができる。そこで、高調波次数Ｐ＝２，
３，４，５，６，７，８，９をｆ１（Ｐ）とｆ２（Ｐ）
の式に代入してスプリアス周波数ｆspを各々算出する。
前記で算出したスプリアス周波数ｆspを判定する。もし
も、算出したスプリアス周波数ｆspの何れかにおいて、
ＰＬＬ発振部１００のループフィルタ帯域周波数ｆbw以
内（図２Ｃ参照）においてスプリアス周波数値（図２Ａ
参照）が存在した場合は、基準周波数信号ｆrefとスプ
リアス周波数ｆspの周波数差がループフィルタの帯域内
に入らないように、演算係数ａの値をΔａだけ変更して
スプリアス周波数ｆspをΔｆ移動（図２Ｂ参照）させ
る。尚、変更量Δａの値は少なくともループフィルタ帯
域周波数ｆbwの周波数、例えば１０ＫＨｚだけ移動（シ
フト）する僅かな変更量で良い。そして、最終的に得ら
れた演算係数ａの値に基づき、一方の第１基準周波数信
号ｆ１＝ａ×ｆrefとする設定データをＤＤＳ１１へ供
給し、他方の第２基準周波数信号ｆ２＝（２−ａ）×ｆ
refとする設定データをＤＤＳ１２へ供給する。この結
果、ＰＬＬ発振部１００から出力される出力周波数信号
ｆvcoには残留ＦＭ成分のない高純度の周波数信号が発
生できる大きな利点が得られることとなる。
波数信号ｆrefに対応する設定値がＣＰＵから与えられ
た都度以下に示す算出を行う。このときｆ１（Ｐ）とｆ
２（Ｐ）の周波数の組み合わせは演算係数ａの値を変え
ることで多数ある。一方、クロック周波数ｆclkが既知
であるからして、ｆ１（Ｐ）とｆ２（Ｐ）の値は計算に
より求めることができる。そこで、高調波次数Ｐ＝２，
３，４，５，６，７，８，９をｆ１（Ｐ）とｆ２（Ｐ）
の式に代入してスプリアス周波数ｆspを各々算出する。
前記で算出したスプリアス周波数ｆspを判定する。もし
も、算出したスプリアス周波数ｆspの何れかにおいて、
ＰＬＬ発振部１００のループフィルタ帯域周波数ｆbw以
内（図２Ｃ参照）においてスプリアス周波数値（図２Ａ
参照）が存在した場合は、基準周波数信号ｆrefとスプ
リアス周波数ｆspの周波数差がループフィルタの帯域内
に入らないように、演算係数ａの値をΔａだけ変更して
スプリアス周波数ｆspをΔｆ移動（図２Ｂ参照）させ
る。尚、変更量Δａの値は少なくともループフィルタ帯
域周波数ｆbwの周波数、例えば１０ＫＨｚだけ移動（シ
フト）する僅かな変更量で良い。そして、最終的に得ら
れた演算係数ａの値に基づき、一方の第１基準周波数信
号ｆ１＝ａ×ｆrefとする設定データをＤＤＳ１１へ供
給し、他方の第２基準周波数信号ｆ２＝（２−ａ）×ｆ
refとする設定データをＤＤＳ１２へ供給する。この結
果、ＰＬＬ発振部１００から出力される出力周波数信号
ｆvcoには残留ＦＭ成分のない高純度の周波数信号が発
生できる大きな利点が得られることとなる。
【００２４】尚、本発明の実現手段は、上述実施の形態
に限るものではない。例えば、図３の構成例に示すよう
に、図１に示す１／２分周器１８を削除した構成とし、
ｆ１＝（ａ×ｆref）／２を発生し、ｆ２＝｛（２−
ａ）×ｆref｝／２を発生することでも、同様に残留Ｆ
Ｍ成分のない高純度の周波数信号が発生できる。また、
所望により、図１に示す１／２分周器１８の代わりに、
１／３分周器を用いたり、逆に２以上の逓倍器を用い、
これに対応して設定制御演算部６０でスプリアス演算し
て制御する構成としても良い。
に限るものではない。例えば、図３の構成例に示すよう
に、図１に示す１／２分周器１８を削除した構成とし、
ｆ１＝（ａ×ｆref）／２を発生し、ｆ２＝｛（２−
ａ）×ｆref｝／２を発生することでも、同様に残留Ｆ
Ｍ成分のない高純度の周波数信号が発生できる。また、
所望により、図１に示す１／２分周器１８の代わりに、
１／３分周器を用いたり、逆に２以上の逓倍器を用い、
これに対応して設定制御演算部６０でスプリアス演算し
て制御する構成としても良い。
【００２５】また、周波数シンセサイザを備えるシステ
ム構成上の都合で、基準クロック源が１つのみという制
約条件がない場合においては、図６の構成例に示すよう
に、図１に示す２つのＤＤＳ１１，１２とミキサ１４の
代わりに、少なくとも２系統の基準クロック８１、８２
と、信号切替手段８３とを備える。そして、両基準クロ
ックのクロック周波数ｆclkに所定の周波数差Δｆを与
える。これにより、一方のスプリアス周波数ｆspはｆcl
k−Ｐ×ｆrefの位置に存在し、他方のスプリアス周波数
ｆspは（ｆclk+Δｆ）−Ｐ×ｆrefの位置に存在する。
このときの周波数差Δｆは図２Ｄに示すように、少なく
ともループフィルタ帯域周波数ｆbw以上の差を与えてお
く。そして上述同様にしてスプリアス周波数を演算によ
り求めて、ループフィルタ帯域周波数ｆbw内にスプリア
スが存在しない側へ信号切替手段８３で切り替え制御す
ることで実現できる。
ム構成上の都合で、基準クロック源が１つのみという制
約条件がない場合においては、図６の構成例に示すよう
に、図１に示す２つのＤＤＳ１１，１２とミキサ１４の
代わりに、少なくとも２系統の基準クロック８１、８２
と、信号切替手段８３とを備える。そして、両基準クロ
ックのクロック周波数ｆclkに所定の周波数差Δｆを与
える。これにより、一方のスプリアス周波数ｆspはｆcl
k−Ｐ×ｆrefの位置に存在し、他方のスプリアス周波数
ｆspは（ｆclk+Δｆ）−Ｐ×ｆrefの位置に存在する。
このときの周波数差Δｆは図２Ｄに示すように、少なく
ともループフィルタ帯域周波数ｆbw以上の差を与えてお
く。そして上述同様にしてスプリアス周波数を演算によ
り求めて、ループフィルタ帯域周波数ｆbw内にスプリア
スが存在しない側へ信号切替手段８３で切り替え制御す
ることで実現できる。
【００２６】また、上述構成の周波数シンセサイザの適
用例としては、ループフィルタ帯域周波数ｆbwが数十Ｋ
Ｈｚ以上と広く、かつ高純度が要求される周波数掃引用
の信号源として用いるスペクトラムアナライザへの適用
例がある。
用例としては、ループフィルタ帯域周波数ｆbwが数十Ｋ
Ｈｚ以上と広く、かつ高純度が要求される周波数掃引用
の信号源として用いるスペクトラムアナライザへの適用
例がある。
【００２７】
【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述説明したように本発明に
よれば、ＰＬＬのループフィルタ帯域周波数ｆbw以内と
なるスプリアス成分の有無を予め演算して求め、これを
回避されるようにスプリアス成分の周波数を変更する手
段を具備する構成としたことにより、周波数シンセサイ
ザから発生する出力周波数信号ｆvcoの成分中には無用
な残留ＦＭ成分の生じない周波数信号が発生できるとい
う利点が得られる。特に、高純度が要求される周波数シ
ンセサイザの適用においては適用装置の性能が左右する
場合には、極めて優れた利点となる。従って本発明の技
術的効果は大であり、産業上の経済効果も大である。
記載される効果を奏する。上述説明したように本発明に
よれば、ＰＬＬのループフィルタ帯域周波数ｆbw以内と
なるスプリアス成分の有無を予め演算して求め、これを
回避されるようにスプリアス成分の周波数を変更する手
段を具備する構成としたことにより、周波数シンセサイ
ザから発生する出力周波数信号ｆvcoの成分中には無用
な残留ＦＭ成分の生じない周波数信号が発生できるとい
う利点が得られる。特に、高純度が要求される周波数シ
ンセサイザの適用においては適用装置の性能が左右する
場合には、極めて優れた利点となる。従って本発明の技
術的効果は大であり、産業上の経済効果も大である。
【図１】本発明の、周波数シンセサイザの要部構成例。
【図２】本発明の、無用なスプリアスの回避を説明する
図。
図。
【図３】本発明の、他の周波数シンセサイザの要部構成
例。
例。
【図４】従来の、周波数シンセサイザの要部構成例。
【図５】従来の、無用なスプリアスを説明する図。
【図６】本発明の、他の周波数シンセサイザの要部構成
例。
例。
１１，１２ ダイレクトディジタルシンセサイザ（ＤＤ
Ｓ） １１ｂ，１２ｂ，１６ バンドパスフィルタ（ＢＰＦ） １４ ミキサ １８ １／２分周器 ２０ 位相比較器 ３０ ループフィルタ ４０ 電圧制御発振器（ＶＣＯ） ５０ 分周器 ６０ 設定制御演算部 ８３ 信号切替手段 １００ ＰＬＬ発振部 ２００ 基準周波数発生部
Ｓ） １１ｂ，１２ｂ，１６ バンドパスフィルタ（ＢＰＦ） １４ ミキサ １８ １／２分周器 ２０ 位相比較器 ３０ ループフィルタ ４０ 電圧制御発振器（ＶＣＯ） ５０ 分周器 ６０ 設定制御演算部 ８３ 信号切替手段 １００ ＰＬＬ発振部 ２００ 基準周波数発生部
Claims (5)
- 【請求項１】 基準クロックｆclkを用いてダイレクト
ディジタルシンセサイザ（ＤＤＳ）方式で基準となる基
準周波数信号ｆrefを発生し、ＰＬＬ発振回路の位相比
較器の一方の入力端に該基準周波数信号ｆrefを受けて
所定の周波数範囲を発生する周波数シンセサイザにおい
て、 ＰＬＬループのループフィルタの帯域周波数をループフ
ィルタ帯域周波数ｆbwとしたとき、該ＤＤＳ側から発生
する基準周波数信号ｆrefとスプリアス周波数ｆspの周
波数差が、少なくとも該ループフィルタ帯域周波数ｆbw
以上になるスプリアス周波数を移動するスプリアス周波
数移動手段と、 発生する基準周波数信号ｆrefの周波数設定データを受
けたとき、該ＤＤＳ側から発生する基準周波数信号ｆre
f内に含まれるスプリアス周波数ｆspの周波数値を予め
演算して求め、求めたスプリアス周波数ｆspの中でルー
プフィルタ帯域周波数ｆbw以内となるスプリアス成分が
存在するときは、該スプリアス周波数移動手段を制御し
てスプリアス成分がループフィルタ帯域周波数ｆbw以外
に移動制御する設定制御手段と、 を具備していることを特徴とする周波数シンセサイザ。 - 【請求項２】 スプリアス周波数移動手段は、基準クロ
ックと、第１のダイレクトディジタルシンセサイザ（Ｄ
ＤＳ）と第１のバンドパスフィルタ（ＢＰＦ）と、第２
のＤＤＳと第２のＢＰＦと、ミキサと、バンドパスフィ
ルタ（ＢＰＦ）とを備え、 第１のＢＰＦ及び第２のＢＰＦは対応するＤＤＳから出
力される周波数信号の中で、基準クロックｆclk成分を
含む高域周波数成分を除去して出力し、 上記第１のＤＤＳが発生する第１基準周波数信号ｆ１
は、設定制御手段で制御される演算係数をａ（ここでａ
は１＜ａ＜２の範囲で変更可能なパラメータ）としたと
き、ｆ１＝ａ×ｆrefの周波数を発生し、上記第２のＤ
ＤＳが発生する第２基準周波数信号ｆ２は、ｆ２＝（２
−ａ）×ｆrefの周波数を発生し、 上記ミキサは該第１基準周波数信号ｆ１と第２基準周波
数信号ｆ２とを乗算した周波数信号を出力し、 上記ＢＰＦは該ミキサから出力される周波数信号の中で
和の周波数成分、即ちｆ１＋ｆ２＝２×ｆrefを通過し
て出力することを特徴とする請求項１記載の周波数シン
セサイザ。 - 【請求項３】 スプリアス周波数移動手段は、基準クロ
ックと、第１のダイレクトディジタルシンセサイザ（Ｄ
ＤＳ）と第１のバンドパスフィルタ（ＢＰＦ）と、第２
のＤＤＳと第２のＢＰＦと、ミキサと、バンドパスフィ
ルタ（ＢＰＦ）とを備え、 第１のＢＰＦ及び第２のＢＰＦは対応するＤＤＳから出
力される周波数信号の中で、基準クロックｆclk成分や
折り返しイメージ信号を含む高域周波数成分を除去して
出力し、 上記第１のＤＤＳが発生する第１基準周波数信号ｆ１
は、設定制御手段に基づいて制御される演算係数をａ
（ここでａは１＜ａ＜２の範囲で変更可能なパラメー
タ）としたとき、ｆ１＝（ａ×ｆref）／２の周波数を
発生し、上記第２のＤＤＳが発生する第２基準周波数信
号ｆ２は、ｆ２＝｛（２−ａ）×ｆref｝／２の周波数
を発生し、 上記ミキサは該第１基準周波数信号ｆ１と第２基準周波
数信号ｆ２とを乗算した周波数信号を出力し、 上記ＢＰＦは該ミキサから出力される周波数信号の中で
和の周波数成分、即ちｆ１＋ｆ２＝ｆrefを通過して出
力した基準周波数信号ｆrefを出力することを特徴とす
る請求項１記載の周波数シンセサイザ。 - 【請求項４】 複数系統の基準クロックが適用可能な場
合におけるスプリアス周波数移動手段は、第１の基準ク
ロックと第２の基準クロックと、信号切替手段８３と、
第１のＤＤＳと第１のＢＰＦとを備え、 第１のＢＰＦはＤＤＳから出力される周波数信号の中
で、基準クロックｆclk成分を含む高域周波数成分を除
去して基準周波数信号ｆrefとして出力し、 第１の基準クロックと第２の基準クロックとが供給する
両クロック周波数の周波数差は少なくともループフィル
タ帯域周波数ｆbwシフトした周波数関係とし、 該第１のＤＤＳが受けて用いる基準クロックは、上記両
クロック周波数の何れかを、設定制御手段に基づいて切
替制御される上記信号切替手段を介して受けることを特
徴とする請求項１記載の周波数シンセサイザ。 - 【請求項５】 設定制御手段はＤＤＳが使用する基準ク
ロックｆclkと、ＤＤＳが発生出力する基準周波数信号
ｆrefとにおいて、高調波の次数をＰとしたとき、差周
波数Δｆ＝ｆclk−Ｐ×ｆrefの値と基準周波数信号ｆre
fの差が、少なくともＰＬＬループのループフィルタ帯
域周波数ｆbwの領域外となる設定条件に制御することを
特徴とする請求項１、２、３、又は４記載の周波数シン
セサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11190915A JP2000332539A (ja) | 1999-01-01 | 1999-07-05 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11190915A JP2000332539A (ja) | 1999-01-01 | 1999-07-05 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332539A true JP2000332539A (ja) | 2000-11-30 |
Family
ID=16265832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11190915A Withdrawn JP2000332539A (ja) | 1999-01-01 | 1999-07-05 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000332539A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007295066A (ja) * | 2006-04-21 | 2007-11-08 | Renesas Technology Corp | 周波数ホッピング通信用ｉｃ |
| JP2010524406A (ja) * | 2007-04-12 | 2010-07-15 | テラダイン、 インコーポレイテッド | コスト的に有効な低ノイズの単一ループシンセサイザー |
| CN102651649A (zh) * | 2012-03-14 | 2012-08-29 | 北京航空航天大学 | 一种低相噪的微波宽带频率合成器设计方法 |
| JP2015180885A (ja) * | 2004-08-26 | 2015-10-15 | ハネウェル・インターナショナル・インコーポレーテッド | レーダ高度計 |
| WO2016056389A1 (ja) * | 2014-10-08 | 2016-04-14 | 日本電波工業株式会社 | 周波数シンセサイザ |
| JP2017005550A (ja) * | 2015-06-12 | 2017-01-05 | 三菱電機株式会社 | 信号発生器 |
| CN106797218A (zh) * | 2014-10-08 | 2017-05-31 | 日本电波工业株式会社 | 频率合成器 |
| CN115085818A (zh) * | 2022-06-10 | 2022-09-20 | 中国科学院精密测量科学与技术创新研究院 | 一种用于激光器调制的零谐波宽频可调输出的射频信号源 |
-
1999
- 1999-07-05 JP JP11190915A patent/JP2000332539A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015180885A (ja) * | 2004-08-26 | 2015-10-15 | ハネウェル・インターナショナル・インコーポレーテッド | レーダ高度計 |
| JP2007295066A (ja) * | 2006-04-21 | 2007-11-08 | Renesas Technology Corp | 周波数ホッピング通信用ｉｃ |
| US7805123B2 (en) | 2006-04-21 | 2010-09-28 | Renesas Technology Corp. | RF transceiver using hopping frequency synthesizer |
| JP2010524406A (ja) * | 2007-04-12 | 2010-07-15 | テラダイン、 インコーポレイテッド | コスト的に有効な低ノイズの単一ループシンセサイザー |
| CN102651649A (zh) * | 2012-03-14 | 2012-08-29 | 北京航空航天大学 | 一种低相噪的微波宽带频率合成器设计方法 |
| WO2016056389A1 (ja) * | 2014-10-08 | 2016-04-14 | 日本電波工業株式会社 | 周波数シンセサイザ |
| CN106797218A (zh) * | 2014-10-08 | 2017-05-31 | 日本电波工业株式会社 | 频率合成器 |
| US10153776B2 (en) | 2014-10-08 | 2018-12-11 | Nihon Dempa Kogyo Co., Ltd. | Frequency synthesizer |
| JP2017005550A (ja) * | 2015-06-12 | 2017-01-05 | 三菱電機株式会社 | 信号発生器 |
| CN115085818A (zh) * | 2022-06-10 | 2022-09-20 | 中国科学院精密测量科学与技术创新研究院 | 一种用于激光器调制的零谐波宽频可调输出的射频信号源 |
| CN115085818B (zh) * | 2022-06-10 | 2024-02-09 | 中国科学院精密测量科学与技术创新研究院 | 一种用于激光器调制的零谐波宽频可调输出的射频信号源 |
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