JP2004349735A - 信号処理装置 - Google Patents
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- 238000006073 displacement reaction Methods 0.000 claims abstract description 8
- 230000010363 phase shift Effects 0.000 claims description 3
- 230000010355 oscillation Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
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Abstract
【課題】ＰＬＬ回路における位相比較器の位相雑音を低減するための簡易な構成を提供する。
【解決手段】入力信号の電圧に応じて、出力信号の周波数を制御する電圧制御発振器（ＶＣＯ）１０と、出力信号を１／２分周して２個の出力分周信号を出力するループ内分周器２０と、出力分周信号の位相が３６０°／２＝１８０°ずつ異なるようにするループ内位相変位部２２と、基準信号を１／２分周して２個の基準分周信号を出力する基準分周器４０と、基準分周信号の位相が１８０°ずつ異なるようにする基準位相変位部４２と、位相が１８０°ずつ異なった出力分周信号のそれぞれと、位相が１８０°ずつ異なった基準分周信号のそれぞれとの位相差に応じた信号を出力する複数の位相比較器５０ａ、ｂと、位相比較器５０ａ、ｂの出力の総和をとる加算器６０と、加算器６０の出力の低周波成分を通過させて電圧制御発振器１０に与えるローパスフィルタ７０とを備える。
【選択図】 図１
【解決手段】入力信号の電圧に応じて、出力信号の周波数を制御する電圧制御発振器（ＶＣＯ）１０と、出力信号を１／２分周して２個の出力分周信号を出力するループ内分周器２０と、出力分周信号の位相が３６０°／２＝１８０°ずつ異なるようにするループ内位相変位部２２と、基準信号を１／２分周して２個の基準分周信号を出力する基準分周器４０と、基準分周信号の位相が１８０°ずつ異なるようにする基準位相変位部４２と、位相が１８０°ずつ異なった出力分周信号のそれぞれと、位相が１８０°ずつ異なった基準分周信号のそれぞれとの位相差に応じた信号を出力する複数の位相比較器５０ａ、ｂと、位相比較器５０ａ、ｂの出力の総和をとる加算器６０と、加算器６０の出力の低周波成分を通過させて電圧制御発振器１０に与えるローパスフィルタ７０とを備える。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明はＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路における位相比較器の雑音の低減に関する。
【０００２】
【従来の技術】
従来より、周波数逓倍器等にＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路が使用されている。ＰＬＬ回路は、参照発振器と、位相比較器とを有している。ＰＬＬ回路のループ帯域内では、参照発振器の位相雑音と、位相比較器の位相雑音とが、ＰＬＬ回路の位相雑音の主な要因となる。ここで、参照発振器には、水晶発振器等の位相雑音の小さい発振器を使用することが多い。したがって、ＰＬＬ回路の位相雑音は、主に位相比較器の位相雑音により生ずる。
【０００３】
ここで、位相比較器の位相雑音を低減するための技術が特許文献１に提案されている。すなわち、電圧制御発振器（ＶＣＯ）の出力を分周する分周器と、分周器と基準信号との位相を比較する位相比較器との組を複数組設ける。そして、複数の位相比較器の総和をとると、位相比較器のノイズの成分は互いに打ち消しあう。よって、位相比較器の位相雑音を低減できる。
【０００４】
【特許文献１】
米国特許第６５０９８００号明細書（第７欄、５９〜６２行、第１１欄、５６〜６０行、図４）
【発明が解決しようとする課題】
しかしながら、上記のような技術によれば、分周器を複数、すなわち位相比較器の個数だけ使用しなければならない。よって、回路規模、コストおよび消費電力が増大してしまう。
【０００５】
そこで、本発明は、ＰＬＬ回路における位相比較器の位相雑音を低減するための簡易な構成を提供することを課題とする。
【０００６】
【課題を解決するための手段】
請求項１に記載の発明は、入力信号の電圧に応じて、出力信号の周波数を制御する電圧制御発振手段と、出力信号を１／Ｍ分周（ただし、Ｍは２以上の整数）してＭ個の出力分周信号を出力するループ内分周手段と、出力分周信号の位相が３６０°／Ｍずつ異なるようにするループ内位相変位手段と、基準信号を１／Ｍ分周してＭ個の基準分周信号を出力する基準分周手段と、基準分周信号の位相が３６０°／Ｍずつ異なるようにする基準位相変位手段と、位相が３６０°／Ｍずつ異なった出力分周信号のそれぞれと、位相が３６０°／Ｍずつ異なった基準分周信号のそれぞれとの位相差に応じた信号を出力する複数の位相比較手段と、位相比較手段の出力の総和をとる総和手段と、総和手段の出力の低周波成分を通過させて電圧制御発振手段に与えるローパスフィルタとを備えるように構成される。
【０００７】
上記のように構成された発明によれば、電圧制御発振手段は、入力信号の電圧に応じて、出力信号の周波数を制御する。ループ内分周手段は、出力信号を１／Ｍ分周（ただし、Ｍは２以上の整数）してＭ個の出力分周信号を出力する。ループ内位相変位手段は、出力分周信号の位相が３６０°／Ｍずつ異なるようにする。基準分周手段は、基準信号を１／Ｍ分周してＭ個の基準分周信号を出力する。基準位相変位手段は、基準分周信号の位相が３６０°／Ｍずつ異なるようにする。複数の位相比較手段は、位相が３６０°／Ｍずつ異なった出力分周信号のそれぞれと、位相が３６０°／Ｍずつ異なった基準分周信号のそれぞれとの位相差に応じた信号を出力する。総和手段は、位相比較手段の出力の総和をとる。ローパスフィルタは、総和手段の出力の低周波成分を通過させて電圧制御発振手段に与える。
【０００８】
請求項２に記載の発明は、請求項１に記載の発明であって、Ｍは２の整数乗であるように構成される。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照しながら説明する。
【００１０】
図１は、本発明の実施形態にかかるＰＬＬ回路１の構成を示すブロック図である。ＰＬＬ回路１は、電圧制御発振器（ＶＣＯ）１０、分周器１２、ループ内分周器２０、ループ内位相変位部２２、基準信号発振器３０、分周器３２、基準分周器４０、基準位相変位部４２、位相比較器５０ａ、５０ｂ、加算器（総和手段）６０、ループフィルタ７０を備える。
【００１１】
電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）１０は、入力信号の電圧に応じて、出力信号の周波数ｆｏｕｔを制御する。
【００１２】
分周器１２は、出力信号の周波数を１／Ｎに分周する。ただし、Ｎは２以上の整数である。なお、分周器１２に分数分周器を付加してもよい。
【００１３】
ループ内分周器２０は、出力信号を分周器１２を介して受け、１／２に分周し、２個の出力分周信号を出力する。
【００１４】
ループ内位相変位部２２は、２個の出力分周信号の位相を、３６０°／２＝１８０°ずつ異なるようにする。例えば、図１に示すように、２個の出力分周信号の内の一つの信号の位相を１８０°ずらせばよい。
【００１５】
基準信号発振器３０は、所定の周波数ｆｒｅｆの基準信号を出力する。
【００１６】
分周器３２は基準信号の周波数を１／Ｒに分周する。ただし、Ｒは２以上の整数である。なお、分周器３２に分数分周器を付加してもよい。
【００１７】
基準分周器４０は、基準信号を分周器３２を介して受け、１／２に分周し、２個の基準分周信号を出力する。
【００１８】
基準位相変位部４２は、２個の基準分周信号の位相を、３６０°／２＝１８０°ずつ異なるようにする。例えば、図１に示すように、２個の基準分周信号の内の一つの信号の位相を１８０°ずらせばよい。
【００１９】
位相比較器５０ａ、５０ｂは、位相が１８０°ずつ異なった出力分周信号のそれぞれと、位相が１８０°ずつ異なった基準分周信号のそれぞれとの位相差に応じた信号を出力する。すなわち、位相比較器５０ａは、ループ内分周器２０から出力された出力分周信号と、基準分周器４０から出力された基準分周信号との位相差に応じた信号を出力する。位相比較器５０ｂは、ループ内分周器２０から出力され、ループ内位相変位部２２により位相が１８０°変位した出力分周信号と、基準分周器４０から出力され、基準位相変位部４２により位相が１８０°変位したた基準分周信号との位相差に応じた信号を出力する。
【００２０】
加算器（総和手段）６０は、位相比較器５０ａの出力および位相比較器５０ｂの出力の総和を出力する。
【００２１】
ループフィルタ７０は、加算器６０の出力の低周波成分を通過させて電圧制御発振器１０に与える。
【００２２】
次に、本発明の実施形態の動作を説明する。
【００２３】
電圧制御発振器１０は、周波数ｆｏｕｔの出力信号を出力する。出力信号は、分周器１２により１／Ｎに分周されて周波数ｆｏｕｔ／Ｎとなり、ループ内分周器２０に与えられる。ループ内分周器２０は、周波数ｆｏｕｔ／Ｎとなった出力信号を、１／２に分周し、２個の出力分周信号を出力する。出力分周信号の内の１個は、そのまま位相比較器５０ａに与えられる。出力分周信号の内の他の１個は、ループ内位相変位部２２により位相が１８０°変化してから、位相比較器５０ｂに与えられる。
【００２４】
また、基準信号発振器３０は、所定の周波数ｆｒｅｆの基準信号を出力する。出力信号は、分周器３２により１／Ｒに分周されて周波数ｆｒｅｆ／Ｒとなり、基準分周器４０に与えられる。基準分周器４０は、周波数ｆｒｅｆ／Ｒとなった基準信号を、１／２に分周し、２個の基準分周信号を出力する。基準分周信号の内の１個は、そのまま位相比較器５０ａに与えられる。基準分周信号の内の他の１個は、基準位相変位部４２により位相が１８０°変化してから、位相比較器５０ｂに与えられる。
【００２５】
位相比較器５０ａ、５０ｂは、それぞれ、入力された信号の位相差に応じた信号を出力する。これらの出力の総和が加算器６０によりとられる。加算器６０の出力の低周波成分が、ループフィルタ７０を通過し、電圧制御発振器１０に与えられる。
【００２６】
本発明の実施形態によれば、上記のようにして、フィードバックループが組まれているので、ｆｏｕｔ＝ｆｒｅｆ×２Ｎ／２Ｒ＝ｆｒｅｆ×Ｎ／Ｒとなる。Ｎ、Ｒを適宜に設定することで、ｆｏｕｔを所望の周波数とすることができる。
【００２７】
ここで、ループ帯域内の位相雑音のｆｒｅｆの項は、基準分周器４０の存在により、１０ｌｏｇ（ｆｒｅｆ／２Ｒ）となる。また、ループ内分周器２０により位相雑音が２倍増加する分は、位相比較器を２個（位相比較器５０ａ、５０ｂ）使用することにより位相雑音が１／２倍になるため、相殺される。一方、通常のＰＬＬ回路には、基準分周器４０、ループ内分周器２０および位相比較器５０ｂが無いので、ループ帯域内の位相雑音のｆｒｅｆの項は、１０ｌｏｇ（ｆｒｅｆ／Ｒ）となる。よって、基準分周器４０、ループ内分周器２０および位相比較器５０ｂの存在により、位相雑音が１０ｌｏｇ（ｆｒｅｆ／２Ｒ）−１０ｌｏｇ（ｆｒｅｆ／Ｒ）＝１０ｌｏｇ（１／２）＝−３［ｄＢ］増える。すなわち、位相雑音が３［ｄＢ］減少する。
【００２８】
本発明の実施形態によれば、このように位相雑音が減少するにもかかわらず、分周器１２が一個ですむという長所がある。従来技術で挙げた特許文献１に記載の技術を本発明の実施形態に適用すれば、分周器１２が位相比較器５０ａ、５０ｂの個数と同じく二個必要とされるのに比べ、回路規模、コストおよび消費電力の節約につながる。
【００２９】
なお、本発明の実施形態においては、基準分周器４０として、１／２分周器を使用している。しかし、基準分周器４０としては１／Ｍ分周器（ただし、Ｍは２以上の整数）を使用できる。例えば、Ｍ＝２ｎ（ただし、ｎは２以上の整数）としてもよい。図２に、Ｍ＝２２＝４としたときのＰＬＬ回路１の構成を示す。
【００３０】
図２に示すように、基準分周器４０としては１／４分周器を使用してもよい。この場合、ループ内分周器２０もまた１／４分周器とする。基準分周器４０は４個の基準分周信号を出力し、ループ内分周器２０もまた４個の出力分周信号を出力する。４個の基準分周信号は、基準位相変位部４２ａ、ｂ、ｃにより、位相が、３６０°／４＝９０°ずつ異なるようにされる。４個の出力分周信号もまた、ループ内位相変位部２２ａ、ｂ、ｃにより、位相が、３６０°／４＝９０°ずつ異なるようにされる。そして、位相比較器５０ａ、５０ｂ、５０ｃ、５０ｄが、４個の基準分周信号と４個の出力分周信号との位相差に応じた信号を出力し、加算器６０により総和がとられる。
【００３１】
図２の例においては、ループ帯域内の位相雑音のｆｒｅｆの項が、基準分周器４０の存在により、１０ｌｏｇ（ｆｒｅｆ／４Ｒ）となる。また、ループ内分周器２０により位相雑音が４倍増加する分は、位相比較器を４個（位相比較器５０ａ、５０ｂ、５０ｃ、５０ｄ）使用することにより位相雑音が１／４倍になるため、相殺される。一方、通常のＰＬＬ回路には、基準分周器４０、ループ内分周器２０および位相比較器５０ｂ、５０ｃ、５０ｄが無いので、ループ帯域内の位相雑音のｆｒｅｆの項は、１０ｌｏｇ（ｆｒｅｆ／Ｒ）となる。よって、基準分周器４０、ループ内分周器２０および位相比較器５０ｂ、５０ｃ、５０ｄの存在により、位相雑音が１０ｌｏｇ（ｆｒｅｆ／４Ｒ）−１０ｌｏｇ（ｆｒｅｆ／Ｒ）＝１０ｌｏｇ（１／４）＝−６［ｄＢ］増える。すなわち、位相雑音が６［ｄＢ］減少する。このように、１０ｌｏｇＭ［ｄＢ］だけ位相雑音が減少する。
【００３２】
しかも、このように位相雑音が減少するにもかかわらず、分周器１２が一個ですむという長所がある。従来技術で挙げた特許文献１に記載の技術を本発明の実施形態の変形例に適用すれば、分周器１２が位相比較器５０ａ、５０ｂ、５０ｃ、５０ｄの個数と同じく四個必要とされるのに比べ、回路規模、コストおよび消費電力の節約につながる。
【図面の簡単な説明】
【図１】本発明の実施形態にかかるＰＬＬ回路１の構成を示すブロック図である。
【図２】本発明の実施形態の変形例にかかるＰＬＬ回路１の構成を示すブロック図である。
【符号の説明】
１ ＰＬＬ回路
１０ 電圧制御発振器（ＶＣＯ）
１２ 分周器
２０ ループ内分周器
２２、２２ａ、ｂ、ｃ ループ内位相変位部
３０ 基準信号発振器
３２ 分周器
４０ 基準分周器
４２、４２ａ、ｂ、ｃ 基準位相変位部
５０ａ、５０ｂ、５０ｃ、５０ｄ 位相比較器
６０ 加算器（総和手段）
７０ ループフィルタ
【発明の属する技術分野】
本発明はＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路における位相比較器の雑音の低減に関する。
【０００２】
【従来の技術】
従来より、周波数逓倍器等にＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路が使用されている。ＰＬＬ回路は、参照発振器と、位相比較器とを有している。ＰＬＬ回路のループ帯域内では、参照発振器の位相雑音と、位相比較器の位相雑音とが、ＰＬＬ回路の位相雑音の主な要因となる。ここで、参照発振器には、水晶発振器等の位相雑音の小さい発振器を使用することが多い。したがって、ＰＬＬ回路の位相雑音は、主に位相比較器の位相雑音により生ずる。
【０００３】
ここで、位相比較器の位相雑音を低減するための技術が特許文献１に提案されている。すなわち、電圧制御発振器（ＶＣＯ）の出力を分周する分周器と、分周器と基準信号との位相を比較する位相比較器との組を複数組設ける。そして、複数の位相比較器の総和をとると、位相比較器のノイズの成分は互いに打ち消しあう。よって、位相比較器の位相雑音を低減できる。
【０００４】
【特許文献１】
米国特許第６５０９８００号明細書（第７欄、５９〜６２行、第１１欄、５６〜６０行、図４）
【発明が解決しようとする課題】
しかしながら、上記のような技術によれば、分周器を複数、すなわち位相比較器の個数だけ使用しなければならない。よって、回路規模、コストおよび消費電力が増大してしまう。
【０００５】
そこで、本発明は、ＰＬＬ回路における位相比較器の位相雑音を低減するための簡易な構成を提供することを課題とする。
【０００６】
【課題を解決するための手段】
請求項１に記載の発明は、入力信号の電圧に応じて、出力信号の周波数を制御する電圧制御発振手段と、出力信号を１／Ｍ分周（ただし、Ｍは２以上の整数）してＭ個の出力分周信号を出力するループ内分周手段と、出力分周信号の位相が３６０°／Ｍずつ異なるようにするループ内位相変位手段と、基準信号を１／Ｍ分周してＭ個の基準分周信号を出力する基準分周手段と、基準分周信号の位相が３６０°／Ｍずつ異なるようにする基準位相変位手段と、位相が３６０°／Ｍずつ異なった出力分周信号のそれぞれと、位相が３６０°／Ｍずつ異なった基準分周信号のそれぞれとの位相差に応じた信号を出力する複数の位相比較手段と、位相比較手段の出力の総和をとる総和手段と、総和手段の出力の低周波成分を通過させて電圧制御発振手段に与えるローパスフィルタとを備えるように構成される。
【０００７】
上記のように構成された発明によれば、電圧制御発振手段は、入力信号の電圧に応じて、出力信号の周波数を制御する。ループ内分周手段は、出力信号を１／Ｍ分周（ただし、Ｍは２以上の整数）してＭ個の出力分周信号を出力する。ループ内位相変位手段は、出力分周信号の位相が３６０°／Ｍずつ異なるようにする。基準分周手段は、基準信号を１／Ｍ分周してＭ個の基準分周信号を出力する。基準位相変位手段は、基準分周信号の位相が３６０°／Ｍずつ異なるようにする。複数の位相比較手段は、位相が３６０°／Ｍずつ異なった出力分周信号のそれぞれと、位相が３６０°／Ｍずつ異なった基準分周信号のそれぞれとの位相差に応じた信号を出力する。総和手段は、位相比較手段の出力の総和をとる。ローパスフィルタは、総和手段の出力の低周波成分を通過させて電圧制御発振手段に与える。
【０００８】
請求項２に記載の発明は、請求項１に記載の発明であって、Ｍは２の整数乗であるように構成される。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照しながら説明する。
【００１０】
図１は、本発明の実施形態にかかるＰＬＬ回路１の構成を示すブロック図である。ＰＬＬ回路１は、電圧制御発振器（ＶＣＯ）１０、分周器１２、ループ内分周器２０、ループ内位相変位部２２、基準信号発振器３０、分周器３２、基準分周器４０、基準位相変位部４２、位相比較器５０ａ、５０ｂ、加算器（総和手段）６０、ループフィルタ７０を備える。
【００１１】
電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）１０は、入力信号の電圧に応じて、出力信号の周波数ｆｏｕｔを制御する。
【００１２】
分周器１２は、出力信号の周波数を１／Ｎに分周する。ただし、Ｎは２以上の整数である。なお、分周器１２に分数分周器を付加してもよい。
【００１３】
ループ内分周器２０は、出力信号を分周器１２を介して受け、１／２に分周し、２個の出力分周信号を出力する。
【００１４】
ループ内位相変位部２２は、２個の出力分周信号の位相を、３６０°／２＝１８０°ずつ異なるようにする。例えば、図１に示すように、２個の出力分周信号の内の一つの信号の位相を１８０°ずらせばよい。
【００１５】
基準信号発振器３０は、所定の周波数ｆｒｅｆの基準信号を出力する。
【００１６】
分周器３２は基準信号の周波数を１／Ｒに分周する。ただし、Ｒは２以上の整数である。なお、分周器３２に分数分周器を付加してもよい。
【００１７】
基準分周器４０は、基準信号を分周器３２を介して受け、１／２に分周し、２個の基準分周信号を出力する。
【００１８】
基準位相変位部４２は、２個の基準分周信号の位相を、３６０°／２＝１８０°ずつ異なるようにする。例えば、図１に示すように、２個の基準分周信号の内の一つの信号の位相を１８０°ずらせばよい。
【００１９】
位相比較器５０ａ、５０ｂは、位相が１８０°ずつ異なった出力分周信号のそれぞれと、位相が１８０°ずつ異なった基準分周信号のそれぞれとの位相差に応じた信号を出力する。すなわち、位相比較器５０ａは、ループ内分周器２０から出力された出力分周信号と、基準分周器４０から出力された基準分周信号との位相差に応じた信号を出力する。位相比較器５０ｂは、ループ内分周器２０から出力され、ループ内位相変位部２２により位相が１８０°変位した出力分周信号と、基準分周器４０から出力され、基準位相変位部４２により位相が１８０°変位したた基準分周信号との位相差に応じた信号を出力する。
【００２０】
加算器（総和手段）６０は、位相比較器５０ａの出力および位相比較器５０ｂの出力の総和を出力する。
【００２１】
ループフィルタ７０は、加算器６０の出力の低周波成分を通過させて電圧制御発振器１０に与える。
【００２２】
次に、本発明の実施形態の動作を説明する。
【００２３】
電圧制御発振器１０は、周波数ｆｏｕｔの出力信号を出力する。出力信号は、分周器１２により１／Ｎに分周されて周波数ｆｏｕｔ／Ｎとなり、ループ内分周器２０に与えられる。ループ内分周器２０は、周波数ｆｏｕｔ／Ｎとなった出力信号を、１／２に分周し、２個の出力分周信号を出力する。出力分周信号の内の１個は、そのまま位相比較器５０ａに与えられる。出力分周信号の内の他の１個は、ループ内位相変位部２２により位相が１８０°変化してから、位相比較器５０ｂに与えられる。
【００２４】
また、基準信号発振器３０は、所定の周波数ｆｒｅｆの基準信号を出力する。出力信号は、分周器３２により１／Ｒに分周されて周波数ｆｒｅｆ／Ｒとなり、基準分周器４０に与えられる。基準分周器４０は、周波数ｆｒｅｆ／Ｒとなった基準信号を、１／２に分周し、２個の基準分周信号を出力する。基準分周信号の内の１個は、そのまま位相比較器５０ａに与えられる。基準分周信号の内の他の１個は、基準位相変位部４２により位相が１８０°変化してから、位相比較器５０ｂに与えられる。
【００２５】
位相比較器５０ａ、５０ｂは、それぞれ、入力された信号の位相差に応じた信号を出力する。これらの出力の総和が加算器６０によりとられる。加算器６０の出力の低周波成分が、ループフィルタ７０を通過し、電圧制御発振器１０に与えられる。
【００２６】
本発明の実施形態によれば、上記のようにして、フィードバックループが組まれているので、ｆｏｕｔ＝ｆｒｅｆ×２Ｎ／２Ｒ＝ｆｒｅｆ×Ｎ／Ｒとなる。Ｎ、Ｒを適宜に設定することで、ｆｏｕｔを所望の周波数とすることができる。
【００２７】
ここで、ループ帯域内の位相雑音のｆｒｅｆの項は、基準分周器４０の存在により、１０ｌｏｇ（ｆｒｅｆ／２Ｒ）となる。また、ループ内分周器２０により位相雑音が２倍増加する分は、位相比較器を２個（位相比較器５０ａ、５０ｂ）使用することにより位相雑音が１／２倍になるため、相殺される。一方、通常のＰＬＬ回路には、基準分周器４０、ループ内分周器２０および位相比較器５０ｂが無いので、ループ帯域内の位相雑音のｆｒｅｆの項は、１０ｌｏｇ（ｆｒｅｆ／Ｒ）となる。よって、基準分周器４０、ループ内分周器２０および位相比較器５０ｂの存在により、位相雑音が１０ｌｏｇ（ｆｒｅｆ／２Ｒ）−１０ｌｏｇ（ｆｒｅｆ／Ｒ）＝１０ｌｏｇ（１／２）＝−３［ｄＢ］増える。すなわち、位相雑音が３［ｄＢ］減少する。
【００２８】
本発明の実施形態によれば、このように位相雑音が減少するにもかかわらず、分周器１２が一個ですむという長所がある。従来技術で挙げた特許文献１に記載の技術を本発明の実施形態に適用すれば、分周器１２が位相比較器５０ａ、５０ｂの個数と同じく二個必要とされるのに比べ、回路規模、コストおよび消費電力の節約につながる。
【００２９】
なお、本発明の実施形態においては、基準分周器４０として、１／２分周器を使用している。しかし、基準分周器４０としては１／Ｍ分周器（ただし、Ｍは２以上の整数）を使用できる。例えば、Ｍ＝２ｎ（ただし、ｎは２以上の整数）としてもよい。図２に、Ｍ＝２２＝４としたときのＰＬＬ回路１の構成を示す。
【００３０】
図２に示すように、基準分周器４０としては１／４分周器を使用してもよい。この場合、ループ内分周器２０もまた１／４分周器とする。基準分周器４０は４個の基準分周信号を出力し、ループ内分周器２０もまた４個の出力分周信号を出力する。４個の基準分周信号は、基準位相変位部４２ａ、ｂ、ｃにより、位相が、３６０°／４＝９０°ずつ異なるようにされる。４個の出力分周信号もまた、ループ内位相変位部２２ａ、ｂ、ｃにより、位相が、３６０°／４＝９０°ずつ異なるようにされる。そして、位相比較器５０ａ、５０ｂ、５０ｃ、５０ｄが、４個の基準分周信号と４個の出力分周信号との位相差に応じた信号を出力し、加算器６０により総和がとられる。
【００３１】
図２の例においては、ループ帯域内の位相雑音のｆｒｅｆの項が、基準分周器４０の存在により、１０ｌｏｇ（ｆｒｅｆ／４Ｒ）となる。また、ループ内分周器２０により位相雑音が４倍増加する分は、位相比較器を４個（位相比較器５０ａ、５０ｂ、５０ｃ、５０ｄ）使用することにより位相雑音が１／４倍になるため、相殺される。一方、通常のＰＬＬ回路には、基準分周器４０、ループ内分周器２０および位相比較器５０ｂ、５０ｃ、５０ｄが無いので、ループ帯域内の位相雑音のｆｒｅｆの項は、１０ｌｏｇ（ｆｒｅｆ／Ｒ）となる。よって、基準分周器４０、ループ内分周器２０および位相比較器５０ｂ、５０ｃ、５０ｄの存在により、位相雑音が１０ｌｏｇ（ｆｒｅｆ／４Ｒ）−１０ｌｏｇ（ｆｒｅｆ／Ｒ）＝１０ｌｏｇ（１／４）＝−６［ｄＢ］増える。すなわち、位相雑音が６［ｄＢ］減少する。このように、１０ｌｏｇＭ［ｄＢ］だけ位相雑音が減少する。
【００３２】
しかも、このように位相雑音が減少するにもかかわらず、分周器１２が一個ですむという長所がある。従来技術で挙げた特許文献１に記載の技術を本発明の実施形態の変形例に適用すれば、分周器１２が位相比較器５０ａ、５０ｂ、５０ｃ、５０ｄの個数と同じく四個必要とされるのに比べ、回路規模、コストおよび消費電力の節約につながる。
【図面の簡単な説明】
【図１】本発明の実施形態にかかるＰＬＬ回路１の構成を示すブロック図である。
【図２】本発明の実施形態の変形例にかかるＰＬＬ回路１の構成を示すブロック図である。
【符号の説明】
１ ＰＬＬ回路
１０ 電圧制御発振器（ＶＣＯ）
１２ 分周器
２０ ループ内分周器
２２、２２ａ、ｂ、ｃ ループ内位相変位部
３０ 基準信号発振器
３２ 分周器
４０ 基準分周器
４２、４２ａ、ｂ、ｃ 基準位相変位部
５０ａ、５０ｂ、５０ｃ、５０ｄ 位相比較器
６０ 加算器（総和手段）
７０ ループフィルタ
Claims (2)
- 入力信号の電圧に応じて、出力信号の周波数を制御する電圧制御発振手段と、前記出力信号を１／Ｍ分周（ただし、Ｍは２以上の整数）してＭ個の出力分周信号を出力するループ内分周手段と、
前記出力分周信号の位相が３６０°／Ｍずつ異なるようにするループ内位相変位手段と、
基準信号を１／Ｍ分周してＭ個の基準分周信号を出力する基準分周手段と、
前記基準分周信号の位相が３６０°／Ｍずつ異なるようにする基準位相変位手段と、
位相が３６０°／Ｍずつ異なった出力分周信号のそれぞれと、位相が３６０°／Ｍずつ異なった基準分周信号のそれぞれとの位相差に応じた信号を出力する複数の位相比較手段と、
前記位相比較手段の出力の総和をとる総和手段と、
前記総和手段の出力の低周波成分を通過させて前記電圧制御発振手段に与えるローパスフィルタと、
を備えた信号処理装置。 - 請求項１に記載の信号処理装置であって、
前記Ｍは２の整数乗である、
信号処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003129846A JP2004349735A (ja) | 2003-05-08 | 2003-05-08 | 信号処理装置 |
| DE112004000777T DE112004000777T5 (de) | 2003-05-08 | 2004-04-27 | PLL-Schaltkreis |
| PCT/JP2004/006082 WO2004100379A1 (ja) | 2003-05-08 | 2004-04-27 | Pll回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003129846A JP2004349735A (ja) | 2003-05-08 | 2003-05-08 | 信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004349735A true JP2004349735A (ja) | 2004-12-09 |
Family
ID=33432088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003129846A Pending JP2004349735A (ja) | 2003-05-08 | 2003-05-08 | 信号処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2004349735A (ja) |
| DE (1) | DE112004000777T5 (ja) |
| WO (1) | WO2004100379A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011119903A (ja) * | 2009-12-02 | 2011-06-16 | Mitsubishi Electric Corp | Ｐｌｌ回路 |
| CN115825560A (zh) * | 2023-02-17 | 2023-03-21 | 青岛鼎信通讯股份有限公司 | 一种基于频率跟踪技术的低压电网智能核相装置及方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133420A (ja) * | 1987-11-18 | 1989-05-25 | Victor Co Of Japan Ltd | フェーズ・ロックド・ループ |
| JP2993200B2 (ja) * | 1991-07-31 | 1999-12-20 | 日本電気株式会社 | 位相同期ループ |
| JPH05308283A (ja) * | 1992-03-09 | 1993-11-19 | Fujitsu Ltd | Ｐｌｌ周波数シンセサイザ回路 |
-
2003
- 2003-05-08 JP JP2003129846A patent/JP2004349735A/ja active Pending
-
2004
- 2004-04-27 WO PCT/JP2004/006082 patent/WO2004100379A1/ja active Application Filing
- 2004-04-27 DE DE112004000777T patent/DE112004000777T5/de not_active Ceased
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011119903A (ja) * | 2009-12-02 | 2011-06-16 | Mitsubishi Electric Corp | Ｐｌｌ回路 |
| CN115825560A (zh) * | 2023-02-17 | 2023-03-21 | 青岛鼎信通讯股份有限公司 | 一种基于频率跟踪技术的低压电网智能核相装置及方法 |
| CN115825560B (zh) * | 2023-02-17 | 2023-05-23 | 青岛鼎信通讯股份有限公司 | 一种基于频率跟踪技术的低压电网智能核相方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2004100379A1 (ja) | 2004-11-18 |
| DE112004000777T5 (de) | 2006-06-01 |
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| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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