JP2017005550A - 信号発生器 - Google Patents

Abstract

【課題】スプリアスを低減できる信号発生器を得ること。【解決手段】本発明の信号発生器は、第１の信号及び第１のスプリアスを含む信号を生成する第１の信号源と、第２の信号及び第２のスプリアスを含む信号を生成する第２の信号源と、第１の信号源が生成した信号のうち第１の通過帯域外に存在する信号を抑圧する第１のフィルタと、第２の信号源が生成した信号のうち第２の通過帯域外に存在する信号を抑圧する第２のフィルタと、第１のフィルタが出力した信号と第２のフィルタが出力した信号とを混合し、混合した信号を出力する混合器と、第１の信号と第２の信号との周波数差または周波数和が一定であって、かつ第１のスプリアスが、第１のフィルタの第１の通過帯域外に移動するように、または第２のスプリアスが、第２のフィルタの第２の通過帯域外に移動するように、第１の信号源及び第２の信号源を制御する制御回路とを備える。【選択図】 図１

Description

本発明は、任意の周波数の信号を生成する信号発生器に関する。

信号発生器は、任意の信号波形または任意の周波数の信号を生成できる回路である。例えば、信号発生器は、ＤＤＳ（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚｅｒ：ダイレクトデジタルシンセサイザー）またはＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路などを用いて構成される。

ＤＤＳは、加算器、ラッチ、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：デジタルアナログ変換回路）を備え、任意の信号波形または任意の周波数の信号をディジタル的に生成できる回路である。

例えば、ＤＤＳを用いた信号発生器の従来技術として、非特許文献１において、ＤＤＳと基準信号源、ローパスフィルタを用いた構成が示されている。この信号発生器は、ＤＤＳが基準信号源の出力信号に同期してアナログ信号を生成し、ローパスフィルタに出力する。ローパスフィルタは、ＤＤＳから出力された信号に含まれるスプリアスを抑圧する。この構成によって、信号発生器として所望の信号を出力することができる。ここで、スプリアスとは、高調波、高調波のエリアシング歪みなど、所望信号以外の不要信号を意味する。

図２１は、従来の信号発生器の出力信号の周波数スペクトルを示す図である。
横軸は周波数であり、縦軸は電力である。ｆ_ｏｕｔは信号発生器が出力する所望信号の周波数、ｆ_{ｓｐｒｓ１}は所望信号近傍のスプリアスの周波数、ｆ_{ｓｐｒｓ２}は所望信号から離れたスプリアスの周波数、ｆ_ｃは、ローパスフィルタの遮断周波数、ｆ_ｓはＤＤＳのサンプリング周波数である。なお、ｆ_ｓは、一般的に、基準信号源が出力するクロック信号の周波数と一致する。
従来の信号発生器が所望信号を出力するとき、ＤＤＳから出力されたスプリアスをすべてローパスフィルタで抑圧できることが理想であるが、アナログ回路で減衰特性が急峻なフィルタを作成することは難しいため、所望信号近傍のスプリアスを抑圧することは難しい。したがって、図２１において、ｆ_ｏｕｔから離れたｆ_{ｓｐｒｓ２}は抑圧できるが、ｆ_ｏｕｔ近傍のｆ_{ｓｐｒｓ１}を抑圧することはできない。よって、ＤＤＳを用いた従来の信号発生器では、その出力信号にスプリアスが含まれていた。

ｆ_{ｓｐｒｓ１}を抑圧するために、ｆ_ｏｕｔをｆ_ｃに近づけて使用することも考えられる。しかし、その場合、ｆ_{ｓｐｒｓ１}は抑圧できるが、ｆ_ｏｕｔの電力は低下する。また、ｆ_ｏｕｔがｆ_ｃに近くないと、スプリアスを抑圧できないため、使用できるｆ_ｏｕｔが制限される。

様々なｆ_ｏｕｔを出力する場合、別の課題も生じる。図２１において、ｆ_{ｓｐｒｓ１}が高調波の歪みであり、ｆ_{ｓｐｒｓ２}がエリアシング歪みだとする。その場合、図２１において、ｆ_ｏｕｔを矢印の方向に動かし、ｆ_ｏｕｔをｆ_ｓに近づけると、ｆ_{ｓｐｒｓ１}はｆ_ｏｕｔと同じ方向に動くため、抑圧される。しかし、ｆ_{ｓｐｒｓ２}はエリアシング歪みであるため、ｆ_ｏｕｔと反対方向に動き、フィルタの通過帯域内に入ってくる。このため、ｆ_ｏｕｔをｆ_ｃに近づけると、ｆ_{ｓｐｒｓ１}を抑圧できても、ｆ_{ｓｐｒｓ２}を抑圧できなくなる。ｆ_ｏｕｔの近傍のスプリアスが高調波の歪みによるスプリアスになるか、高調波のエイリアスの歪みによるスプリアスになるかは、ｆ_ｏｕｔとｆ_ｓとの周波数関係で決定される。

このように、ｆ_ｏｕｔとｆ_ｓとの周波数差により、ｆ_ｏｕｔ近傍のスプリアスが、何に起因するスプリアスなのかは変化するので、従来の信号発生器が様々なｆ_ｏｕｔを出力する場合、すべてのｆ_ｏｕｔに対して、ｆ_ｏｕｔ近傍のスプリアスを抑圧することは難しい。

Ｊ.Ｔｉｅｒｎｅｙ, Ｃ.Ｍ.Ｒａｄｅｒ, Ｂ.Ｇｏｌｄ「Ａ Ｄｉｇｉｔａｌ ｆｒｅｑｕｅｎｃｙ ｓｙｎｔｈｅｓｉｚｅｒ」, ＩＥＥＥ Ｔａｎｓａｃｔｉｏｎ ｏｎ Ａｕｄｉｏ ａｎｄ Ｅｌｅｃｔｒｏａｃｏｕｓｔｉｃｓ．

ＤＤＳを用いた従来の信号発生器では、所望信号の近傍に存在するスプリアスを抑圧できないため、信号発生器の出力信号にスプリアスが含まれるという課題があった。

本発明は、上記のような課題を解決するためになされたもので、スプリアスを抑圧できる信号発生器を提供することを目的とする。

本発明の信号発生器は、クロック信号に同期して、第１の信号及び第１の信号に依存して生成される第１のスプリアスを含む信号を生成する第１の信号源と、クロック信号に同期して、第２の信号及び第２の信号に依存して生成される第２のスプリアスを含む信号を生成する第２の信号源と、第１の通過帯域を有し、第１の信号源が生成した信号のうち第１の通過帯域外に存在する信号を抑圧する第１のフィルタと、第２の通過帯域を有し、第２の信号源が生成した信号のうち第２の通過帯域外に存在する信号を抑圧する第２のフィルタと、第１のフィルタが出力した信号と第２のフィルタが出力した信号とを混合し、混合した信号を出力する混合器と、第１の信号と第２の信号との周波数差または周波数和が一定であって、かつ第１のスプリアスが、第１のフィルタの第１の通過帯域外に移動するように、または第２のスプリアスが、第２のフィルタの第２の通過帯域外に移動するように、第１の信号源及び第２の信号源を制御する制御回路とを備える。

本発明によれば、信号発生器のスプリアスを低減できるという効果がある。

実施の形態１に係る信号発生器の一構成例を示す構成図である。 実施の形態１に係るＤＤＳ制御回路２におけるｋ_１（ｔ）及びｋ_２（ｔ）の演算手順の一例を示すフローチャートである。 実施の形態１に係るｋ_１（ｔ）の変化を示す図である。 実施の形態１に係るｋ_２（ｔ）の変化を示す図である。 実施の形態１に係るｆ_１（ｔ）及びｆ_２（ｔ）の時間変化の一例を示す図である。 実施の形態１に係るＤＤＳ３の出力信号の周波数スペクトルを示す図である。 実施の形態１に係るスプリアスが高調波のエリアシング歪みのときのＤＤＳ３の出力信号の周波数スペクトルを示す図である。 実施の形態１に係るＤＤＳ４の出力信号の周波数スペクトルを示す図である。 実施の形態１に係るｆ_１（ｔ）及びｆ_２（ｔ）を三角波状に変化させたときの例を示す図である。 実施の形態１に係るｆ_１（ｔ）及びｆ_２（ｔ）を矩形波状に変化させたときの例を示す図である。 実施の形態１に係るフィルタ５の出力信号の周波数スペクトルを示す図である。 実施の形態１に係るフィルタ６の出力信号の周波数スペクトルを示す図である。 実施の形態１に係るミキサ７の出力信号の周波数スペクトルを示す図である。 実施の形態１に係るフィルタ８の出力信号の周波数スペクトルを示す図である。 実施の形態１に係るスプリアスを抑圧するフィルタ５及びフィルタ６が無い場合におけるフィルタ８の出力信号の周波数スペクトルを示す図である。 実施の形態１に係るｆ_１（ｔ）とｆ_２（ｔ）との周波数和が時間によらず一定である場合におけるｆ_１（ｔ）及びｆ_２（ｔ）の制御の一例を示す図である。 実施の形態２に係る信号発生器の一構成例を示す構成図である。 実施の形態２に係るＤＡＣ制御回路１２におけるＡ_１（ｔ）及びＡ_２（ｔ）の演算手順の一例を示すフローチャートである。 実施の形態３に係る信号発生器の一構成例を示す構成図である。 実施の形態３に係るＤＤＳ制御回路２１におけるｋ_１（ｔ）、ｋ_２（ｔ）、ｍ_１（ｔ）、ｍ_２（ｔ）の演算手順の一例を示すフローチャートである。 従来の信号発生器の出力信号の周波数スペクトルを示す図である。

実施の形態１
図１は、実施の形態１に係る信号発生器の一構成例を示す構成図である。
本信号発生器は、基準信号源１（基準信号源の一例）、ＤＤＳ制御回路２（制御回路の一例）、ＤＤＳ３（第１の信号源の一例）、ＤＤＳ４（第２の信号源の一例）、フィルタ５（第１のフィルタの一例）、フィルタ６（第２のフィルタの一例）、ミキサ７（混合器の一例）、フィルタ８を備える。図１において、ｆ_１（ｔ）はＤＤＳ３の所望信号の周波数、ｆ_２（ｔ）はＤＤＳ４の所望信号の周波数、ｆ_ｏｕｔは本信号発生器が出力する所望信号の周波数を示す。ｋ_１（ｔ）、ｋ_２（ｔ）は、それぞれｆ_１（ｔ）、ｆ_２（ｔ）を示すディジタルの周波数データである。ｆ_ＣＬＫは、基準信号源が出力するクロック信号の周波数である。

基準信号源１は、本信号発生器のクロック信号を出力する発振器である。例えば、基準信号源１には、正確な周波数を出力できる水晶発振器、ＰＬＬ、ＤＤＳなどが用いられる。基準信号源１は、正確な周波数を出力できる発振器であればどのような構成の発振器を用いても良い。基準信号源１の出力端子は、ＤＤＳ制御回路２のクロック端子、ＤＤＳ３のクロック端子、ＤＤＳ４のクロック端子に接続される。基準信号源１は、周波数ｆ_ＣＬＫにて発振し、ｆ_ＣＬＫの信号をＤＤＳ制御回路２、ＤＤＳ３，ＤＤＳ４に出力する。

ＤＤＳ制御回路２は、基準信号源１が出力した周波数ｆ_ＣＬＫのクロック信号に同期し、ＤＤＳ３及びＤＤＳ４の所望信号の周波数データを演算し、演算した周波数データをそれぞれＤＤＳ３とＤＤＳ４とに出力する制御回路である。ＤＤＳ制御回路２のクロック端子は、基準信号源１の出力端子に接続され、ＤＤＳ制御回路２の第１の出力端子は、ＤＤＳ３の入力端子に接続され、ＤＤＳ制御回路２の第２の出力端子は、ＤＤＳ４の入力端子に接続される。

また、ＤＤＳ制御回路２は、所望信号の周波数ｆ_ｏｕｔを示すディジタルデータが入力され、ｆ_ｏｕｔからｋ_１（ｔ）及びｋ_２（ｔ）を演算し、ｋ_１（ｔ）をＤＤＳ３に出力し、ｋ_２（ｔ）をＤＤＳ４に出力する。ＤＤＳ制御回路２には、例えば、高速にディジタル信号の演算処理を行うことができるＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などが用いられる。ＤＤＳ制御回路２は、ｋ_１（ｔ）及びｋ_２（ｔ）を演算する演算回路を有し、フィルタ５の通過帯域、フィルタ５の遮断周波数（ｆ_ｃ１）、フィルタ６の通過帯域及びフィルタ６の遮断周波数（ｆ_ｃ２）を記憶するメモリを有する。

図２は、実施の形態１に係るＤＤＳ制御回路２におけるｋ_１（ｔ）及びｋ_２（ｔ）の演算手順の一例を示すフローチャートである。このフローチャートでは、ｆ_ｃ１及びｆ_ｃ２のうち少なくとも一方がｆ_ｏｕｔよりも大きいとする。また、フローチャートにおいて２つの値を比較して次のステップを決定する際、両者が等しい場合は、どちらのステップに進んでも良い。

まず、ステップＳ１０１において、ＤＤＳ制御回路２にｆ_ｏｕｔを示すディジタルデータが入力され、ｆ_ｏｕｔが設定される。
次に、ステップＳ１０２において、ＤＤＳ制御回路２は、自身のメモリからｆ_ｃ１及びｆ_ｃ２を読み出す。
次に、ステップＳ１０３において、ｆ_ｃ１とｆ_ｃ２とを比較する。ｆ_ｃ１＞ｆ_ｃ２の場合、Ｓ１０４に進み、ｆ_ｃ１＜ｆ_ｃ２の場合、Ｓ１０９に進む。

次に、ステップＳ１０４において、ＤＤＳ制御回路２は、以下の式（１）からｋ_１ｍｉｎを計算し、以下の式（２）からｋ_２ｍｉｎを計算する。ｋ_１ｍｉｎは、ｋ_１（ｔ）の最小値であり、ｋ_２ｍｉｎは、ｋ_２（ｔ）の最小値である。

Ｌは、ＤＤＳのワード長（ビット）であり、定数である。ｆ_ＣＬＫはクロック信号の周波数である。

次に、ステップＳ１０５において、ＤＤＳ制御回路２は、ｆ_ｃ１−ｆ_ｃ２とｆ_ｏｕｔとを比較する。ｆ_ｃ１−ｆ_ｃ２＞ｆ_ｏｕｔの場合、ステップＳ１０６に進み、ｆ_ｃ１−ｆ_ｃ２＜ｆ_ｏｕｔの場合、ステップＳ１０８に進む。
次に、ステップＳ１０６において、ＤＤＳ制御回路２は、以下の式（３）からｋ_１ｍａｘを計算し、以下の式（４）からｋ_２ｍａｘを計算する。ｋ_１ｍａｘは、ｋ_１（ｔ）の最大値であり、ｋ_２ｍａｘは、ｋ_２（ｔ）の最大値である。

次に、ステップＳ１０７において、ＤＤＳ制御回路２は、ｋ_１（ｔ）及びｋ_２（ｔ）を計算する。この実施の形態では、ｋ_１（ｔ）が正弦波である場合を説明する。ＤＤＳ制御回路２は、ｋ_１（ｔ）がｋ_１ｍｉｎとｋ_１ｍａｘとの間において正弦波で変化するように、ｋ_１（ｔ）を算出する。ｋ_２（ｔ）は、ｋ_１（ｔ）と同様に算出される。ＤＤＳ制御回路２は、ｋ_１（ｔ）をＤＤＳ３に出力し、ｋ_２（ｔ）をＤＤＳ４に出力し、フローを終了する。

図３は、実施の形態１に係るｋ_１（ｔ）の変化を示す図である。
縦軸が周波数データｋ_１（ｔ）であり、横軸が時間である。Ｔは、正弦波の周期である。このように、ｋ_１（ｔ）は正弦波であるので、ｋ_１ｍｉｎ及びｋ_１ｍａｘが決まれば、ｋ_１（ｔ）の変化は決定される。なお、ここでは正弦波を用いているが、三角波であっても良いし、矩形波であっても良い。

図４は、実施の形態１に係るｋ_２（ｔ）の変化を示す図である。
縦軸が周波数データｋ_２（ｔ）であり、横軸が時間である。ｋ_２（ｔ）は、ｋ_１（ｔ）と同様に正弦波で変化するが、最大値及び最小値が異なる。

前記のステップＳ１０５において、ＤＤＳ制御回路２がｆ_ｃ１−ｆ_ｃ２＜ｆ_ｏｕｔと判断した場合、ステップＳ１０８において、ＤＤＳ制御回路２は、以下の式（５）からｋ_１ｍａｘを計算し、以下の式（６）からｋ_２ｍａｘを計算する。その後、ステップＳ１０７に進むが、ステップＳ１０７の処理は上述した通りなので、説明を省略する。

次に、前述のステップＳ１０３において、ｆ_ｃ１＜ｆ_ｃ２と判断された場合について説明する。ステップＳ１０９において、ＤＤＳ制御回路２は、以下の式（７）からｋ_１ｍｉｎを計算し、以下の式（８）からｋ_２ｍｉｎを計算する。

次に、ステップＳ１１０において、ＤＤＳ制御回路２は、ｆ_ｃ２−ｆ_ｃ１とｆ_ｏｕｔとを比較する。ｆ_ｃ２−ｆ_ｃ１＞ｆ_ｏｕｔの場合、ステップＳ１１１に進み、ｆ_ｃ２−ｆ_ｃ１＜ｆ_ｏｕｔの場合、ステップＳ１１２に進む。

次に、ステップＳ１１１において、ＤＤＳ制御回路２は、以下の式（８）からｋ_１ｍａｘを計算し、以下の式（９）からｋ_２ｍａｘを計算する。その後、ステップＳ１０７に進むが、ステップＳ１０７の処理は上述した通りなので、説明を省略する。

ステップＳ１１２において、ＤＤＳ制御回路２は、以下の式（１１）からｋ_１ｍａｘを計算し、以下の式（１２）からｋ_２ｍａｘを計算する。その後、ステップＳ１０７に進むが、ステップＳ１０７の処理は上述した通りなので、説明を省略する。以上で、図２のフローチャートの説明を終了する。

ＤＤＳ制御回路２は、場合によっては、ｆ_ｏｕｔを記憶するメモリを有しても良い。さらに、ＤＤＳ制御回路２は、入力されたｆ_ｏｕｔに対応するｋ_１（ｔ）及びｋ_２（ｔ）のデータを記憶しておくメモリを有しても良い。この場合、ＤＤＳ制御回路２は、ｋ_１（ｔ）及びｋ_２（ｔ）に対して、上記の演算処理を行わず、入力されたｆ_ｏｕｔを示すデータをアドレスとして、ｋ_１（ｔ）及びｋ_２（ｔ）のデータを読み出し、ＤＤＳ３にｋ_１（ｔ）を出力し、ＤＤＳ４にｋ_２（ｔ）を出力する。

ＤＤＳ３は、ＤＤＳ制御回路２が出力した周波数データｋ_１（ｔ）から周波数ｆ_１（ｔ）のアナログ信号を生成する信号源である。例えば、ＤＤＳ３は、加算器、ラッチ、ＲＯＭ、ＤＡＣから構成される。ＤＤＳ３の入力端子は、ＤＤＳ制御回路２の第１の出力端子に接続され、ＤＤＳ３のクロック端子は、基準信号源１の出力端子に接続され、ＤＤＳ３の出力端子は、フィルタ５の入力端子に接続される。ＤＤＳ３は、基準信号源１からのクロック信号に同期して、ＤＤＳ制御回路２が出力したｋ_１（ｔ）から、周波数ｆ_１（ｔ）のアナログ信号を生成し、生成したアナログ信号をフィルタ５に出力する。

ＤＤＳ４は、ＤＤＳ３と同様に、ＤＤＳ制御回路２が出力した周波数データｋ_２（ｔ）から周波数ｆ_２（ｔ）のアナログ信号を生成する信号源である。ＤＤＳ４の入力端子は、ＤＤＳ制御回路２の第２の出力端子に接続され、ＤＤＳ４のクロック端子は、基準信号源１の出力端子に接続され、ＤＤＳ４の出力端子は、フィルタ６の入力端子に接続される。

フィルタ５は、所定の通過帯域を有し、入力された信号のうち通過帯域内にある信号を通過させ、通過帯域外の周波数帯域にある信号を抑圧するフィルタである。フィルタ５の入力端子は、ＤＤＳ３の出力端子に接続され、フィルタ５の出力端子はミキサ７のＬＯ端子（Ｌｏｃａｌ Ｏｓｃｉｌｌａｔｏｒ）に接続される。フィルタ５は、ＤＤＳ３が出力した信号のうち通過帯域外に存在するスプリアスを抑圧してミキサ７に出力する。例えば、フィルタ５の通過帯域の設定は、ｆ_１（ｔ）が必ずｆ_ｏｕｔ以下になることから、ｆ_ｃ１＝ｆ_ｏｕｔとする。

フィルタ６は、所定の通過帯域を有し、入力された信号のうち通過帯域内にある信号を通過させ、通過帯域外の周波数帯域にある信号を抑圧するフィルタである。フィルタ６の入力端子は、ＤＤＳ４の出力端子に接続され、フィルタ６の出力端子はミキサ７のＩＦ（Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｒｅｑｕｅｎｃｙ）端子またはＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）端子に接続される。フィルタ６は、ＤＤＳ４が出力した信号のうち通過帯域外に存在するスプリアスを抑圧してミキサ７に出力する。例えば、フィルタ６の通過帯域の設定は、ｆ_２（ｔ）が必ずｆ_ｏｕｔ以下になることから、ｆ_ｃ２＝ｆ_ｏｕｔとする。

ミキサ７は、入力された２つの信号を混合し、その混合信号を出力する混合器である。混合信号とは、入力された２つの信号の周波数をそれぞれｍ倍、ｎ倍した信号の差周波、和周波である。ここで、ｍ、ｎは、整数である。例えば、ミキサ７は、ダイオードの非線形性を利用して混合を行うダイオードミキサが用いられる。ミキサ７から混合信号として差周波信号を取り出す場合、ミキサ７のＬＯ端子は、フィルタ５の出力端子に接続され、ミキサ７のＲＦ端子は、フィルタ６の出力端子に接続され、ミキサ７のＩＦ端子は、フィルタ８の入力端子に接続される。一方、ミキサ７から混合信号として和周波信号を取り出す場合、ミキサ７のＬＯ端子は、フィルタ５の出力端子またはフィルタ６の出力端子に接続され、ミキサ７のＩＦ端子は、フィルタ５の出力端子またはフィルタ６の出力端子のうちでミキサ７のＬＯ端子が接続されなかった方の出力端子に接続され、ミキサ７のＲＦ端子は、フィルタ８の入力端子に接続される。ミキサ７は、フィルタ５が出力した信号とフィルタ６が出力した信号とを混合し、その混合信号をフィルタ８に出力する。

フィルタ８は、所定の通過帯域を有し、入力された信号のうち通過帯域内にある信号を通過させ、通過帯域外の周波数帯域にある信号を抑圧するフィルタである。フィルタ８の入力端子は、ミキサ７のＩＦ端子に接続される。フィルタ８は、ミキサ７が出力した信号から通過帯域外に存在するスプリアスを抑圧した信号を出力する。フィルタ８の通過帯域の設定としては、ｆ_ｏｕｔが含まれており、できるだけ狭帯域であることが望ましいが、例えば、ｆ_ｏｕｔに対して２倍の帯域とする。

なお、フィルタ５、フィルタ６及びフィルタ８は、例えばチップインダクタ、チップキャパシタ等を用いて実装される。通過させる周波数帯や、必要な抑圧量に応じて他のマイクロストリップや、同軸共振器等の共振器を用いて構成してもよい。ここでは、入力信号のうち通過帯域内にある信号を通過させ、通過帯域外の周波数帯域にある信号を抑圧する機能を有していれば、集中定数型ＢＰＦ（Ｂａｎｄ Ｐａｓｓ Ｆｉｌｔｅｒ）や結合線路型ＢＰＦなど、どのような構成のフィルタを用いてもよい。

次に、実施の形態１に係る信号発生器の動作について説明する。

基準信号源１は、ＤＤＳ制御回路２、ＤＤＳ３、ＤＤＳ４にそれぞれ周波数ｆ_ＣＬＫのクロック信号を出力する。

ＤＤＳ制御回路２は、基準信号源１が出力したクロック信号に同期して、信号発生器の出力信号の周波数ｆ_ｏｕｔから周波数データｋ_１（ｔ）及びｋ_２（ｔ）を演算する。演算した後、ＤＤＳ３にｋ_１（ｔ）を出力し、ＤＤＳ４にｋ_２（ｔ）を出力する。このとき、ＤＤＳ制御回路２は、クロック信号に同期して、ｋ_１（ｔ）及びｋ_２（ｔ）の演算、ｋ_１（ｔ）及びｋ_２（ｔ）の出力を行う。

ｆ_１（ｔ）とｋ_１（ｔ）との関係は、以下の式（１３）で表される。

同様に、ｆ_２（ｔ）とｋ_２（ｔ）との関係は、以下の式（１４）で表される。

Ｌは、ＤＤＳのワード長（ビット）であり、定数である。ここでは、ｆ_ＣＬＫ１（ｔ）＝ｆ_ＣＬＫ２（ｔ）＝ｆ_ＣＬＫである。

ＤＤＳ制御回路２は、ｆ_１（ｔ）及びｆ_２（ｔ）に対して、以下の（条件１）から（条件３）を満たすようにｋ_１（ｔ）及びｋ_２（ｔ）を決定する。

（条件１）：ＤＤＳ制御回路２は、ｆ_ｏｕｔ＝｜ｆ_１（ｔ）−ｆ_２（ｔ）｜が一定であるように、ｆ_１（ｔ）及びｆ_２（ｔ）を時間変化させる。
（条件２）：ＤＤＳ制御回路２は、ＤＤＳ３の出力信号に含まれるスプリアスが一定時間、フィルタ５の通過帯域外に存在するように、ｆ_１（ｔ）を時間変化させる。同様に、ＤＤＳ制御回路２は、ＤＤＳ４の出力信号に含まれるスプリアスが一定時間、フィルタ６の通過帯域外に存在するように、ｆ_２（ｔ）を時間変化させる。
（条件３）：ｆ_１（ｔ）がフィルタ５の通過帯域外に存在する時間が、スプリアスがフィルタ５の通過帯域外に存在する時間より短くなるように、ＤＤＳ制御回路２は、ｆ_１（ｔ）を時間変化させる。同様に、ｆ_２（ｔ）がフィルタ６の通過帯域外に存在する時間が、スプリアスがフィルタ６の通過帯域外に存在する時間より短くなるように、ＤＤＳ制御回路２は、ｆ_２（ｔ）を時間変化させる。

ここで、スプリアスは、ｆ_１（ｔ）の周波数のｎ倍（ｎ＝２、３、…）の成分をもつｎ次の高調波または第一のナイキストゾーン内に折り返された高調波のイメージ波である。これらのスプリアスは、所望信号ｆ_１（ｔ）の高調波に依存するので、ｆ_１（ｔ）に依存してスプリアスの周波数も変化する。また、後述するが、ｆ_１（ｔ）の周波数変化より、スプリアスの周波数変化は大きくなる。高調波のイメージ波は、高調波のエイリアス歪みとも言われる。第一のナイキストゾーンとは、周波数０からＤＤＳのサンプリング周波数の半分までの周波数領域である。サンプリング周波数とは、ＤＤＳのクロック信号の周波数である。上記のｆ_１（ｔ）に対するスプリアスの説明は、ｆ_２（ｔ）に対しても同様である。説明を簡単にするため、以降スプリアスとは、ｆ_１（ｔ）及びｆ_２（ｔ）の２倍波（ｎ＝２）とする。

（条件２）において、一定時間、ＤＤＳ３のスプリアスがフィルタ５の通過帯域外に存在するようにとしているが、全ての時間においてフィルタ５の通過帯域外にあっても良い。また、ＤＤＳ３のスプリアスがフィルタ５の通過帯域外に存在する時間が生じていれば良く、スプリアスが通過帯域外に存在する時間は一定でなくても良い。同様に、ＤＤＳ４のスプリアスがフィルタ６の通過帯域外に存在するようにとしているが、全ての時間においてフィルタ６の通過帯域外にあっても良い。

（条件３）では、ｆ_１（ｔ）がフィルタ５の通過帯域外に存在する時間が、スプリアスがフィルタ５の通過帯域外に存在する時間より短いとしているが、ｆ_１（ｔ）が時間変化するすべての時間において、ｆ_１（ｔ）がフィルタ５の通過帯域外に存在しないようにしても良い。つまり、ｆ_１（ｔ）が時間変化するすべての時間においてｆ_１（ｔ）がフィルタ５の通過帯域内に存在するようにしても良い。同様に、ｆ_２（ｔ）がフィルタ６の通過帯域外に存在する時間が、スプリアスがフィルタ６の通過帯域外に存在する時間より短いとしているが、ｆ_２（ｔ）が時間変化するすべての時間において、ｆ_２（ｔ）がフィルタ６の通過帯域外に存在しないようにしても良い。

図５は、実施の形態１に係るｆ_１（ｔ）及びｆ_２（ｔ）の時間変化の一例を示す図である。横軸は時間、縦軸は周波数である。ｔ_１、ｔ_２、ｔ_３は、それぞれある任意の時刻である。ＤＤＳ制御回路２は、ｆ_１（ｔ）―ｆ_２（ｔ）＝ｆ_ｏｕｔが時間に関わらず一定であるように、ｆ_１（ｔ）及びｆ_２（ｔ）を時間変化させる。図５におけるｆＢＷは、ｆ_１（ｔ）とｆ_２（ｔ）が変化する周波数帯域幅を表す。

ＤＤＳ３は、基準信号源１が出力したクロック信号に同期して、ＤＤＳ制御回路２から入力されたｋ_１（ｔ）から式（１３）に基づいて、ｆ_１（ｔ）のアナログ信号を生成し、フィルタ５に出力する。

図６は、実施の形態１に係るＤＤＳ３の出力信号の周波数スペクトルを示す図である。
横軸は周波数、縦軸は電力である。ｆ_１（ｔ）は連続的に変化するが、ここでは、説明を簡単にするため、時刻ｔ_１、ｔ_２、ｔ_３の動作を考える。ｆ_１（ｔ）は、ｔ_１、ｔ_２、ｔ_３においてフィルタ５の通過帯域内に存在するとする。

図６において、ｆ_１（ｔ_１）、ｆ_１（ｔ_２）、ｆ_１（ｔ_３）は、それぞれ時刻ｔ_１、ｔ_２、ｔ_３にＤＤＳ３が出力する所望信号の周波数であり、ｆ_{ｓｐｒｓ１}（ｔ_１）、ｆ_{ｓｐｒｓ１}（ｔ_２）、ｆ_{ｓｐｒｓ１}（ｔ_３）は、それぞれ時刻ｔ_１、ｔ_２、ｔ_３のスプリアスの周波数である。所望信号は、時間とともにｆＢＷの範囲で周波数が変化し、スプリアスは、時間とともにｆ_ｓｐｒｓＢＷの範囲で周波数が変化する。ここで、ｆ_ｓｐｒｓＢＷは、スプリアスの周波数帯域幅である。スプリアスは、所望信号の２倍波としているため、２ｆＢＷ＝ｆ_ｓｐｒｓＢＷである。また、２ｆ_１（ｔ_１）＝ｆ_{ｓｐｒｓ１}（ｔ_１）、２ｆ_１（ｔ_２）＝ｆ_{ｓｐｒｓ１}（ｔ_２）、２ｆ_１（ｔ_３）＝ｆ_{ｓｐｒｓ１}（ｔ_３）が成り立つ。このように、所望信号の周波数変化に対して、スプリアスの周波数変化は大きくなるので、ＤＤＳ３は、フィルタ５の通過帯域内で所望信号の周波数を変化させることにより、フィルタ５の通過帯域外にスプリアスを移動させることができる。今回はスプリアスを２倍波としているため、スプリアスの周波数変化は所望信号の周波数変化の２倍となる。スプリアスがＮ（Ｎ＞２）倍波もしくはＮ次高調波のエリアシング歪みの場合は、所望信号の周波数変化のＮ倍となり、２倍波の場合よりも容易にフィルタ５の通過帯域外にスプリアスを移動させることができる。

ここでは、スプリアスが所望信号の２倍波の場合を説明しているが、スプリアスが高調波のエリアシング歪みである場合は、以下のようになる。
図７は、実施の形態１に係るスプリアスが高調波のエリアシング歪みのときのＤＤＳ３の出力信号の周波数スペクトルを示す図である。
図７において、ｆ_１（ｔ）はＤＤＳ３の所望信号の周波数であり、ｆ_{ｓｐｒｓ１}（ｔ）は、高調波のエリアシング歪みによるスプリアスである。ｆ_１（ｔ）が周波数の高い方向に移動すると、ｆ_{ｓｐｒｓ１}（ｔ）は周波数の低い方向に移動する。ｔ_１では、スプリアスがフィルタ５の通過帯域外にあるため、ｆ_{ｓｐｒｓ１}（ｔ_１）は抑圧される。ｔ_２及びｔ_３では、スプリアスがフィルタ５の通過帯域内にあるため、ｆ_{ｓｐｒｓ１}（ｔ_２）及びｆ_{ｓｐｒｓ１}（ｔ_３）は抑圧されない。

図６及び図７を見ると、ｔ_１では、図７のｆ_{ｓｐｒｓ１}（ｔ_１）は抑圧されるが、図６のｆ_{ｓｐｒｓ１}（ｔ_１）は抑圧されない。ｔ_２では、図７のｆ_{ｓｐｒｓ１}（ｔ_２）は抑圧されないが、図６のｆ_{ｓｐｒｓ１}（ｔ_２）は抑圧される。ｔ_３は、ｔ_２と同様である。
ｆ_１（ｔ）が固定のときには、高調波の歪みによるスプリアス及び高調波のエリアシング歪みによるスプリアスの両方を抑圧することはできないが、ｆ_１（ｔ）を変化させることで、ｔ_１では、高調波のエリアシング歪みによるスプリアスを抑圧し、ｔ_２及びｔ_３では、高調波の歪みによるスプリアスを抑圧できる。したがって、ｆ_１（ｔ）を変化させることで、平均的に見れば、両方のスプリアスを抑圧できる。

ここでは、スプリアスが、高調波のエリアシング歪みである場合を説明したが、高調波の歪みによるスプリアスを抑圧する場合も、高調波のエリアシング歪みによるスプリアスを抑圧する場合も、原理は同じであるので、説明を簡単にするために、以下では、２倍波によるスプリアスを抑圧する場合の説明に戻る。

図６及び図７では、フィルタ５をローパスフィルタとしているが、所望信号ｆ_１（ｔ）がフィルタ５の通過帯域内に存在し、スプリアスｆ_{ｓｐｒｓ１}（ｔ）の一部が通過帯域外に存在すれば、バンドパスフィルタであっても良い。

ＤＤＳ４は、基準信号源１が出力したクロック信号に同期して、ＤＤＳ制御回路２が出力したｋ_２（ｔ）からｆ_２（ｔ）のアナログ信号を生成して、生成したアナログ信号をフィルタ６に出力する。

図８は、実施の形態１に係るＤＤＳ４の出力信号の周波数スペクトルを示す図である。
横軸は周波数、縦軸は電力である。ｆ_２（ｔ）は連続的に変化するが、ＤＤＳ３の場合と同様に、時刻ｔ_１、ｔ_２、ｔ_３の動作を考える。また、ｆ_２（ｔ）は、ｔ_１、ｔ_２、ｔ_３においてフィルタ６の通過帯域内に存在するとする。

図８において、ｆ_２（ｔ_１）、ｆ_２（ｔ_２）、ｆ_２（ｔ_３）は、それぞれ時刻ｔ_１、ｔ_２、ｔ_３にＤＤＳ３が出力する所望信号の周波数であり、ｆ_{ｓｐｒｓ２}（ｔ_１）、ｆ_{ｓｐｒｓ２}（ｔ_２）、ｆ_{ｓｐｒｓ２}（ｔ_３）は、それぞれ時刻ｔ_１、ｔ_２、ｔ_３のスプリアスの周波数である。所望信号は、時間とともにｆＢＷの範囲で周波数が変化し、スプリアスは、時間とともにｆ_ｓｐｒｓＢＷの範囲で周波数が変化する。ここで、ｆ_ｓｐｒｓＢＷは、スプリアスの周波数帯域幅である。スプリアスは、所望信号の２倍波としているため、２ｆＢＷ＝ｆ_ｓｐｒｓＢＷである。また、２ｆ_２（ｔ_１）＝ｆ_{ｓｐｒｓ２}（ｔ_１）、２ｆ_２（ｔ_２）＝ｆ_{ｓｐｒｓ２}（ｔ_２）、２ｆ_２（ｔ_３）＝ｆ_{ｓｐｒｓ２}（ｔ_３）が成り立つ。このように、所望信号の周波数変化に対して、スプリアスの周波数変化は大きくなるので、ＤＤＳ３の場合と同様に、ＤＤＳ４は、フィルタ６の通過帯域内で所望信号の周波数を変化させることにより、フィルタ６の通過帯域外にスプリアスを移動させることができる。

図８では、フィルタ６をローパスフィルタとしているが、所望信号ｆ_２（ｔ）がフィルタ６の通過帯域内に存在し、スプリアスｆ_{ｓｐｒｓ２}（ｔ）の一部が通過帯域外に存在すれば、バンドパスフィルタであってもよい。

なお、図２ではｆ_１（ｔ）、ｆ_２（ｔ）ともに正弦波状に変化させているが、（条件１）から（条件３）を満たしていれば、ｆ_１（ｔ）とｆ_２（ｔ）はどのように変化させても良い。
図９は、実施の形態１に係るｆ_１（ｔ）及びｆ_２（ｔ）を三角波状に変化させたときの例を示す図である。図９に示すように、ｆ_１（ｔ）及びｆ_２（ｔ）は、その差が一定であれば、三角波状に変化しても良い。
図１０は、実施の形態１に係るｆ_１（ｔ）及びｆ_２（ｔ）を矩形波状に変化させたときの例を示す図である。図１０に示すように、ｆ_１（ｔ）及びｆ_２（ｔ）は、その差が一定であれば、矩形波状に変化しても良い。
特定のスプリアスを抑圧するだけであれば、ｆ_１（ｔ）及びｆ_２（ｔ）を上げるだけ、または下げるだけというように変化させても良いし、ｆ_１（ｔ）及びｆ_２（ｔ）を変化させずに固定させても良い。

フィルタ５は、ＤＤＳ３が出力した信号のうち通過帯域外に存在するスプリアスを抑圧し、通過帯域内にある信号を通過させ、スプリアスを抑圧した信号をミキサ７に出力する。
図１１は、実施の形態１に係るフィルタ５の出力信号の周波数スペクトルを示す図である。
横軸は周波数、縦軸は電力である。ＤＤＳ３で生成した信号のうち、フィルタ５の通過帯域内にあるｆ_１（ｔ_１）、ｆ_１（ｔ_２）、ｆ_１（ｔ_３）、ｆ_{ｓｐｒｓ１}（ｔ_１）は、フィルタ５を通過する。しかし、フィルタ５の通過帯域外に存在するｆ_{ｓｐｒｓ１}（ｔ_２）、ｆ_{ｓｐｒｓ１}（ｔ_３）は、フィルタ５で抑圧される。その結果、スプリアスについては、通過帯域内に存在するｆ_{ｓｐｒｓ１}（ｔ_１）がフィルタ５を通過する。このように、周波数ｆ_１（ｔ）の所望信号は、全ての時間でフィルタ５の通過帯域内に存在するため、フィルタ５を通過するが、スプリアスは、フィルタ５の通過帯域外に存在する時間があるので、ＤＤＳ３が出力するスプリアスの一部はフィルタ５で抑圧される。

フィルタ６は、ＤＤＳ４が出力した信号のうち通過帯域外に存在するスプリアスを抑圧し、通過帯域内にある信号を通過させ、スプリアスを抑圧した信号をミキサ７に出力する。
図１２は、実施の形態１に係るフィルタ６の出力信号の周波数スペクトルを示す図である。
横軸は周波数、縦軸は電力である。ＤＤＳ４で生成した信号のうち、フィルタ６の通過帯域内にあるｆ_２（ｔ_１）、ｆ_２（ｔ_２）、ｆ_２（ｔ_３）、ｆ_{ｓｐｒｓ２}（ｔ_１）は、フィルタ６を通過する。しかし、フィルタ６の通過帯域外に存在するｆ_{ｓｐｒｓ２}（ｔ_２）、ｆ_{ｓｐｒｓ２}（ｔ_３）は、フィルタ６で抑圧される。その結果、スプリアスについては通過帯域内に存在するｆ_{ｓｐｒｓ２}（ｔ_１）がフィルタ６を通過する。このように、周波数ｆ_２（ｔ）の所望信号は、全ての時間でフィルタ６の通過帯域内にその信号が存在するため、フィルタ６を通過するが、スプリアスは、フィルタ６の通過帯域外に存在する時間があるので、ＤＤＳ４が出力するスプリアスの一部はフィルタ６で抑圧される。

なお、ここでは、周波数帯域ｆ_ｓｐｒｓＢＷ内のスプリアスの一部が、フィルタ５またはフィルタ６の通過帯域外にある場合を説明したが、ｆ_ｓｐｒｓＢＷ内の全てのスプリアスが、フィルタ５またはフィルタ６の通過帯域外にあるようにしても良い。一方で、周波数帯域ｆＢＷ内の信号の一部は、フィルタ５またはフィルタ６の通過帯域外にあるようにしても良い。ただし、その場合、スプリアスがフィルタ５またはフィルタ６の通過帯域外にある時間よりも、所望信号が通過帯域外にある時間は短い。

ミキサ７は、フィルタ５が出力した信号とフィルタ６が出力した信号とを混合する。その結果、ミキサ７は、フィルタ５の出力信号のｍ倍高調波とフィルタ６の出力信号のｎ倍高調波との差周波信号及び和周波信号をフィルタ８に出力する。ここで、ｍ、ｎは整数である。この差周波信号及び和周波信号がミキサ７の混合信号である。

図１３は、実施の形態１に係るミキサ７の出力信号の周波数スペクトルを示す図である。横軸は周波数、縦軸は電力である。ここでは、説明を簡単にするため、ｍ＝１、ｎ＝１とする。この場合、ミキサ７は、ｆ_１（ｔ）とｆ_２（ｔ）との差周波及び和周波、並びにｆ_{ｓｐｒｓ１}（ｔ）とｆ_{ｓｐｒｓ２}（ｔ）との差周波及び和周波を出力する。時刻ｔ_１、ｔ_２、ｔ_３におけるミキサ７の出力信号は、以下のように表現できる。

時刻ｔ_１のとき：ｆ_１（ｔ_１）−ｆ_２（ｔ_１）、ｆ_１（ｔ_１）＋ｆ_２（ｔ_１）、ｆ_{ｓｐｒｓ１}（ｔ_１）−ｆ_{ｓｐｒｓ２}（ｔ_１）及びｆ_{ｓｐｒｓ１}（ｔ_１）＋ｆ_{ｓｐｒｓ２}（ｔ_１）
時刻ｔ_２のとき：ｆ_１（ｔ_２）−ｆ_２（ｔ_２）及びｆ_１（ｔ_２）＋ｆ_２（ｔ_２）
時刻ｔ_３のとき：ｆ_１（ｔ_２）−ｆ_２（ｔ_２）及びｆ_１（ｔ_３）＋ｆ_２（ｔ_３）

スプリアスについては、ｆ_{ｓｐｒｓ１}（ｔ_１）−ｆ_{ｓｐｒｓ２}（ｔ_１）及びｆ_{ｓｐｒｓ１}（ｔ_１）＋ｆ_{ｓｐｒｓ２}（ｔ_１）がミキサ７から出力される。ｆ_{ｓｐｒｓ１}（ｔ_２）、ｆ_{ｓｐｒｓ１}（ｔ_３）は、フィルタ５で抑圧され、ｆ_{ｓｐｒｓ２}（ｔ_２）、ｆ_{ｓｐｒｓ３}（ｔ_３）は、フィルタ６で抑圧されており、ミキサ７に入力されないため、ミキサ７においてｆ_{ｓｐｒｓ１}（ｔ_２）−ｆ_{ｓｐｒｓ２}（ｔ_２）、ｆ_{ｓｐｒｓ１}（ｔ_２）＋ｆ_{ｓｐｒｓ２}（ｔ_２）、ｆ_{ｓｐｒｓ１}（ｔ_３）−ｆ_{ｓｐｒｓ２}（ｔ_３）及びｆ_{ｓｐｒｓ１}（ｔ_３）＋ｆ_{ｓｐｒｓ２}（ｔ_３）は、生成されない。

ｆ_１（ｔ）−ｆ_２（ｔ）は、時間によらず一定であるため、ミキサ７の出力信号の周波数のうち、ｆ_１（ｔ_１）−ｆ_２（ｔ_１）、ｆ_１（ｔ_２）−ｆ_２（ｔ_２）、及びｆ_１（ｔ_３）−ｆ_２（ｔ_３）は、同じ値となる。その一方で、ｆ_１（ｔ_１）＋ｆ_２（ｔ_１）、ｆ_１（ｔ_２）＋ｆ_２（ｔ_２）、ｆ_１（ｔ_３）＋ｆ_２（ｔ_３）、ｆ_{ｓｐｒｓ１}（ｔ_１）−ｆ_{ｓｐｒｓ２}（ｔ_１）及びｆ_{ｓｐｒｓ１}（ｔ_１）＋ｆ_{ｓｐｒｓ２}（ｔ_１）は、異なる値となる。つまり、ｆ_１（ｔ）−ｆ_２（ｔ）は、時間に関わらず一定の周波数で出力され続けるが、それ以外の周波数成分については、時間によって周波数が変化する。また、ｆ_{ｓｐｒｓ１}（ｔ）−ｆ_{ｓｐｒｓ２}（ｔ）は、時間によって電力が変化する。ｆ_{ｓｐｒｓ１}（ｔ_２）−ｆ_{ｓｐｒｓ２}（ｔ_２）及びｆ_{ｓｐｒｓ１}（ｔ_２）−ｆ_{ｓｐｒｓ２}（ｔ_２）が存在しないため、その時間は、電力が生じないからである。

フィルタ８は、ミキサ７が出力した信号のうち、フィルタ８の通過帯域外に存在する周波数成分を抑圧し、通過帯域内にある信号を本信号発生器の出力信号として出力する。
図１４は、実施の形態１に係るフィルタ８の出力信号の周波数スペクトルを示す図である。
横軸は周波数、縦軸は電力である。 図１４において、フィルタ８は、その通過帯域内に存在する周波数ｆ_１（ｔ_１）−ｆ_２（ｔ_１）、ｆ_１（ｔ_２）−ｆ_２（ｔ_２）、ｆ_１（ｔ_３）−ｆ_２（ｔ_３）、ｆ_{ｓｐｒｓ１}（ｔ_１）−ｆ_{ｓｐｒｓ２}（ｔ_１）の成分を通過させる。また、フィルタ８は、通過帯域外に存在する周波数ｆ_１（ｔ_１）＋ｆ_２（ｔ_１）、ｆ_１（ｔ_２）＋ｆ_２（ｔ_２）、ｆ_１（ｔ_３）＋ｆ_２（ｔ_３）、ｆ_{ｓｐｒｓ１}（ｔ_１）＋ｆ_{ｓｐｒｓ２}（ｔ_１）の成分を抑圧する。

所望信号であるｆ_１（ｔ）−ｆ_２（ｔ）は時間によらず周波数軸上に存在するため、その平均電力は大きい。これに対して、ｆ_{ｓｐｒｓ１}（ｔ）−ｆ_{ｓｐｒｓ２}（ｔ）の成分は、ｆ_{ｓｐｒｓ１}（ｔ_２）−ｆ_{ｓｐｒｓ２}（ｔ_２）、ｆ_{ｓｐｒｓ１}（ｔ_３）−ｆ_{ｓｐｒｓ２}（ｔ_３）が存在しないため、平均電力は小さくなる。

図１５は、実施の形態１に係るスプリアスを抑圧するフィルタ５及びフィルタ６が無い場合におけるフィルタ８の出力信号の周波数スペクトルを示す図である。
横軸は周波数、縦軸は電力である。フィルタ５及びフィルタ６がない場合、ＤＤＳ３並びにＤＤＳ４は、それぞれｆ_{ｓｐｒｓ１}（ｔ_１）、ｆ_{ｓｐｒｓ１}（ｔ_２）及びｆ_{ｓｐｒｓ１}（ｔ_３）、並びにｆ_{ｓｐｒｓ２}（ｔ_１）、ｆ_{ｓｐｒｓ２}（ｔ_２）及びｆ_{ｓｐｒｓ２}（ｔ_３）をミキサ７に出力する。ミキサ７は、ｆ_{ｓｐｒｓ１}（ｔ_１）−ｆ_{ｓｐｒｓ２}（ｔ_１）、ｆ_{ｓｐｒｓ１}（ｔ_２）−ｆ_{ｓｐｒｓ２}（ｔ_２）及びｆ_{ｓｐｒｓ１}（ｔ_３）−ｆ_{ｓｐｒｓ２}（ｔ_３）をフィルタ８に出力する。スプリアスｆ_{ｓｐｒｓ１}（ｔ）、ｆ_{ｓｐｒｓ２}（ｔ）は、それぞれｆ_１（ｔ）、ｆ_２（ｔ）の２倍高調波である。したがって、ｆ_{ｓｐｒｓ１}（ｔ_１）−ｆ_{ｓｐｒｓ２}（ｔ_１）＝ｆ_{ｓｐｒｓ１}（ｔ_２）−ｆ_{ｓｐｒｓ２}（ｔ_２）＝ｆ_{ｓｐｒｓ１}（ｔ_３）−ｆ_{ｓｐｒｓ２}（ｔ_３）であり、ミキサ７が出力するスプリアスｆ_{ｓｐｒｓ１}（ｔ）−ｆ_{ｓｐｒｓ２}（ｔ）は、時間によらず一定値をもつ。スプリアスｆ_{ｓｐｒｓ１}（ｔ）−ｆ_{ｓｐｒｓ２}（ｔ）がフィルタ８の通過帯域内に存在すると、フィルタ８は、スプリアスを抑圧できないので、フィルタ８からスプリアスは出力される。このように、フィルタ５及びフィルタ６が無い場合、ｔ_１、ｔ_２、ｔ_３において、スプリアスが存在するので、その平均電力は大きくなる。なお、ｆ_{ｓｐｒｓ１}（ｔ）−ｆ_{ｓｐｒｓ２}（ｔ）＝２ｆ_１（ｔ）−２ｆ_２（ｔ）＝２ｆ_ｏｕｔである。

以上のように実施の形態１によれば、ＤＤＳ３の所望出力信号ｆ_１（ｔ）とＤＤＳ４の所望出力信号ｆ_２（ｔ）との周波数差が時間によらず一定であり、ＤＤＳ３、ＤＤＳ４のスプリアスが、それぞれフィルタ５、フィルタ６の通過帯域外にある時間が存在するように、ＤＤＳ制御回路２は、ｆ_１（ｔ）及びｆ_２（ｔ）を制御し、ミキサ７は、フィルタ５の出力信号とフィルタ６の出力信号とを混合し、その差周波を本信号発生器の出力信号として出力する。ｆ_１（ｔ）及びｆ_２（ｔ）を変化させているが、その周波数差は一定であるので、その差周波はミキサ７から時間によらず出力される。一方、スプリアスは、フィルタ５及びフィルタ６の通過帯域外にある時間が存在し、フィルタ５及びフィルタ６で抑圧されるので、その時間、スプリアスはミキサ７から出力されない。このため、本信号発生器は、差周波である所望出力信号に対して、所望出力信号の近傍に存在するスプリアスの平均電力を小さくすることができる。

なお、ＤＤＳ３の所望出力信号ｆ_１（ｔ）とＤＤＳ４の所望出力信号ｆ_２（ｔ）との周波数差が時間によらず一定であり、ミキサ７が、所望出力信号として、差周波ｆ_１（ｔ）−ｆ_２（ｔ）を出力する場合を説明したが、ｆ_１（ｔ）ｆ_２（ｔ）との周波数和が時間によらず一定であり、ミキサ７が、所望出力信号として、和周波ｆ_１（ｔ）＋ｆ_２（ｔ）を出力するようにしても良い。

図１６は、実施の形態１に係るｆ_１（ｔ）とｆ_２（ｔ）との周波数和が時間によらず一定である場合におけるｆ_１（ｔ）及びｆ_２（ｔ）の制御の一例を示す図である。
図１６において、ｆ_ｏｕｔ＝ｆ_１（ｔ）＋ｆ_２（ｔ）である。ｆＢＷは、ｆ_１（ｔ）及びｆ_２（ｔ）の周波数帯域幅である。ＤＤＳ制御回路２は、ｆ_１（ｔ）を増加させる分、ｆ_２（ｔ）を減少させて、ｆ_１（ｔ）＋ｆ_２（ｔ）が一定になるようにｆ_１（ｔ）及びｆ_２（ｔ）を制御する。

実施の形態２
実施の形態１では、ＤＤＳ制御回路２が、周波数データｋ_１（ｔ）をＤＤＳ３に出力し、周波数データｋ_２（ｔ）をＤＤＳ４に出力し、ＤＤＳ３及びＤＤＳ４は、内部で、入力されたディジタルの周波数データをディジタルの振幅データに変換し、ディジタルの振幅データからアナログ信号を生成していた。ここで、ディジタルの振幅データとは、時間に対する振幅値のデータであり、量子化されたディジタル正弦波信号のデータである。
実施の形態２では、ＤＤＳの代わりにＤＡＣを用いることにより、直接、ディジタルの振幅データをＤＡＣに入力し、ディジタルの振幅データからアナログ信号を生成する構成を説明する。これにより、実施の形態２の信号発生器は、周波数データを振幅データに変換する必要がなくなり、高速にアナログ信号を生成できる。

図１７は、実施の形態２に係る信号発生器の一構成例を示す構成図である。
図１７において図１と同一の符号は、同一または相当の部分を表している。図１７において、Ａ_１（ｔ）は、ｆ_１（ｔ）の振幅データであり、Ａ_２（ｔ）は、ｆ_２（ｔ）の振幅データである。
実施の形態２では、実施の形態１におけるＤＤＳ３とＤＤＳ４との代わりに、それぞれＤＡＣ１３とＤＡＣ１４とを用いる。また、ＤＤＳ制御回路２の代わりにＤＡＣ制御回路１２を用いる。

ＤＡＣ制御回路１２は、ＤＡＣ１３とＤＡＣ１４とにそれぞれ振幅データＡ_１（ｔ）、Ａ_２（ｔ）を出力し、ＤＡＣ１３及びＤＡＣ１４の出力アナログ信号の周波数を制御する制御回路である。ＤＡＣ制御回路１２のクロック端子には、基準信号源１の出力端子が接続され、ＤＡＣ制御回路１２の第１の出力端子には、ＤＡＣ１３の入力端子が接続され、ＤＡＣ制御回路１２の第２の出力端子には、ＤＡＣ１４の入力端子が接続される。ＤＡＣ制御回路１２は、入力されたｆ_ｏｕｔを示すデータから振幅データを計算する演算回路を有する。また、ＤＡＣ制御回路１２は、ｆ_ｏｕｔ、フィルタ５及びフィルタ６の遮断周波数を記憶するメモリを有する。例えば、ＤＡＣ制御回路１２には、高速にディジタル信号の演算処理を行うことができるＦＰＧＡなどが用いられる。

図１８は、実施の形態２に係るＤＡＣ制御回路１２におけるＡ_１（ｔ）及びＡ_２（ｔ）の演算手順の一例を示すフローチャートである。このとき、ｆ_ｃ１とｆ_ｃ２のどちらか，もしくは両方ともがｆ_ｏｕｔよりも大きいとする。また、フローチャートにおいて２つの値を比較して次のステップを決定する際、両者が等しい場合は、どちらのステップに進んでも良い。

まず、ステップＳ２０１において、ＤＡＣ制御回路１２にｆ_ｏｕｔを示すデータが入力され、ｆ_ｏｕｔが設定される。
次に、ステップＳ２０２において、ＤＡＣ制御回路１２は、自身のメモリからｆ_ｃ１及びｆ_ｃ２を読み出す。
次に、ステップＳ２０３において、ｆ_ｃ１とｆ_ｃ２とを比較する。ｆ_ｃ１＞ｆ_ｃ２の場合、ステップＳ２０４に進み、ｆ_ｃ１＜ｆ_ｃ２の場合、ステップＳ２０９に進む。

次に、ステップＳ２０４において、ＤＡＣ制御回路１２は、ｆ_１ｍｉｎ＝ｆ_ｏｕｔと決定し、ｆ_２ｍｉｎ＝０と決定する。ｆ_１ｍｉｎは、ｆ_１（ｔ）の最小値であり、ｆ_２ｍｉｎは、ｆ_２（ｔ）の最小値である。

次に、ステップＳ２０５において、ＤＡＣ制御回路１２は、ｆ_ｃ１−ｆ_ｃ２とｆ_ｏｕｔとを比較する。ｆ_ｃ１−ｆ_ｃ２＞ｆ_ｏｕｔの場合、ステップＳ２０６に進み、ｆ_ｃ１−ｆ_ｃ２＜ｆ_ｏｕｔの場合、ステップＳ２０８に進む。

次に、ステップＳ２０６において、ＤＡＣ制御回路１２は、ｆ_１ｍａｘ＝ｆ_ｃ２＋ｆ_ｏｕｔと決定し、ｆ_２ｍａｘ＝ｆ_ｃ２と決定する。ｆ_１ｍａｘは、ｆ_１（ｔ）の最大値であり、ｆ_２ｍａｘは、ｆ_２（ｔ）の最大値である。

次に、ステップＳ２０７において、ＤＡＣ制御回路１２は、ｆ_１（ｔ）及びｆ_２（ｔ）を計算する。ｆ_１（ｔ）は、ｆ_１ｍｉｎとｆ_１ｍａｘとの間において正弦波で変化するように、ＤＡＣ制御回路１２は、以下の式（１５）からｆ_１（ｔ）を算出する。同様に、ＤＡＣ制御回路１２は、以下の式（１６）からｆ_２（ｔ）を算出する。Ｔは、ｆ_１（ｔ）及びｆ_２（ｔ）が正弦波で変化するときの周期である。

ＤＡＣ制御回路１２は、ｆ_１（ｔ）及びｆ_２（ｔ）を求めた後、以下の式（１７）及び式（１８）で対応づけられるＡ_１（ｔ）及びＡ_２（ｔ）を読みだす。ここで、ＤＡＣ制御回路１２は、予め周波数データと振幅データの変換テーブルを用意しておき、ｆ_１（ｔ）及びｆ_２（ｔ）をアドレスとして、対応するＡ_１（ｔ）及びＡ_２（ｔ）を読みだす。このようにすることで、周波数データから振幅データを計算する必要がなくなるので、処理の高速化が図れる。なお、ＤＡＣ制御回路１２は、式（１７）及び式（１８）を用いて、Ａ_１（ｔ）及びＡ_２（ｔ）を算出するようにしても良い。

なお、ここでは、ｆ_１（ｔ）、ｆ_２（ｔ）、Ａ_１（ｔ）及びＡ_２（ｔ）正弦波を仮定しているが、三角波でも良いし、矩形波でも良い。

次に、ステップＳ２０８において、ＤＡＣ制御回路１２は、ｆ_１ｍａｘ＝ｆ_ｃ１と決定し、ｆ_２ｍａｘ＝ｆ_ｃ１−ｆ_ｏｕｔと決定する。その後、ステップＳ２０７に進むが、ステップＳ２０７の処理は上述した通りなので、説明を省略する。

次に、ステップＳ２０９において、ＤＡＣ制御回路１２は、ｆ_１ｍｉｎ＝０と決定し、ｆ_２ｍｉｎ＝ｆ_ｏｕｔと決定する。

次に、ステップＳ２１０において、ＤＡＣ制御回路１２は、ｆ_ｃ２−ｆ_ｃ１とｆ_ｏｕｔとを比較する。ｆ_ｃ２−ｆ_ｃ１＞ｆ_ｏｕｔの場合、ステップＳ２１１に進み、ｆ_ｃ２−ｆ_ｃ１＜ｆ_ｏｕｔの場合、ステップＳ２１２に進む。

次に、ステップＳ２１１において、ＤＡＣ制御回路１２は、ｆ_１ｍａｘ＝ｆ_ｃ１と決定し、ｆ_２ｍａｘ＝ｆ_ｃ１＋ｆ_ｏｕｔと決定する。その後、ステップＳ２０７に進むが、ステップＳ２０７の処理は上述した通りなので、説明を省略する。

ステップＳ２１２において、ＤＡＣ制御回路１２は、ｆ_１ｍａｘ＝ｆ_ｃ２−ｆ_ｏｕｔと決定し、ｆ_２ｍａｘ＝ｆ_ｃ２と決定する。その後、ステップＳ２０７に進むが、ステップＳ２０７の処理は上述した通りなので、説明を省略する。以上で、図１８のフローチャートの説明を終了する。

ＤＡＣ制御回路１２は、図１におけるＤＤＳ３またはＤＤＳ４が有する加算器、ラッチ、ＲＯＭを、ＤＤＳ制御回路２に組み込んだ形としても良い。更に、ＤＡＣ制御回路１２は、演算回路を有さず、入力されたｆ_ｏｕｔに対応するｆ_１（ｔ）及びｆ_２（ｔ）の振幅データを記憶しておくメモリを有するようにしても良い。この場合、ＤＡＣ制御回路１２は、基準信号源１からのクロック信号に同期し、入力されたｆ_ｏｕｔを示すデータをアドレスとしてｆ_１（ｔ）及びｆ_２（ｔ）の振幅データを読み出し、それぞれの振幅データをそれぞれＤＡＣ１３、ＤＡＣ１４に出力する。これにより、ｆ_１（ｔ）及びｆ_２（ｔ）の振幅データを求める演算回路が必要なくなるので、ＤＡＣ制御回路１２の消費電力低減、高速化を図ることができる。

ＤＡＣ１３は、基準信号１から出力されたクロック信号に同期して、Ａ_１（ｔ）からｆ_１（ｔ）のアナログ信号を生成する回路である。ＤＡＣ１３の入力端子には、ＤＡＣ制御回路１２の第１の出力端子が接続され、ＤＡＣ１３の出力端子には、フィルタ５の入力端子が接続され、ＤＡＣ１３のクロック端子には、基準信号源１の出力端子が接続される。例えば、ＤＡＣ１３には、抵抗ラダー型ＤＡＣやΔΣ型ＤＡＣが用いられる。ＤＡＣ１３は、ディジタルの振幅データからアナログ信号を生成する回路であればどのような構成のＤＡＣを用いても良い。

ＤＡＣ１４は、基準信号１から出力されたクロック信号に同期して、Ａ_２（ｔ）からｆ_２（ｔ）のアナログ信号を生成する回路である。ＤＡＣ１４の入力端子には、ＤＡＣ制御回路１２の第２の出力端子が接続され、ＤＡＣ１４の出力端子には、フィルタ６の入力端子が接続され、ＤＡＣ１４のクロック端子には、基準信号源１の出力端子が接続される。例えば、ＤＡＣ１４には、抵抗ラダー型ＤＡＣやΔΣ型ＤＡＣが用いられる。ＤＡＣ１４は、ディジタルの振幅データからアナログ信号を生成する回路であればどのような構成のＤＡＣを用いても良い。

次に、実施の形態２の動作について説明する。
ＤＡＣ制御回路１２は、基準信号源１から出力されたクロック信号に同期して、上記（条件１）から（条件３）を満たすＡ_１（ｔ）とＡ_２（ｔ）とを、それぞれＤＡＣ１３とＤＡＣ１４とに出力する。

ＤＡＣ１３は、基準信号１から出力されたクロック信号に同期して、Ａ_１（ｔ）からｆ_１（ｔ）のアナログ信号を生成し、フィルタ６に出力する。ＤＡＣ１３の出力信号は、ｆ_１（ｔ）のアナログ信号の他に、ｆ_１（ｔ）の高調波や高調波のイメージ成分などのスプリアスを含む。

ＤＡＣ１４は、基準信号１から出力されたクロック信号に同期して、Ａ_２（ｔ）からｆ_２（ｔ）のアナログ信号を生成し、フィルタ５に出力する。ＤＡＣ１４の出力信号は、周波数ｆ_２（ｔ）のアナログ信号の他に、ｆ_２（ｔ）の高調波や高調波のイメージ成分などのスプリアスを含む。

これ以降のフィルタ５、フィルタ６、ミキサ７、フィルタ８の動作は、実施の形態１と同様であるため説明を省略する。

以上のように実施の形態２によれば、ＤＤＳではなく、ＤＡＣを用いても実施の形態１と同様の効果を奏することができる。加えて、ＤＡＣ制御回路１２は、振幅データをＤＡＣ１３及びＤＡＣ１４に出力するので、周波数データから振幅データを演算する必要がなくなり、実施の形態２の信号発生器は、信号生成の高速化を図ることができる。

実施の形態３
実施の形態１では、ＤＤＳ制御回路２は、ＤＤＳ３、ＤＤＳ４にそれぞれ出力するｋ_１（ｔ）、ｋ_２（ｔ）を時間変化させることによって、ｆ_１（ｔ）、ｆ_２（ｔ）を変化させていた。実施の形態３では、ｋ_１（ｔ）、ｋ_２（ｔ）を変化させることに加えて、クロック信号ｆ_ＣＬＫ１（ｔ）、ｆ_ＣＬＫ２（ｔ）を変化させ、ｆ_１（ｔ）、ｆ_２（ｔ）を高精度に制御する。

図１９は、実施の形態３に係る信号発生器の一構成例を示す構成図である。
図１９において図１と同一の符号は、同一または相当の部分を表している。
実施の形態３では、実施の形態１におけるＤＤＳ制御回路２の代わりにＤＤＳ制御回路２１を用い、基準信号源１とＤＤＳ３との間にクロック可変回路２２（第１のクロック可変回路の一例）を挿入し、基準信号源１とＤＤＳ４との間にクロック可変回路２３（第２のクロック可変回路の一例）を挿入している。クロック可変回路は、以下ＣＬＫ可変回路と言う。ｍ_１（ｔ）は、ＣＬＫ可変回路２２の出力周波数を制御する制御信号であり、ｍ_２（ｔ）は、ＣＬＫ可変回路２３の出力周波数を制御する制御信号である。ｆ_ＣＬＫ１（ｔ）は、ＣＬＫ可変回路２２が出力するＤＤＳ３のクロック信号の周波数であり、ｆ_ＣＬＫ２（ｔ）は、ＣＬＫ可変回路２３が出力するＤＤＳ４のクロック信号の周波数である。

ＤＤＳ制御回路２１は、所望の出力周波数ｆ_ｏｕｔを示すデータが入力され、ＣＬＫ可変回路２２及びＣＬＫ可変回路２３が出力するクロック信号を制御し、ＤＤＳ３及びＤＤ４の出力周波数を制御する制御回路である。ＤＤＳ制御回路２１は、ＣＬＫ可変回路２２、ＣＬＫ可変回路２３にそれぞれｍ_１（ｔ）、ｍ_２（ｔ）を出力し、ＤＤＳ３、ＤＤＳ４にそれぞれｋ_１（ｔ）、ｋ_２（ｔ）を出力することによって、ＣＬＫ可変回路２２及びＣＬＫ可変回路２３の出力周波数、ＤＤＳ３及びＤＤＳ４の出力周波数を制御する。ＤＤＳ制御回路２１のクロック端子は、基準信号源１の出力端子に接続され、ＤＤＳ制御回路２１の第１の制御信号出力端子は、ＣＬＫ可変回路２２の制御端子に接続され、ＤＤＳ制御回路２１の第２の制御信号出力端子は、ＣＬＫ可変回路２３の制御端子に接続され、ＤＤＳ制御回路２１の第１の出力端子は、ＤＤＳ３の入力端子に接続され、ＤＤＳ制御回路２１の第２の出力端子は、ＤＤＳ４の入力端子に接続される。ＤＤＳ制御回路２１は、ディジタル信号を演算する演算回路を有する。ＤＤＳ制御回路２１は、例えば、高速にディジタル信号の演算処理を行うことができるＦＰＧＡなどが用いられる。ＤＤＳ制御回路２１は、フィルタ５及びフィルタ６の通過帯域、ｍ_１（ｔ）とｆ_ＣＬＫ１（ｔ）との関係、ｍ_２（ｔ）とｆ_ＣＬＫ２（ｔ）との関係を記憶するメモリを有する。また、ＤＤＳ制御回路２１は、ｆ_ｏｕｔを記憶するメモリを有しても良い。

図２０は、実施の形態３に係るＤＤＳ制御回路２１におけるｋ_１（ｔ）、ｋ_２（ｔ）、ｍ_１（ｔ）、ｍ_２（ｔ）の演算手順の一例を示すフローチャート図である。
ｆ_１（ｔ）、ｆ_ＣＬＫ１（ｔ）、ｋ_１（ｔ）及びｍ_１（ｔ）に関するフローチャートであるが、ｆ_２（ｔ）、ｆ_ＣＬＫ２（ｔ）、ｋ_２（ｔ）及びｍ_２（ｔ）に対しても同様である。代表して、ｆ_１（ｔ）、ｆ_ＣＬＫ１（ｔ）、ｋ_１（ｔ）及びｍ_１（ｔ）の場合を説明する。

まず、Ｓ３０１において、ＤＤＳ制御回路２１は、ｆ_１（ｔ）を設定する。ＤＤＳ制御回路２１は、図２のフローチャートにより、ｆ_１（ｔ）の変化を決定しても良いし、予め決まったｆ_１（ｔ）をメモリに保存しておき、そのｆ_１（ｔ）を読みだしても良い。

次に、ステップＳ３０２において、ＤＤＳ制御回路２１は、以下の式（１９）により、時刻ｔにおけるｆ_ＣＬＫ１（ｔ）を算出する。ｆ_{ＣＬＫ＿ｍａｘ}は、ＣＬＫ可変回路２２及びＣＬＫ可変回路２３で生成できる最大の周波数である。Ｒは、ＣＬＫ可変回路２２及びＣＬＫ可変回路２３の周波数分解能を表す値であり、正の整数である。ｒは、正の整数で、ｆ_ＣＬＫ１（ｔ）を制御する変数である。初めてステップＳ３０２の処理を行う場合、ＤＤＳ制御回路２１は、ｒ＝Ｒと設定する。

ＣＬＫ可変回路２２及びＣＬＫ可変回路２３が出力する周波数の最小ステップΔｆは、以下の式（２０）で表される。

次に、ステップＳ３０３において、ＤＤＳ制御回路２１は、算出したｆ_ＣＬＫ１（ｔ）と以下の式（２１）とから周波数データｎ_１（ｔ）を算出する。ｎ_１（ｔ）は、ＤＤＳ３の周波数分解能を考慮せずに決定されるので、理想状態の周波数データである。

次に、ステップＳ３０４において、ＤＤＳ制御回路２１は、算出したｎ_１（ｔ）に最も近い周波数データｋ_１（ｔ）を選択する。ＤＤＳ制御回路２１は、ＤＤＳ３が出力できる周波数ｋ_１（ｔ）を保持したメモリから、ｎ_１（ｔ）に最も近いｋ_１（ｔ）を選択する。

次に、ステップＳ３０５において、ｎ_１（ｔ）に対するｋ_１（ｔ）の誤差｜ｎ_１（ｔ）−ｋ_１（ｔ）｜を算出する。｜ｎ_１（ｔ）−ｋ_１（ｔ）｜と予め設定された許容誤差Ａとを比較し、｜ｎ_１（ｔ）−ｋ_１（ｔ）｜≦Ａであれば、ｋ_１（ｔ）及びｆ_ＣＬＫ１（ｔ）は決定され、ステップＳ３０６に進む。これに対して、｜ｎ_１（ｔ）−ｋ_１（ｔ）｜＞Ａであれば、ｋ_１（ｔ）及びｆ_ＣＬＫ１（ｔ）は決定されず、ステップＳ３０７に進む。

次に、ステップＳ３０６において、ＤＤＳ制御回路２１は、以下の式（２２）から、ｍ_１（ｔ）を算出し、ｍ_１（ｔ）及びステップＳ３０５で決定したｋ_１（ｔ）をＤＤＳ３に出力し、時刻ｔにおけるフローを終了する。ＤＤＳ制御回路２１は、時刻ｔごとにステップＳ３０２〜ステップＳ３０６の処理を行う。式（２２）において、ｆ_ＣＬＫは、基準信号源１が出力するクロック信号の周波数である。ただし、式（２２）は、ＣＬＫ可変回路２２及びＣＬＫ可変回路２３がＰＬＬの場合の式である。

次に、ステップＳ３０７において、ＤＤＳ制御回路２１は、｜ｎ_１（ｔ）−ｋ_１（ｔ）｜が許容誤差Ａを満たさなかったので、ｒの値を１減らし、ステップＳ３０２に進む。ｒの値を１減らすことは、ｆ_ＣＬＫ１（ｔ）を式（２０）のΔｆだけ、低くすることを意味する。

その後、上記で説明したように、ステップＳ３０２〜ステップＳ３０５処理を行うが、｜ｎ_１（ｔ）−ｋ_１（ｔ）｜が、許容誤差Ａを満足するまで、ステップＳ３０２〜ステップＳ３０５、ステップＳ３０７の処理のループを行う。ただし、どうしても許容誤差Ａを満たさない場合は、最も誤差の小さいｋ_１（ｔ）及びｆ_ＣＬＫ１（ｔ）を選択する。予め設定したループ回数を超えた場合に、ｋ_１（ｔ）及びｆ_ＣＬＫ１（ｔ）を選択しても良いし、ｋ_１（ｔ）及びｆ_ＣＬＫ１（ｔ）が所定時間以上決まらなかった場合に、ｋ_１（ｔ）及びｆ_ＣＬＫ１（ｔ）を選択するようにしても良い。その後、ステップＳ３０７に進み、フローを終了する。

以上説明したフローチャートは、できるだけ高いクロック周波数で周波数データを生成できるので、周波数ｆ_１（ｔ）とｆ_２（ｔ）の信号の量子化雑音を小さくできる。したがって、ｆ_１（ｔ）とｆ_２（ｔ）とから生成されるｆ_ｏｕｔの信号の量子化雑音を低減できる。さらに、ＤＤＳ制御回路２１は、クロック周波数と周波数データの２つのパラメータを変化させるので、クロック周波数を変化させないときに比べて、ｆ_１（ｔ）及びｆ_２（ｔ）の周波数ステップを小さくでき、ｆ_１（ｔ）及びｆ_２（ｔ）の周波数分解能が向上する。これにより、ｆ_ｏｕｔの周波数分解能が改善する。ここで、図２０のフローチャートの説明を終了する。

ＤＤＳ制御回路２１は、入力されたｆ_ｏｕｔを示すデータに対応するｋ_１（ｔ）、ｋ_２（ｔ）、ｆ_ＣＬＫ１（ｔ）、ｆ_ＣＬＫ２（ｔ）のデータを記憶しておくメモリを有してもよい。この場合、ＤＤＳ制御回路２１は、基準信号源１からのクロック信号に同期し、入力されたｆ_ｏｕｔを示すデータをアドレスとしてｋ_１（ｔ）、ｋ_２（ｔ）、ｆ_ＣＬＫ１（ｔ）、ｆ_ＣＬＫ２（ｔ）のデータを読み出し、それぞれＤＤＳ３、ＤＤＳ４、ＣＬＫ可変回路２２、ＣＬＫ可変回路２３に出力する。

ＣＬＫ可変回路２２は、基準信号源１が出力したクロック信号に同期して、ＤＤＳ制御回路２１が出力する制御信号ｍ_１（ｔ）から、ｆ_ＣＬＫ１（ｔ）の信号を生成する回路である。ＣＬＫ回路２２の入力端子は、基準信号源１の出力端子に接続され、ＣＬＫ回路２２の制御端子は、ＤＤＳ制御回路２１の第１の制御信号出力端子に接続され、ＣＬＫ回路２２の制御端子は、ＤＤＳ３のクロック端子に接続される。例えば、ＣＬＫ可変回路２２には、ＰＬＬを用いることができる。ＰＬＬの場合、ｍ_１（ｔ）は、ＰＬＬ内の分周器の分周比を制御する信号である。その場合、ＣＬＫ可変回路２２は、基準信号源１が出力するｆ_ＣＬＫに同期して、周波数安定度の高いｆ_ＣＬＫ１（ｔ）を生成することができる。ＣＬＫ可変回路２２は、ＤＤＳ３にクロック信号として周波数ｆ_ＣＬＫ１（ｔ）の信号を出力する。

ＣＬＫ可変回路２３は、基準信号源１が出力したクロック信号に同期して、ＤＤＳ制御回路２１が出力する制御信号ｍ_２（ｔ）から、ｆ_ＣＬＫ２（ｔ）の信号を生成する回路である。ＣＬＫ回路２３の入力端子は、基準信号源１の出力端子に接続され、ＣＬＫ回路２３の制御端子は、ＤＤＳ制御回路２１の第２の制御信号出力端子に接続され、ＣＬＫ回路２３の出力端子は、ＤＤＳ４のクロック端子に接続される。例えば、ＣＬＫ可変回路２３には、ＰＬＬを用いることができる。ＰＬＬの場合、ｍ_２（ｔ）は、ＰＬＬ内の分周器の分周比を制御する信号である。その場合、ＣＬＫ可変回路２３は、基準信号源１が出力するｆ_ＣＬＫに同期して、周波数安定度の高いｆ_ＣＬＫ２（ｔ）を生成することができる。ＣＬＫ可変回路２３は、ＤＤＳ４にクロック信号として周波数ｆ_ＣＬＫ２（ｔ）の信号を出力する。

次に、実施の形態３の動作について説明する。

ＤＤＳ制御回路２１は、基準信号源１が出力したクロック信号に同期して、所望の出力信号周波数ｆ_ｏｕｔから、式（１）及び式（２）に基づいて、上記（条件１）から（条件３）を満たすｋ_１（ｔ）、ｋ_２（ｔ）、ｍ_１（ｔ）及びｍ_２（ｔ）を計算する。そして、ＤＤＳ制御回路２１は、ＤＤＳ３、ＤＤＳ４にそれぞれｋ_１（ｔ）、ｋ_２（ｔ）を出力し、ＣＬＫ可変回路２２、ＣＬＫ可変回路２３に、それぞれｍ_１（ｔ）、ｍ_２（ｔ）を出力する。ここで、ＤＤＳ制御回路２１における計算及び計算結果の出力は、クロック信号ｆ_ＣＬＫに同期して行う。

ＣＬＫ可変回路２２は、基準信号源１から入力されたクロック信号ｆ_ＣＬＫに同期して、ＤＤＳ制御回路２１が出力したｍ_１（ｔ）と基準信号源１が出力したｆ_ＣＬＫとからｆ_ＣＬＫ１（ｔ）の信号を生成する。例えば、ＣＬＫ可変回路２２がＰＬＬの場合、ｆ_ＣＬＫのｍ_１（ｔ）倍の周波数であるｆ_ＣＬＫ１（ｔ）を生成する。ＣＬＫ可変回路２２は、生成したｆ_ＣＬＫ１（ｔ）をＤＤＳ３に出力する。

ＣＬＫ可変回路２３は、基準信号源１から入力されたクロック信号に同期して、ＤＤＳ制御回路２１が出力したｍ_２（ｔ）と基準信号源１が出力したｆ_ＣＬＫとからｆ_ＣＬＫ２（ｔ）の信号を生成する。例えば、ＣＬＫ可変回路２３がＰＬＬの場合、ｆ_ＣＬＫのｍ_２（ｔ）倍の周波数であるｆ_ＣＬＫ２（ｔ）を生成する。ＣＬＫ可変回路２３は、生成したｆ_ＣＬＫ2（ｔ）をＤＤＳ４に出力する。

ＤＤＳ３は、ＤＤＳ制御回路２１が出力したｋ_１（ｔ）とＣＬＫ可変回路２２が出力したｆ_ＣＬＫ１（ｔ）とから、式（１）に基づいてｆ_１（ｔ）を生成し、ｆ_１（ｔ）をフィルタ５に出力する。

ＤＤＳ４は、ＤＤＳ制御回路２１が出力したｋ_２（ｔ）とＣＬＫ可変回路２３が出力したｆ_ＣＬＫ２（ｔ）とから、式（２）に基づいてｆ_２（ｔ）を生成し、ｆ_２（ｔ）をフィルタ５に出力する。

これ以降のフィルタ５、フィルタ６、ミキサ７、フィルタ８の動作は、実施の形態１と同様であるため説明を省略する。

なお、ＤＤＳ３、ＤＤＳ４が、それぞれｆ_１（ｔ）、ｆ_２（ｔ）を生成するとき、ｆ_１（ｔ）及びｆ_２（ｔ）が（条件１）から（条件３）を満たしていれば、ｋ_１（ｔ）、ｋ_２（ｔ）が固定の値で、ｆ_ＣＬＫ１（ｔ）、ｆ_ＣＬＫ２（ｔ）が時間変化しても良い。また、ｆ_１（ｔ）及びｆ_２（ｔ）の周波数変化を細かく制御するために、ｋ_１（ｔ）、ｋ_２（ｔ）、ｆ_ＣＬＫ１（ｔ）、ｆ_ＣＬＫ２（ｔ）の全てが時間変化しても良い。

以上のように、実施の形態３によれば、周波数データｋ_１（ｔ）、ｋ_２（ｔ）だけでなく、ＣＬＫ可変回路２２、ＣＬＫ可変回路２３を用いてＤＤＳ３、ＤＤＳ４のクロック信号ｆ_ＣＬＫ１（ｔ）、ｆ_ＣＬＫ２（ｔ）を可変にする。そして、可変したクロック信号に対して周波数データを決定するので、クロック信号の周波数を高くすることで、周波数ｆ_１（ｔ）およびｆ_２（ｔ）の信号の量子化雑音を低減できる。これにより、ｆ_１（ｔ）とｆ_２（ｔ）とから生成されるｆ_ｏｕｔの信号の量子化雑音を低減できる。また、実施の形態３の信号発生器は、ｋ_１（ｔ）及びｆ_ＣＬＫ１（ｔ）の２つのパラメータを変化させてｆ_１（ｔ）を生成でき、ｋ_２（ｔ）及びｆ_ＣＬＫ２（ｔ）の２つのパラメータを変化させてｆ_２（ｔ）を生成できるため、ｆ_１（ｔ）及びｆ_２（ｔ）の周波数分解能が向上する。したがって、実施の形態３の信号発生器は、より細かい周波数ステップで出力信号ｆ_ｏｕｔを出力できる。

１ 基準信号源、２ ２１ ＤＤＳ制御回路、３ ４ ＤＤＳ、５ ６ ８ フィルタ、７ ミキサ、１２ ＤＡＣ制御回路、 １３ １４ ＤＡＣ、２２ ２３ ＣＬＫ可変回路。

Claims (5)

1. クロック信号に同期して、第１の信号及び前記第１の信号に依存して生成される第１のスプリアスを含む信号を生成する第１の信号源と、
   前記クロック信号に同期して、第２の信号及び前記第２の信号に依存して生成される第２のスプリアスを含む信号を生成する第２の信号源と、
   第１の通過帯域を有し、前記第１の信号源が生成した信号のうち前記第１の通過帯域外に存在する信号を抑圧する第１のフィルタと、
   第２の通過帯域を有し、前記第２の信号源が生成した信号のうち前記第２の通過帯域外に存在する信号を抑圧する第２のフィルタと、
   前記第１のフィルタが出力した信号と前記第２のフィルタが出力した信号とを混合し、混合した信号を出力する混合器と、
   前記第１の信号と前記第２の信号との周波数差または周波数和が一定であって、かつ前記第１のスプリアスが、前記第１のフィルタの前記第１の通過帯域外に移動するように、または前記第２のスプリアスが、前記第２のフィルタの前記第２の通過帯域外に移動するように、前記第１の信号源及び前記第２の信号源を制御する制御回路と
   を備えたことを特徴とする信号発生器。
2. 前記制御回路は、前記第１のフィルタの前記第１の通過帯域外に前記第１のスプリアスが存在する時間より、前記第１のフィルタの前記第１の通過帯域外に前記第１の信号が存在する時間が短く、前記第２のフィルタの前記第２の通過帯域外に前記第２のスプリアスが存在する時間より、前記第２のフィルタの前記第２の通過帯域外に前記第２の信号が存在する時間が短くなるように、前記第１の信号源及び前記第２の信号源を制御することを特徴とする信号発生器。
3. 前記第１の信号源及び前記第２の信号源はダイレクトデジタルシンセサイザーであって、
   前記制御回路は、周波数データを用いて前記第１の信号源及び前記第２の信号源を制御することを特徴とする請求項１に記載の信号発生器。
4. 前記第１の信号源及び前記第２の信号源はデジタルアナログ変換回路であって、
   前記制御回路は、振幅データを用いて前記第１の信号源及び前記第２の信号源を制御することを特徴とする請求項１に記載の信号発生器。
5. 前記クロック信号の周波数を変化させ、変化した前記クロック信号を第１の信号源に出力する第１のクロック可変回路と、
   前記クロック信号の周波数を変化させ、変化した前記クロック信号を第２の信号源に出力する第２のクロック可変回路と、
   を備え
   前記制御回路は、前記第１のクロック可変回路及び前記第２のクロック可変回路を制御することを特徴とする請求項１または請求項２に記載の信号発生器。

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