JP2006033414A

JP2006033414A - 位相同期回路

Info

Publication number: JP2006033414A
Application number: JP2004209292A
Authority: JP
Inventors: Eiji Azuma; 栄治東
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2004-07-16
Filing date: 2004-07-16
Publication date: 2006-02-02
Also published as: US20060012440A1; US7253692B2

Abstract

【課題】分周値を記憶する記憶部の容量が少なくてすむ位相同期回路を提供する。
【解決手段】整数部と分数部からなる分周値を切り換えることにより、可変分周器の分数分周を行なう位相同期回路において、
前記分数部を記憶する記憶部と、
前記可変分周器のクロックに基づいて前記記憶部から出力された前記分数部に前記整数部を加え、前記可変分周器に出力する分周値を決定するＲＯＭデータ変換部と
を備えることを特徴とする位相同期回路。
【選択図】図１

Description

本発明は、例えば、分数分周を利用して基準周波数よりも細かい周波数分解能の出力周波数を得ることができる位相同期回路に関し、特に分周値を記憶する記憶部の容量が少なくてすむ位相同期回路に関する。

一般に、位相同期回路（ＰＬＬ）とは、入力信号や基準周波数と出力信号との周波数を一致させる電子回路をいう。このような分数分周を利用して分周値の切り換えをすると分周値の切り替えの際にノイズが発生する。

このノイズの問題を回避する方法にノイズシェーピング方式がある。ノイズシェーピング方式とは、ΣΔ（シグマ・デルタ）変調を利用してノイズを広帯域化し、不必要なノイズ成分を信号帯域より高い領域へ追いやるものであり、量子化誤差を殆ど出さずに信号を量子化できる。この様なノイズシェーピング方式を用いた位相同期回路の文献としては以下のようなものがある。

特開２００２−１６４９４号公報

ところで、従来の位相同期回路には、可変分周器の出力が変化するたびに分周値を演算する方法の他、分周値を予め計算してメモリに記憶し、分周の際にメモリから分周値を読み出して使用する方法がある。

以下、図６を用いて、特許文献１に記載された分周値を予め計算しておく方法について説明する。図６において、位相同期回路１０は、演算回路１、メモリ回路２、可変分周器３、アドレス生成部４、位相比較器５、ＬＰＦ（ローパスフィルタ）６、電圧制御発振器７を備える。メモリ回路２は、必要な周波数ごとにアドレスを分けて分周値を記憶している。ここで、記憶される分周値は以下の様に表される。

分周値＝Ｎ＋Ｌ／Ａ
Ｎ、Ｌ及びＡは整数であり、Ｎは分周値の整数部、Ｌは分数部の分子、Ａは分数部の分母を表す。

次に、図６の動作を説明する。演算回路１は、可変分周器３の出力周波数に応じた分周値を予め計算し、メモリ回路２に出力する。メモリ回路２は演算回路１から出力された分周値を記憶する。アドレス生成部４は、図を省略した入力手段から信号が入力され、この信号と可変分周器３から出力されるクロック信号を使用してメモリ回路２の読み出し番地を特定する。

可変分周器３は、位相比較器５にクロック信号を出力する。位相比較器５は、基準周波数と可変分周器３から入力されたクロック信号を比較する。ＬＰＦ６は、位相比較器５から出力された信号の高周波成分を除去し、電圧制御発振器７に出力する。電圧制御発振器７は、ＬＰＦ６を介して入力された電圧に応じて発振周波数が変化して、可変分周器３に信号を出力する。

ところで、メモリ回路２に記憶される分周値は、整数部Ｎと分数部（Ｌ／Ａ）とにより決定される。また、分周値として必要とされるデータは、１つの整数部Ｎに対してＡ個必要となる。例えば、整数部Ｎが３２個必要な場合には、分周値は３２*Ａ個必要となる。ここで、整数部Ｎは、出力周波数の可変幅に応じて決定されるので、可変幅が短い分には問題はない。

しかし、実際の周波数シンセサイザに使用される位相同期回路の可変分周器３の出力周波数の可変幅は広いため、整数部Ｎが大きい。従って、従来の方式では分周値を格納するためにメモリ回路２に膨大な容量が必要とされていた。

一方、この問題を回避するために、可変分周器の出力が変化するたびに分周値を演算する方法を採用すると、演算時間が長くなるという問題点がある。

本発明の目的は、分周値を記憶する記憶部の容量が少なくてすむ位相同期回路を提供することである。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
整数部と分数部からなる分周値を切り換えることにより、可変分周器の分数分周を行なう位相同期回路において、
前記分数部を記憶する記憶部と、
前記可変分周器のクロックに基づいて前記記憶部から出力された前記分数部に前記整数部を加え、前記可変分周器に出力する分周値を決定するＲＯＭデータ変換部と
を備える。

請求項２記載の発明は、請求項１記載の発明において、
前記記憶部は、前記分数部の分子部入力と前記可変分周器から出力されるクロック信号に基づいて読み出し番地が指定される。

請求項３記載の発明は、請求項１又は２記載の発明において、
前記記憶部は、ΣΔ（シグマ・デルタ）変調による計算アルゴリズムに基づいて算出された分周値を記憶している。

請求項４記載の発明は、請求項１〜３記載の発明において、
前記分数部の分子部入力と前記可変分周器から出力されるクロック信号により前記記憶部のアドレスを特定するアドレス生成部を備える。

請求項５記載の発明は、
整数部と分数部からなる分周値を切り換えることにより、可変分周器の分数分周を行なう位相同期回路において、
前記分数部のみを記憶し、
前記可変分周器のクロックに基づいて前記分数部に前記整数部を加え、前記可変分周器の分周値を決定する。

請求項６記載の発明は、請求項１〜５記載の発明を、
周波数シンセサイザに用いる。

本発明では、次のような効果がある。
記憶部に分周値の分数部のみを記憶したので、記憶部の容量を小さくすることができる。これにより、ＦＰＧＡ（Field Programmable Gate Array）等に内蔵されている小容量のＲＯＭを使用することにより、位相同期回路を実現することができる。また、簡単な構成の加算回路のみで分数分周による分周値を算出できるので、演算回路を必要としない。さらに、分周値の切り換えを高速に行なえるため、基準周波数を高く設定できる。

記憶部は、ΣΔ（シグマ・デルタ）変調による計算アルゴリズムを記憶しているので、
演算回路を必要としない。

基準周波数より細かい周波数分解能にて出力周波数を得ることができる周波数シンセサイザを提供することができる。

以下、図面を用いて本発明の実施形態を説明する。図１は本発明の位相同期回路の一実施例を示した構成例である。ここで図６に示す従来技術と同様なものは同じ番号を付して説明を省略する。

図１において位相同期回路１００は、可変分周器３、アドレス生成部４、位相比較器５、ＬＰＦ６、電圧制御発振器７、ＲＯＭ２０（記憶部）、ＲＯＭデータ変換部２１を備える。ＲＯＭ２０は、整数部と分数部からなる分周値のうち分数部のみを記憶する。分数部は、分数部の分子Ｌと分数部の分母Ａにより、
分数部＝Ｌ／Ａ
と表される。ＲＯＭデータ変換部２１は、ＲＯＭ２０から出力された分数部に整数部入力から入力される整数部を加算する。なお、Ａは分数分周に必要とされる分解能により決定されるが、例えば１０、６４、９９等の数値であり、ＲＯＭ２０から読み出される。

次に、図１の動作を説明する。まず、アドレス生成部４の動作について説明する。アドレス生成部４は、可変分周器３から信号が入力されるとともに、図を省略した入力手段より分子部入力が入力され、これらの信号に基づいてＲＯＭ２０のアドレスを特定する。以下、アドレス生成部４によるＲＯＭ２０のアドレスの特定方法について詳細に説明する。

アドレス生成部４は、可変分周器３から出力されたクロック信号をカウントする。そして、カウントしたクロック数を分子部入力から入力された数値に足し合わせ、これらの数値をＲＯＭ２０の読み出し番地とする。例えば分子部入力から「１００」が入力された場合には、アドレス生成部４は、アドレスを「１００」から順番にカウントする。

クロックを「０」〜「９９」までカウントする場合、「１００」、「１０１」、「１０２」・・・「１９９」とカウントされ、これらの数値をＲＯＭ２０の読み出し番地とする。そして、「９９」を超えてクロックをカウントするとアドレスは「１００」、すなわち最初の番地に戻る。

また、分子部入力から「２００」が入力された場合には、２００から順番に、「２００」、「２０１」、「２０２」・・・「２９９」とカウントされ、これらの値がＲＯＭ２０の読み出し番地となる。そして、「９９」を超えてクロックをカウントされるとアドレスは「２００」に戻る。なお、分子部入力に入力する数値は、図示しない複数のディップスイッチで指定する方法の他、分子部入力に図示しない装置を接続してソフト的に特定しても良い。

次に、この様にしてアドレスを特定されたＲＯＭ２０の動作について図２、図３を参照して説明する。ここでは、分子部入力＝「１」、クロックのカウント数＝「１」、Ａ＝１０とした場合を例として説明する。Ａ＝１０なのでＲＯＭ２０には、

分数部＝Ｌ／Ａ＝０／１０〜９／１０
の数値が格納されている。

図２の様に分子部入力からＬ＝１が入力されると、アドレス生成部４は、Ｌと可変分周器３のクロックに基づいてアドレス生成し、図３（イ）の様にＲＯＭ２０のデータを指定する。ここでは、Ｌ＝１なので上から２行目が選択される。そして、ＲＯＭ２０は、この様に選択されたＲＯＭ２０のデータを図３（ロ）の様にＲＯＭデータ変換部２１に出力する。

ＲＯＭデータ変換部２１は、ＲＯＭ２０から出力された分数部に整数部を足し合わせる。ここでは、整数部入力からＮ＝５が入力されているので、図３（ハ）のようにデータ群に一律に５を加算する。加算の方法は、一般的な加算回路等のハードウェア（図示せず）を用いる。また、この様にして得られる分周値は、

分周値＝（５＋５＋５＋５＋５＋５＋５＋５＋５＋６）／１０
＝５＋１／１０
となるので、一般的な分数分周器の分周値の様に
分周値＝Ｎ＋Ｌ／Ａ
の形式で表現できる。そして、この分周値は図４の様に可変分周器３のクロックに合わせて出力される。この例では、クロックのカウント数「１」、Ｎ＝５なので、１０回目のクロックに同期して分周値６が出力されている。

可変分周器３は、この様にしてＲＯＭデータ変換部２１から出力された分周値に基づいて位相比較器５にクロック信号を出力する。その後の動作は図６に示した従来技術と同様である。

このように分数部のデータのみを記憶しデータ変換するので、分周値の整数部を記憶しなくても分周値を簡単な計算で求めることができ、ＲＯＭ２０の容量は小さくてすむ。

次に、図５を用いてΣΔ（シグマ・デルタ）変調による計算アルゴリズムを利用した分周値の設定方法について説明する。図５は、分数部の分数値の可変幅を大きくして整数部を加算する状態説明図である。

図５（イ）の分周値は、最大２、最小−３、平均分周値は０.３である。これらの数値は、ΣΔ（シグマ・デルタ）変調による計算アルゴリズムを利用してノイズシェーピングを行なう場合の数値である。

図５（ロ）は、この様なΣΔ（シグマ・デルタ）変調を考慮した分周値に整数部Ｎを加えたものである。すなわち、各データに整数部Ｎ＝５を足し合わせるだけで、平均分周値は整数部の数値だけ上昇する。平均分周値は５.３である。

なお、本実施例では位相同期回路の例として周波数シンセサイザを用いたがこれに限定されるものではない。

本発明の位相同期回路の構成例である。本発明の位相同期回路のＲＯＭデータ変換部５の動作説明図である。クロック数と分子部入力Ｌに基づいてＲＯＭデータのアドレスを選択し、データ変換する状態説明図である。可変分周器３のクロックに合わせて分周値が出力される状態説明図である。分数部の分数値の可変幅を大きくして整数部を加算する状態説明図である。従来の位相同期回路の構成例である。

符号の説明

３可変分周器
４アドレス生成部
２０ＲＯＭ
２１ＲＯＭデータ変換部
１００位相同期回路

Claims

整数部と分数部からなる分周値を切り換えることにより、可変分周器の分数分周を行なう位相同期回路において、
前記分数部を記憶する記憶部と、
前記可変分周器のクロックに基づいて前記記憶部から出力された前記分数部に前記整数部を加え、前記可変分周器に出力する分周値を決定するＲＯＭデータ変換部と
を備えることを特徴とする位相同期回路。
前記記憶部は、前記分数部の分子部入力と前記可変分周器から出力されるクロック信号に基づいて読み出し番地が指定されることを特徴とする請求項１記載の位相同期回路。
前記記憶部は、ΣΔ（シグマ・デルタ）変調による計算アルゴリズムに基づいて算出された分周値を記憶していることを特徴とする請求項１又は２記載の位相同期回路。
前記分数部の分子部入力と前記可変分周器から出力されるクロック信号により前記記憶部のアドレスを特定するアドレス生成部を備えることを特徴とする請求項１〜３記載の位相同期回路。
整数部と分数部からなる分周値を切り換えることにより、可変分周器の分数分周を行なう位相同期回路において、
前記分数部のみを記憶し、
前記可変分周器のクロックに基づいて前記分数部に前記整数部を加え、前記可変分周器の分周値を決定することを特徴とする位相同期回路。
周波数シンセサイザに用いたことを特徴とする請求項１〜５記載の位相同期回路。