JP2012518336A - 複数の同調ループを有する周波数シンセサイザ - Google Patents

複数の同調ループを有する周波数シンセサイザ Download PDF

Info

Publication number
JP2012518336A
JP2012518336A JP2011550284A JP2011550284A JP2012518336A JP 2012518336 A JP2012518336 A JP 2012518336A JP 2011550284 A JP2011550284 A JP 2011550284A JP 2011550284 A JP2011550284 A JP 2011550284A JP 2012518336 A JP2012518336 A JP 2012518336A
Authority
JP
Japan
Prior art keywords
frequency
signal
fine tuning
output
coarse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011550284A
Other languages
English (en)
Other versions
JP5762980B2 (ja
Inventor
ファッグ、ラッセル・ジョン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of JP2012518336A publication Critical patent/JP2012518336A/ja
Application granted granted Critical
Publication of JP5762980B2 publication Critical patent/JP5762980B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03DDEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D7/00Transference of modulation from one carrier to another, e.g. frequency-changing
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/22Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
    • H03L7/23Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/185Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using a mixer in the loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/12Indirect frequency synthesis using a mixer in the phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Transceivers (AREA)

Abstract

【解決手段】複数の同調ループ、例えば微同調ループと粗同調ループ、を有する周波数シンセサイザが述べられる。微同調ループは、制限された同調レンジにわたって動作し、細かい周波数分解能を有し得る。粗同調ループは、広い同調レンジにわたって動作し、粗な周波数分解能を有し得る。微同調ループは、参照周波数の参照信号を受信し、細かいステップで調整可能な第1周波数の微同調信号を生成し得る。粗同調ループは、参照信号を受信し、出力信号と微同調信号とに基づいて第2周波数の微同調信号を生成し得る。第2周波数は、粗なステップ、例えば参照周波数の整数倍で調整可能であり得る。出力周波数は、第1周波数及び第2周波数に基づいて決定され得る。
【選択図】図3

Description

この開示は概して電子工学に関し、より具体的には周波数シンセサイザに関する。
周波数シンセサイザは、参照周波数の参照信号を受信して、出力周波数の出力信号を生成する回路である。出力周波数は、所望の出力周波数と与えられた参照周波数に依存して、整数比または非整数比で参照信号に関連し得る。
周波数シンセサイザは、種々の電子デバイスで一般に用いられている。例えば、携帯電話のような無線デバイスは、周波数ダウンコンバートまたはアップコンバートに使用される局部発振器(LO)信号を生成するために周波数シンセサイザを含み得る。この周波数シンセサイザは、固定された周波数の参照信号を受信して、所望の出力周波数のLO信号を生成し得る。出力周波数は可変であり、通信に使用される周波数チャネルに依存し得る。高い性能を得るためには、正確な周波数を有するクリーン(clean)なLO信号を生成することが望ましい。
複数の同調(チューニング:tuning)ループを有し、高い性能と細かい周波数分解能を得ること可能な周波数シンセサイザが、本明細書において述べられる。典型的な設計では、周波数シンセサイザは、微同調ループ及び粗同調ループを含む。各同調ループは、フィードバックループに結合され、その同調ループによって与えられる信号の周波数を調整可能な回路ブロックの組を備え得る。各同調ループは、位相ロックループ(PLL:phase-locked loop)またはいくつかの他の設計で実装され得る。微同調ループは制限された同調レンジにわたって動作し、細かい周波数分解能を有し得る。粗同調ループは広い同調レンジにわたって動作し、粗な周波数分解能を有し得る。同調レンジは、同調ループが動作可能な周波数レンジを指し、従って同調ループによって与えられる信号についての周波数にレンジを指す。他の利点と同様に細かい周波数分解能を有する広い同調レンジは、微同調ループと粗同調ループとの組み合わせで得られ得る。
典型的な設計では、微同調ループは参照周波数の参照信号を受信し、細かいステップで調整可能な第1周波数の微同調信号を生成し得る。粗同調ループもまた参照信号を受信し、出力周波数の出力信号を生成し得る。粗同調ループはまた、出力信号及び微同調信号に基づいて(例えばミキシングすることにより)、第2周波数の粗同調信号を生成し得る。第2周波数は、例えば参照周波数の整数倍である粗なステップで調整可能であり得る。出力周波数は、第1周波数及び第2周波数に基づいて決定され得る。微同調ループ及び粗同調ループは、以下で説明されるように具体化され得る。
本開示の種々の側面及び特徴が、以下で更に詳細に述べられる。
図1は、単一の同調ループを有するフラクショナルN周波数シンセサイザを示す。 図2は、複数の同調ループを有する周波数シンセサイザの典型的な設計を示す。 図3は、図2の周波数シンセサイザ内の微同調及び粗同調ループのブロック図を示す。 図4は、図2の周波数シンセサイザ内の種々の信号のスペクトルグラフを示す。 図5は、微同調及び粗同調ループの周波数応答を示す。 図6は、複数の同調ループを有する周波数シンセサイザの他の典型的な設計を示す。 図7Aは、出力信号を生成する方法を示す。 図7Bは、出力信号を生成する方法を示す。 図7Cは、出力信号を生成する方法を示す。 図8は、無線通信デバイスのブロック図を示す。
本明細書で使用される用語「典型的」は、「例(example)、例証(instance)、または例示(illustration)として与えられること」を意味する。「典型的」として本明細書で説明されたあらゆる設計は、他の設計に対して好適または有利であると解釈される必要はない。
図1は、単一の同調ループを有するフラクショナルN周波数シンセサイザ100のブロック図を示す。参照発振器110は、正確な周波数frefを有する参照信号を生成する。発振器110は、水晶発振器(XO)、電圧制御XO(VCXO)、温度補償XO(TCXO)、またはその他のあるタイプの発振器であり得る。位相周波数検出器132は、参照信号と、マルチモジュラス分周器144からのフィードバック信号を受信し、この2つの信号の位相を比較し、2つの信号間の位相差/位相エラーを示すエラー信号を供給する。チャージポンプ134はエラー信号を受信し、エラー信号に比例する電流信号(または電荷)を生成する。ループフィルタ136は、この電流信号をフィルタリングして制御信号を供給する。電圧制御発振器(VCO)138は制御信号を受信し、制御信号によって決定される周波数foutを有する出力信号を生成する。分周器144は、分周比Nで出力信号を周波数において分割し、フィードバック信号を位相周波数検出器132に供給する。用語「分周比(divider ratio)」、「比(ratio)」、及び「ファクター(factor)」は、しばしば同義的に用いられる。
分周比Nは、非整数値であり得る。そして整数部Qとフラクショナル部(fractional portion)Kとに分解され得る。ここで1≦Q、0<K<1、N=Q+Kである。デルタシグマ変調器(DSM:delta-sigma modulator)150はフラクショナル部Kを受信し、“1”及び“0”のビット列(bit sequence)を生成する(“1”のパーセンテージはフラクショナル部Kに依存する)。しかしながら、“1”及び“0”は、量子化ノイズの大部分が高周波数で現れるようにシェイピング(shaped)され、ループフィルタ136でより容易に除去され得るようにビット列内に分布される。加算器152は、デルタシグマ変調器150からのビット列と整数部Qとを加算し、瞬間的な分周比(instantaneous divider ratio、その瞬間における分周比)を分周器144に供給する。この瞬間的な分周比は、デルタシグマ変調器150によって“0”が与えられるか“1”が与えられるかによって、QまたはQ+1に等しいだろう。
周波数シンセサイザ100の開ループ利得及びループフィルタ136は、周波数シンセサイザ100の閉ループバンド幅を決定する。高い動的性能(例えば、出力信号を参照信号に高速にロックすること、VCO138からのノイズのより高い抑制、(もしあれば)近接する送信機からの周波数プリング効果(frequency pulling effect)のより良い除去)を得るためには、広い閉ループバンド幅を有することが望ましいだろう。広い閉ループバンド幅はまた、ループフィルタ136につきより小さいキャパシタ及び/またはより大きな抵抗という結果をもたらし、このことは、集積回路(IC)上へのループフィルタ136の集積を容易にし得る。
周波数シンセサイザ100は、フラクショナルNシンセサイザとして動作し得る。フラクショナル分周比Nは、参照周波数のレートで、整数値QとQ+1との間の瞬間的な分周比を変更/ディザリング(dithering)することによって得られ得る。ここで、QはN未満の最大の整数値である。瞬間的な分周比は、参照信号のサイクルあたり一度変更し得る。瞬間的な分周比の平均は、フラクショナル分周比Nに等しい。分周比Nを整数分周比Q及びQ+1のシーケンスで近似することに起因する量子化ノイズは、周波数シンセサイザ100の閉ループバンド幅の外側の高周波数に集まるように、デルタシグマ変調器150によってシェイピング(shaped)され得る。その後、量子化ノイズは、周波数シンセサイザ100のローパス応答によってフィルタリングされ得る。
フラクショナルN周波数シンセサイザ100は、いくつかの制限を有し得る。まず、デルタシグマ変調器150によるノイズシェイピング(noise shaping)は、周波数シンセサイザ100の閉ループバンド幅に、ある制限を設け得る。このノイズシェイピングはオーバーサンプリング比(OSR:oversampling ratio)に依存し、これは周波数シンセサイザ100の閉ループバンド幅に対するデルタシグマ変調器150についてのクロック周波数(すなわち、図1の参照周波数)の比である。概して、より良いノイズシェイピングは、より高いOSRで得られ得る。ある参照周波数において、高いOSRは、閉ループバンド幅を低減することによって得られ得る。しかしながら、より小さい閉ループバンド幅は好ましくないだろう。より広い閉ループバンド幅は、より小さいOSRで得られ得る。しかしながら、より小さいOSRは、周波数シンセサイザの閉ループバンド幅内に含まれる更なる量子化ノイズをもたらし得る。よって、閉ループバンド幅は、ノイズシェイピングを考慮することにより制限され得る。第2に、周波数シンセサイザ100のマルチモジュラス分周器144、位相周波数検出器132、及びチャージポンプ134では、より高い線形性が求められ得る。これらの回路ブロックにおける非線形性は、デルタシグマ変調器150からの量子化ノイズがベースバンドに組み込まれ、そしてノイズ性能を悪化させることをもたらし得る。フラクショナルN周波数シンセサイザ100はまた、その他の制限を有し得る。
周波数シンセサイザ100はまた、整数N周波数シンセサイザとしても動作し得る。この場合、デルタシグマ変調器150は除去され、またはフラクショナル部につきK=0が与えられ得る。分周器144は、出力信号を、固定された整数分周比で、周波数において分割し、出力周波数は参照周波数の整数倍となり得る。出力信号につき細かい周波数分解能を得るためには、低い参照周波数が使用され得る。しかしながら、低い参照周波数は、いくつかの理由で望ましくないだろう。まず、低い参照周波数は、周波数シンセサイザ100の閉ループバンド幅を制限し得る。これは一般的に、参照信号を十分に減衰させるために、参照周波数よりも十分に低くなるよう設計される。第2に、大きな分周比が、低い参照周波数で所望の出力周波数を得るために用いられ得る。分周比は、参照ノイズ源(例えば参照発振器110、位相周波数検出器132、チャージポンプ134等)についての乗数(multiplier)として働く。よって、大きな分周比は大きな乗数と見なされ、これは望ましくないだろう。
一側面では、複数の同調ループを有する周波数シンセサイザが、高い動的性能及び細かい周波数分解能を得るために用いられ得る。典型的な一設計では、周波数シンセサイザは、粗同調ループ(coarse tuning loop)と微同調ループ(fine tuning loop)とを含む。微同調ループはまた、Vernierループとも呼ばれ得る。粗同調ループは、広い同調レンジにわたって動作し、そして粗い周波数分解能を有し、これは参照周波数の整数倍で与えられ得る。粗同調ループは、緩和された線形性の要求を有し、そして緩和されたノイズフィルタリング要求により広い閉ループバンド幅で設計され得る。微同調ループは、制限された同調レンジにわたって動作し、細かい周波数分解能(例えば、100万分の1(ppm)のオーダー)を有し得る。
図2は、複数の同調ループを有する周波数シンセサイザ200の典型的な設計のブロック図を示す。周波数シンセサイザ200は、粗同調ループ220及び微同調ループ250を含む。粗同調ループ220は、周波数frefを有する参照信号を参照発振器210から受信し、周波数ffineを有する微同調信号を微同調ループ250から受信する。粗同調ループ220は、周波数foutを有する出力信号を生成し、これは次のように与えられ得る。
fout=fcoarse+ffine=M・fref+ffine (1)式
但し、fcoarse=M・frefであり、Mは整数分周比である。
粗同調ループ220内において、位相周波数検出器232は、参照信号と、分周器244からのフィードバック信号とを受信し、この2つの信号の位相を比較し、そしてこの2つの入力信号間の位相エラーを示すエラー信号を供給する。チャージポンプ234はエラー信号を受信し、エラー信号に比例する電流信号(current signal)を生成する。ループフィルタ236は電流信号をフィルタリングして、制御信号を供給する。VCO238は、制御信号によって決められる周波数を有する出力信号を生成する。ミキサ242は、出力信号と、微同調ループ250からの微同調信号とをミキシングして、粗同調信号を供給する。分周器244は、粗同調信号を、整数分周比Mで周波数において分割して、位相周波数検出器232にフィードバック信号を供給する。
微同調ループ250は、参照発振器210から参照信号を受信し、微同調信号を生成する。微同調ループ250は、以下で説明するように実装され得る。所望の出力周波数は、式(1)に示すように、適切な細かい周波数(fine frequency)ffineと適切な整数分周比Mを選択することによって得られ得る。
図3は、図2の周波数シンセサイザ200の微同調ループ250の典型的な設計のブロック図を示す。この典型的な設計では、微同調ループ250はフラクショナルN−PLLで実装される。
微同調ループ250内では、位相周波数検出器332は、参照発振器210から参照信号を受信し、マルチモジュラス分周器344からフィードバック信号を受信し、この2つの信号の位相を比較し、そしてエラー信号を供給する。チャージポンプ334はエラー信号を受信して、電流信号を供給する。ループフィルタ336は電流信号を受信して、制御信号を供給する。VCO338は制御信号を受信して、制御信号で決まる周波数を有する微同調信号を生成する。典型的な一設計では、VCO338は、図3に示すように、ループに結合された複数(例えば3個)の遅延セルを備えるリング発振器で実装され得る。リング発振器の発振周波数は各遅延セルの遅延に依存し、これはループフィルタ336からの制御信号によって制御され得る。分周器344は、微同調信号を、分周比Pで周波数において分割して、位相周波数検出器332にフィードバック信号を供給する。
微同調信号の周波数は、以下で与えられ得る。
ffine=P・fref (2)式
但し、1<Pは微同調信号についての分周比である。
分周比Pは非整数値であり、整数部Lとフラクショナル部Kとに分解され得る。なお1≦L、0<K<1、及びP=L+Kである。デルタシグマ変調器350はフラクショナル部Kを受信して、フラクショナル部Kに基づく“1”及び“0”のビット列を生成する。加算器352は、デルタシグマ変調器350からのビット列に整数部Lを加算し、瞬間的な分周比(instantaneous divider ratio、その瞬間における分周比)を分周器344に供給する。瞬間的な分周比は、デルタシグマ変調器350によって“0”が与えられるか“1”が与えられるかによって、LまたはL+1のいずれかに等しいだろう。
粗同調ループ220からの出力信号の周波数は、次のように与えられ得る。
fout=fcoarse+ffine=M・fref+(L+K)・fref=N・fref
(3)式
但し、N=L+M+Kであり、L及びMは整数分周比であり、KはNのフラクショナル部である。
一例として、周波数シンセサイザ200内の種々の信号の周波数は次の通りであり得る。
fref=40MHz、
fout=4003.33MHz、
fcoarse=3000.00MHz、及び
ffine=1003.33MHz。
上記で与えられた例では、分周比は次の通りであり得る。
M=75、
L=25、及び
K=0.08325。
図4は、図2及び3の周波数シンセサイザ200内の種々の信号の、典型的なスペクトルのグラフを示す。VCO238からの出力信号は周波数foutを有し、微同調ループ250からの微同調信号は周波数ffineを有する。ミキサ242は、出力信号を微同調信号とミキシングして、粗同調信号を供給する。ここで、粗同調信号は、(i)周波数fcoarse=fout−ffineの下方側波帯(lower sideband)、及び(ii)周波数fout+ffineの上方側波帯(upper sideband)を有し得る。下方側波帯は所望の側波帯であり、上方側波帯は望ましくない側波帯であり得る。
望ましくない側波帯は、粗同調ループ220内の位相周波数検出器232によってサブサンプルされ、そして低周波数において出現するスプリアス(spur)を引き起こし得る。上記の与えられた例であると、望ましくない側波帯は5006.66MHzに発生するだろう。そして位相周波数検出器232によってサブサンプルされて、6.66MHzにスプリアスを生じるだろう。このスプリアスは、ループフィルタ236によってフィルタリング/減衰され得る。参照周波数及び出力周波数は、望ましくない側波帯のサブサンプルに起因するスプリアスが十分に高い周波数を有し、そしてループフィルタ236によって減衰され得るように、選択され得る。
典型的な一設計では、粗同調ループ220内のミキサ242は、上方または下方のいずれかの所望の側波帯をもたらし得る単側波帯(SSB:single-sideband)ミキサで実装され得る。SSBミキサは、望ましくない側波帯を、十分な量(例えば、約40デシベル(dB))、減衰させることが出来得る。別の典型的な設計では、ミキサ242は、例えば図4のように所望の側波帯と望ましくない側波帯の両方をもたらし得る両側波帯(DSB:double sideband)ミキサで実装され得る。望ましくない側波帯は、振幅変調(AM:amplitude modulation)エンベロープからの分周器244のフェイル(failure)を避けるために、十分な量(例えば、約10dB)、減衰され得る。フィルタは、望ましくない側波帯を減衰させるため、ミキサ242と分周器244との間に設けられ得る。
図5は、図2及び3の周波数シンセサイザ200についての微同調ループ及び粗同調ループの典型的な周波数応答を示す。グラフ510は、粗同調ループ220の閉ループ応答を示し、fBWcのバンド幅を有し得る。グラフ520は、微同調ループ250の閉ループ応答を示し、fBWfのバンド幅を有し得る。微同調ループ250の閉ループバンド幅は、粗同調ループ220の閉ループバンド幅よりも十分に広い(例えば少なくとも2倍)。グラフ530は、周波数シンセサイザ200の実効的な(effective)閉ループ応答を示し、fBWeffのバンド幅を有し得る。実効的な閉ループバンド幅は、粗同調ループ220の閉ループバンド幅にほぼ等しいだろう。
粗同調ループ220の閉ループバンド幅は、粗同調ループについての高い動的性能を得るために、比較的高く設定され得る(上記の例では、約400KHzまで)。微同調ループ250の閉ループバンド幅もまた、微同調ループについての高い動的性能を得るために、比較的高く設定され得る(上記の例では、約4MHzまで)。概して、各同調ループの閉ループバンド幅は、所望の動的性能を得るように選択され得る。
図3に戻ると、VCO338は、上記説明したようにリング発振器で実装され得る。リング発振器は少ない電力を消費し小さい面積を占めうる。このことは共に好ましいだろう。しかしながら、リング発振器は、貧弱なノイズ特性を有し得る。微同調ループ250は、リング発振器からのノイズを抑制するため、広い閉ループバンド幅で設計され得る。デルタシグマ変調器350からのより多くの量子化ノイズが、微同調ループ250の広い閉ループバンド幅をパススルーして、粗同調ループ220に与えられ得る。しかしながら、この量子化ノイズは、粗同調ループ220の閉ループバンド幅によってフィルタリングされるだろう。よって、実効的なノイズバンド幅は、粗同調ループ220のより狭い閉ループバンド幅によって決められ得る。
図6は、複数の同調ループを有する周波数シンセサイザ202の典型的な設計のブロック図を示す。周波数シンセサイザ202は、非常に高い周波数(例えば10GHzを超える周波数)の出力信号を供給するように設計され得る。周波数シンセサイザ202は、粗同調ループ222及び微同調ループ250を含む。
粗同調ループ222は、位相周波数検出器232、チャージポンプ234、ループフィルタ236、VCO238、ミキサ242、及び分周器244を含み、これらは図2で上記説明したように動作し得る。粗同調ループ222は更に、VCO238からの出力信号を受信し、整数分数比S(例えば2または4)で出力信号を周波数において分割し、そして分周器出力信号を供給する分周器240を含む。ミキサ242は、分周器出力信号に、微同調ループ250からの微同調信号をミキシングして、粗同調信号を供給する。分周器244は、整数比または非整数比で粗同調信号を周波数において分割して、フィードバック信号を位相周波数検出器232に供給する。
固定されたモジュラス分周器240は、出力信号を分周するために用いられ得る。これにより、高周波数のプリスカラ(pre-scalar)を設計する必要性が避けられ得る。プリスカラは、2つの分周比(例えば2及び3)で分周することが出来る分周器である。分周器244が固定された整数比で分周する場合、出力周波数は、S・frefの粗な(粗い)ステップで調整され得る。ここでSは分周器240の分周比である。よって分周器240の使用は、より大きな粗なステップをもたらし得る。これは様々な方法で行われ得る。まず、分周器244につき、位相スイッチングプリスカラを用いることにより、粗なステップが高められ得る。そして分周器244は、整数分周比(例えば8)または中間(mid)の非整数分周比(例えば8.5)で、粗同調信号を分周することが出来得る。中間の非整数分周比は、2つの連続する整数値の中央に設定された分周比である。次に、デルタシグマ変調器350に与えられるフラクショナル部Kにつき十分に多くのエクストラビットを用い、そしてリング発振器338の同調レンジを拡大することにより、微同調ループ250の同調レンジがfrefからS・frefに増加され得る。
図3及び6は、複数の同調ループを有する周波数シンセサイザについての粗同調ループの2つの典型的な設計を示す。粗な同調ループはまた、その他の設計で実装されても良い。例えば位相周波数検出器及びチャージポンプは、ミキサ及び/またはその他の回路で実装されても良い。
図3及び6はまた、複数の同調ループを有する周波数シンセサイザについての微同調ループの典型的な設計を示す。微同調ループはまた、他の設計で実装されても良い。例えば、他のタイプの発振器が、リング発振器の代わりに用いられても良い。デルタシグマ変調器350及び/またはマルチモジュラス分周器344もまた、他の回路で実装されても良い。微同調ループもまた、数値制御発振器(NCO:numerically controlled oscillator)で実装されても良いし、またはNCOに基づいても良い。微同調ループはまた、LCタンク発振器または幾つかの他のタイプの発振器を用いても良い。微同調信号はまた、外部のプログラマブルな周波数源からのものであっても良い。
図3及び6の典型的な設計では、微同調ループ250は参照信号を受信し、参照周波数で動作する。別の典型的な設計では、微同調ループ250は、参照周波数よりも低い周波数(例えば参照周波数の半分)で動作しても良い。微同調ループ250についてのより低い動作周波数は、位相周波数検出器332及びチャージポンプ334での低電力消費をもたらし、そしてまたデルタシグマ変調器350につき与えられたワード長でのより精細な周波数分解能をもたらし得る。
図3及び6に示す典型的な設計では、フラクショナル部Kは、所望の出力周波数を得るように選択され、固定値であり得る。別の典型的な設計では、フラクショナル部Kの代わりに、またはフラクショナル部Kに加えて、位相変調(PM)または周波数変調(FM)がデルタシグマ変調器350に適用され得る。よって、周波数シンセサイザ200及び202は、位相または周波数変調のために用いられ得る。
本明細書で説明された複数のループを有する周波数シンセサイザは、いくらかの有利な点をもたらし得る。この複数ループの周波数シンセサイザは、単一ループのフラクショナルN周波数シンセサイザの設計のトレードオフを、この問題を2つの扱いやすいパート(manageable parts、粗同調ループと微同調ループ)に分けることにより、回避し得る。各同調ループは、高い動的性能を得るため、比較的広い閉ループバンド幅で設計され得る。微同調ループからの量子化ノイズは、微同調ループの閉ループバンド幅と粗同調ループの閉ループバンド幅の両方によってフィルタリングされ得る。微同調ループによる量子化ノイズのフィルタリングは、統計的なノイズ分散(statistical noise variance)を低減する。そして粗同調ループは、緩和された線形性の要求を有し得る。実効的なノイズバンド幅は実質的に低減され得る(例えば上記説明された例では、4MHzから400KHzに下がる)。より低い実効的なノイズバンド幅は、微同調ループ内の分周器、位相周波数検出器、及びチャージポンプの線形性の要求を緩和し得る。微同調ループは、差動回路(例えば差動位相周波数検出器、差動チャージポンプ、差動ループフィルタなど)で実装されても良い。このことは、ノイズ結合に対する感度を低減し、正確なバンド幅制御を可能とし、そしてリング発振器の使用を可能とし得る。微同調ループはまた、コスト及びサイズの低減のためにIC上に実装されても良い。
典型的な設計では、装置は、例えば図3に示すような微同調ループと粗同調ループとを含む周波数シンセサイザを備え得る。微同調ループは、参照周波数frefの参照信号を受信し、細かいステップで調整可能な第1周波数(例えばffine)の微同調信号を生成し得る。粗同調ループは、参照信号を受信して、出力周波数(例えばfout)の出力信号を生成し得る。出力周波数は、第1周波数、及び粗なステップで調整され得る第2周波数(例えばfcoarse)に基づいて決定され得る。典型的な設計では、粗なステップは、参照周波数の整数倍であり得る。典型的な設計では、細かいステップは、最小のステップサイズ(これは参照周波数のフラクション(fraction)に対応し得る)の整数倍であり得る。例えば、最小のステップサイズは、fmin=fref/2であり、ここでBはフラクショナル部Kについてのビット数である。
典型的な設計では、粗同調ループは例えば図2に示すように、位相周波数検出器、チャージポンプ、ループフィルタ、VCO、及びミキサを備え得る。ミキサは、出力信号及び微同調信号を受信して、第2周波数の粗同調信号を供給し得る。分周器は、粗同調信号を周波数において分割し(例えば整数比で)、参照周波数のフィードバック信号を供給し得る。位相周波数検出器は参照信号とフィードバック信号とを受信して、エラー信号を供給し得る。チャージポンプはエラー信号を受信して、電流信号を供給し得る。ループフィルタは電流信号をフィルタリングして、制御信号を供給し得る。VCOは制御信号を受信して、出力信号を供給し得る。粗同調ループは更に、第2分周器を備え得る。第2分周器は、例えば図6に示すように、出力信号を整数比で周波数において分割し、分周器出力信号を供給し得る。そしてミキサは(出力信号の代わりに)分周器出力信号、及び微同調信号を受信し、粗同調信号を供給し得る。
典型的な設計では、例えば図3に示すように、微同調ループはリング発振器、マルチモジュラス分周器、デルタシグマ変調器、加算器、第2位相周波数検出器、第2チャージポンプ、及び第2ループフィルタを備え得る。マルチモジュラス分周器は、微同調信号を周波数において非整数比で分割し、第2フィードバック信号を供給し得る。第2位相周波数検出器は参照信号及び第2フィードバック信号を受信して、第2エラー信号を供給し得る。第2チャージポンプは第2エラー信号を受信して、第2電流信号を供給し得る。第2ループフィルタは第2電流信号をフィルタリングして、第2制御信号を供給し得る。リング発振器は第2制御信号を受信して、微同調信号を生成し得る。デルタシグマ変調器は、非整数比のフラクショナル部を受信して、変調器出力(例えばビット列)を供給し得る。加算器は変調器出力と非整数比の整数部とを加算して、瞬間的な分周比をマルチモジュラス分周器に供給し得る。微同調ループの閉ループバンド幅は、粗同調ループの閉ループバンド幅よりも広いだろう(例えば、少なくとも2倍に広い(by a factor of at least two))。
別の典型的な設計では、装置は周波数シンセサイザを備え、周波数シンセサイザは参照周波数の参照信号を受信し、出力周波数の出力信号を生成し得る。周波数シンセサイザは、参照信号に基づいて第1周波数の微同調信号を生成し、または外部ソース(source)からの微同調信号を受信し得る。周波数シンセサイザは、出力信号及び微同調信号に基づいて第2周波数の粗同調信号を生成し得る。第2周波数は、参照周波数の整数倍であり得る。出力周波数は参照周波数の非整数倍であり、第1周波数及び第2周波数で決定され得る。
図7Aは、出力信号を生成する方法700の典型的な設計を示す。第1周波数の微同調信号が、参照周波数の参照信号に基づいて生成され得る(ブロック712)。第1周波数は、細かいステップで調整可能であり得る。出力周波数の出力信号は、微同調信号及び参照信号に基づいて生成され得る(ブロック714)。出力周波数は、第1周波数及び第2周波数に基づいて決定され得る。第2周波数は、粗なステップで調整可能であり得る。出力信号は、第1閉ループバンド幅を有する粗同調ループで生成され得る。微同調信号は、第1閉ループバンド幅よりも大きい(例えば少なくとも2倍に大きい)であろう第2閉ループバンド幅を有する微同調ループで生成され得る。
図7Bは、図7Aのブロック712の典型的な設計を示す。微同調信号は、フィードバック信号を得るために、非整数比で周波数において分割され得る(ブロック722)。非整数比は、フラクショナル部(例えばK)と整数部(例えばL)とを備え得る。ビット列が、非整数比のフラクショナル部に基づいて、例えばデルタシグマ変調器に基づいて、生成され得る(ブロック724)。微同調信号を分周するための瞬間的な分周比は、非整数比の整数部及びビット列に基づいて決定され得る(ブロック726)。この瞬間的な分周比は、フラクショナル部を得、そして量子化ノイズのノイズシェイピングを得る方法で、2つの連続する整数値の間(例えばLとL+1との間)でトグルされ得る。
図7Cは、図7Aのブロック714の典型的な設計を示す。第2周波数の粗同調信号が、出力信号及び微同調信号に基づいて生成され得る(ブロック732)。粗同調信号は、参照周波数のフィードバック信号を得るために、(例えば整数比で)周波数において分割され得る(ブロック734)。エラー信号は、参照信号及びフィードバック信号に基づいて生成され得る(ブロック736)。エラー信号は、出力信号の出力周波数を調整するための制御信号を得るためにフィルタリングされ得る(ブロック738)。
図7Cには示されていないが、出力信号は、例えば図6に示すように、分周器出力信号を得るために、整数比で周波数において分割されても良い。そして粗同調信号は、(出力信号の代わりに)分周器出力信号、及び微同調信号に基づいて生成され得る。
本明細書で説明された複数のループを有する周波数シンセサイザは、無線通信、コンピューティング、ネットワーキング、家電製品などのような種々のアプリケーションで用いられ得る。周波数シンセサイザはまた、無線通信デバイス、携帯電話、放送受信機、携帯情報端末(PDA)、携帯型デバイス、無線モデム、ラップトップコンピュータ、コードレス電話、Bluetooth(登録商標)デバイス、無線ローカルループ(WLL:wireless local loop)ステーション、家電デバイス等のような種々の電子機器で用いられ得る。明確化のため、無線通信デバイス(これは携帯電話またはその他デバイスであり得る)における周波数シンセサイザの使用につき、以下で説明する。周波数シンセサイザは、無線デバイスにおける送信機のための送信局部発振器(LO)信号及び/または受信機のための受信LO信号を生成するために用いられ得る。
図8は、無線通信デバイス800の典型的な設計のブロック図を示す。本設計では、無線デバイス800は、送受信機820と、データ及びプログラムコードを保持するメモリ812を有するデータプロセッサ810とを含む。送受信機820は、双方向通信をサポートする送信機830及び受信機850を含む。一般に無線デバイス800は、任意の数の通信システム及び周波数帯域につき、任意の数の送信機及び任意の数の受信機を含んでも良い。
送信機または受信機は、スーパーヘテロダイン・アーキテクチャまたはダイレクトコンバージョン(direct conversion)・アーキテクチャで実装され得る。スーパーヘテロダイン・アーキテクチャでは、信号は複数のステージで、無線周波数(RF)とベースバンドとの間で周波数変換が行われる。例えば、受信機の場合、あるステージでRFから中間周波数(IF)に変換され、その後別のステージでIFからベースバンドに変換される。ダイレクトコンバージョン・アーキテクチャ(ゼロ−IFアーキテクチャとも呼ばれる)では、信号は1つのステージで、RFとベースバンドとの間の周波数変換が行われる。スーパーヘテロダイン及びダイレクトコンバージョン・アーキテクチャは、異なる回路ブロックを使用し、及び/または異なる要求を有し得る。図8に示す典型的な設計では、送信機830及び受信機850は、ダイレクトコンバージョン・アーキテクチャで実装されている。
送信経路では、データプロセッサ810は送信すべきデータを処理して、同相(I:in-phase)及び直交位相(Q:quadrature-phase)のアナログ出力信号を送信機830に供給する。送信機830内では、ローパスフィルタ832a及び832bが、それぞれI及びQアナログ出力信号をフィルタリングして、先のデジタル/アナログ変換で生じた望ましくないイメージ(images)を除去する。増幅器834a及び834bは、それぞれローパスフィルタ832a及び832bからの信号を増幅して、I及びQベースバンド信号を供給する。アップコンバータ840は、I及びQベースバンド信号を受信して、送信(TX)LO生成器872からの複合送信LO信号(complex transmit LO signal)でアップコンバートして、アップコンバート信号を供給する。フィルタ842は、アップコンバート信号をフィルタリングして、受信周波数帯域におけるノイズ、及び周波数アップコンバートにより生じた望ましくないイメージを除去する。電力増幅器(PA:power amplifier)844は、フィルタ842からの信号を増幅して所望の出力電力レベルを得て、送信RF信号を供給する。送信RF信号は、デュプレクサまたはスイッチ846を介して送られ、アンテナ848により送信される。
受信経路では、アンテナ848は、基地局及び/または送信ステーションによって送信された信号を受信して、受信された無線周波数(RF)信号を供給し、これはデュプレクサまたはスイッチ846を介して送られ、低ノイズ増幅器(LNA:low noise amplifier)852に供給される。受信されたRF信号は、LNA852によって増幅され、そしてフィルタ854によってフィルタリングされて、入力RF信号が得られる。ダウンコンバータ860は、受信(RX)LO生成器882からの複合受信(RX)LO信号(complex receive LO signal)を用いて入力RF信号をダウンコンバートして、I及びQベースバンド信号を供給する。このI及びQベースバンド信号は、増幅器862a及び862bで増幅され、更にローパスフィルタ864a及び864bによってフィルタリングされて、I及びQアナログ入力信号が得られる。これはデータプロセッサ810に供給される。
TX周波数シンセサイザ870は、データプロセッサ810から制御情報(例えば、所望の送信周波数のための整数部L、フラクショナル部K、及び整数分周比Mについての情報)を受信し、そして所望の送信周波数の第1出力信号を生成する。周波数シンセサイザ870は、図3の周波数シンセサイザ200、図6の周波数シンセサイザ202、または複数のループを有するその他のいくつかの周波数シンセサイザで実装され得る。LO生成器872は、第1出力信号に基づいて、周波数アップコンバートに用いられる複合送信LO信号を生成する。
RX周波数シンセサイザ880は、データプロセッサ810から制御情報(例えば、所望の受信周波数のための整数部L、フラクショナル部K、及び整数分周比Mについての情報)を受信し、そして所望の受信周波数の第2出力信号を生成する。周波数シンセサイザ880は、図3の周波数シンセサイザ200、図6の周波数シンセサイザ202、または複数のループを有するその他のいくつかの周波数シンセサイザで実装され得る。LO生成器882は、第2出力信号に基づいて、周波数ダウンコンバートに用いられる複合受信LO信号を生成する。
図8は、典型的な送受信機の設計を示す。概して、送信機及び受信機における信号の調整は、増幅器、フィルタ、アップコンバータ、ダウンコンバータ等の1つまたはそれ以上のステージによって実行され得る。これらの回路ブロックは、図8に示す構成とは異なるように配置されても良い。更に、図8には示されない他の回路もまた、送信機及び受信機において信号を調整するために用いられても良い。図8におけるいくらかの回路ブロックが省かれても良い。送受信機820の全体または一部は、1つまたはそれ以上のアナログ集積回路(IC)、RF IC(RFIC)、mixed signal IC等の上に実装され得る。
本明細書で述べられた複数のループを有する周波数シンセサイザは、IC、アナログIC、RFIC、mixed-signalIC、特定用途向け集積回路(ASIC)、プリント回路基板(PCB)、電子デバイス等の上で実装され得る。周波数シンセサイザはまた、相補型金属・酸化物・半導体(CMOS)、NチャネルMOS(NMOS)、PチャネルMOS(PMOS)、バイポーラ接合型トランジスタ(BJT)、バイポーラCMOS(BiCMOS)、シリコンゲルマニウム(SiGe)、ガリウム砒素(GaAs)等のような、種々のICプロセス技術で製造され得る。
本明細書で述べられた周波数シンセサイザを実装する装置は、スタンドアローン型のデバイスであってもよいし、またはより大きなデバイスの一部であっても良い。デバイスは、(i)スタンドアローンIC、(ii)データ及び/または命令を記憶するためのメモリICを含み得る一つまたはそれ以上のICのセット、(iii)RF受信機(RFR)またはRF送信機/受信機(RTR)のようなRFIC、(iv)移動局モデム(MSM)のようなASIC、(v)その他のデバイス内に組み込まれ得るモジュール、(vi)受信機、携帯電話、無線デバイス、ハンドセット、またはモバイルユニット、(vii)その他、であってよい。
1つまたはそれ以上の典型的な設計では、述べられた機能はハードウェア、ソフトウェア、ファームウェア、またはその任意の組合せで実装され得る。ソフトウェアで実装される場合、この機能は1つまたはそれ以上の命令またはコードとして、コンピュータ読み取り可能な媒体に記憶され、或いは伝送され得る。コンピュータ読み取り可能な媒体は、ある場所から別の場所へのコンピュータプログラムの持ち運びを助ける任意の媒体を含むコンピュータ記憶媒体及び通信媒体の双方を含む。記録媒体は、コンピュータによってアクセスできる任意の利用可能な媒体であって良い。例として、これに限定するもので無いものとして、このようなコンピュータ読み取り可能な媒体は、RAM、ROM、EEPROM、CD−ROMまたは他の光ディスク記憶装置、磁気ディスク記憶装置または他の磁気記録デバイス、または命令またはデータ構造の形で所望のプログラムコードを搬送または保持するために使用され、そしてコンピュータによってアクセスできる他の任意の媒体を含むことが出来る。また、あらゆる接続が、適切にコンピュータ読み取り可能な媒体と呼ばれる。例えば、そのソフトウェアが同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線(DSL)、或いは赤外線、無線、及びマイクロ波といった無線技術を使用してウェブサイト、サーバ、または他の遠隔源から送信されるならば、同軸ケーブル、光ファイバケーブル、ツイストペア、DSL、或いは赤外線、無線、及びマイクロ波といった無線技術は、媒体の定義に含まれる。本明細書で使用されるディスク(disk and disc)は、コンパクトディスク(CD)、レーザーディスク(登録商標)、光学ディスク、デジタルバーサタイルディスク(DVD)、フロッピー(登録商標)ディスク、及びブルーレイディスクを含み、ディスク(disk)は、一般的に、磁気によってデータを再生し、ディスク(disc)はレーザによって光学的にデータを再生する。上記の組合せもまたコンピュータ読み取り可能な媒体の範囲内に含まれるべきである。
本開示の先の記述は、当業者に本開示の製造または使用を可能とするために与えられる。本開示の種々の変形が当業者には容易に明白であろう。そして本明細書で定義された包括的な原理が、本開示の範囲から逸脱することなく、その他の変形に適用され得る。よって、本開示は、本明細書で述べられた例及び設計に限定されることを意図されず、しかし、本明細書に開示された原理及び新規な特徴に一致する最も広い範囲に合致されることを意図される。

Claims (33)

  1. 周波数シンセサイザを備え、該周波数シンセサイザは、
    参照周波数の参照信号を受信して、細かいステップで調整可能な第1周波数の微同調信号を生成するように動作する微同調ループ(fine tuning loop)と、
    前記微同調ループに結合され、前記参照信号を受信して、出力周波数の出力信号を生成するように動作する粗同調ループ(coarse tuning loop)と
    を備え、前記出力周波数は、前記第1周波数と第2周波数とに基づいて決定され、
    前記第2周波数は、粗なステップで調整可能である、装置。
  2. 前記粗同調ループは、前記出力信号と前記微同調信号とを受信して、前記第2周波数の粗同調信号を供給するように動作するミキサを備える、請求項1の装置。
  3. 前記ミキサは、単側波帯(SSB:single sideband)ミキサを備える、請求項2の装置。
  4. 前記粗同調ループは、前記粗同調信号を周波数において分割して、前記参照周波数のフィードバック信号を供給するように動作する分周器と、
    前記参照信号と前記フィードバック信号とを受信して、エラー信号を供給するように動作する位相周波数検出器と、
    前記エラー信号を受信して、電流信号を供給するように動作するチャージポンプと、
    前記電流信号をフィルタリングして、制御信号を供給するように動作するループフィルタと、
    前記制御信号を受信して、前記出力信号を供給するように動作する電圧制御発振器(VCO)と
    を更に備える請求項2の装置。
  5. 前記分周器は、前記粗同調信号を整数比で周波数において分割するように動作し、
    前記第2周波数は、前記参照周波数の整数倍である、請求項4の装置。
  6. 前記分周器は、前記粗同調信号を整数比または中間(mid)の非整数比で周波数において分割するように動作する、請求項4の装置。
  7. 前記粗同調ループは、前記出力信号を整数比で周波数において分割して、分周器出力信号を供給するように動作する分周器を更に備え、
    前記ミキサは、前記分周器出力信号及び前記微同調信号を受信して、前記粗同調信号を供給するように動作する、請求項2の装置。
  8. 前記微同調ループは、前記微同調信号を生成するように動作するリング発振器を備える、請求項1の装置。
  9. 前記微同調ループは、前記微同調信号を非整数比で周波数において分割して、フィードバック信号を供給するように動作するマルチモジュラス分周器(multi-modulus divider)と、
    前記非整数比のフラクショナル部(fractional portion)を受信して、変調器出力を供給するように動作するデルタシグマ変調器と、
    前記変調器出力と前記非整数比の整数部とを加算して、瞬間的(instantaneous)な分周比を前記マルチモジュラス分周器に供給するように動作する加算器と
    を備える請求項1の装置。
  10. 前記デルタシグマ変調器は、位相変調信号または周波数変調信号を受信するように動作する、請求項9の装置。
  11. 前記微同調ループの閉ループバンド幅は、前記粗同調ループの閉ループバンド幅よりも、少なくとも2倍に広い、請求項1の装置。
  12. 前記粗なステップは、前記参照周波数の整数倍を含む、請求項1の装置。
  13. 前記細かいステップは、前記参照周波数のフラクション(fraction)に対応する最小ステップサイズの整数倍を含む、請求項1の装置。
  14. 参照周波数の参照信号を受信して、出力周波数の出力信号を生成して、第1周波数の微同調信号を得て、前記出力信号及び前記微同調信号に基づいて第2周波数の粗同調信号を生成するように動作する周波数シンセサイザを備え、
    前記第2周波数は、前記参照周波数の整数倍であり、
    前記出力周波数は、前記参照周波数の非整数倍であり、前記第1周波数及び前記第2周波数によって決定される、装置。
  15. 前記第1周波数は、前記参照周波数のフラクション(fraction)に対応する最小ステップサイズの整数倍で調整可能であり、
    前記第2周波数は、前記参照周波数の整数倍で調整可能である、請求項14の装置。
  16. 前記周波数シンセサイザは、前記出力信号及び前記微同調信号を受信して、粗同調信号を供給するように動作するミキサを備える、請求項14の装置。
  17. 前記周波数シンセサイザは、前記参照信号に基づいて前記微同調信号を生成するように更に動作する、請求項14の装置。
  18. 参照周波数の参照信号に基づいて第1周波数の微同調信号を生成し、前記微同調信号及び前記参照信号に基づいて出力周波数の出力信号を生成するように動作する周波数シンセサイザと、
    前記周波数シンセサイザに結合され、前記出力信号を受信して、局部発振器(LO:local oscillator)信号を生成するように動作するLO生成器と、
    前記LO生成器に結合され、入力信号を前記LO信号で周波数変換して、周波数変換された信号を供給するように動作する周波数コンバータと、
    動作可能なように前記周波数コンバータに結合されたアンテナと
    を備え、前記出力周波数は前記第1周波数と第2周波数とに基づいて決定され、
    前記第1周波数は細かいステップで調整可能であり、
    前記第2周波数は粗なステップで調整可能である、無線デバイス。
  19. 前記周波数コンバータは、入力無線周波数(RF)信号を前記LO信号で周波数ダウンコンバートして、ダウンコンバートされた信号を供給するように動作するダウンコンバータを備える、請求項18の無線デバイス。
  20. 前記周波数コンバータは、入力ベースバンド信号を前記LO信号で周波数アップコンバートして、アップコンバートされた信号を供給するように動作するアップコンバータを備える、請求項18の無線デバイス。
  21. 前記第1周波数につき第1整数比及び非整数比を前記周波数シンセサイザに供給し、前記第2周波数につき第2整数比を前記周波数シンセサイザに供給するように動作するプロセッサを更に備える、請求項18の無線デバイス。
  22. 参照周波数の参照信号に基づいて、第1周波数の微同調信号を生成することと、
    前記微同調信号及び前記参照信号に基づいて、出力周波数の出力信号を生成することと
    を備え、前記第1周波数は細かいステップで調整可能であり、
    前記出力周波数は、前記第1周波数及び第2周波数に基づいて決定され、
    前記第2周波数は粗なステップで調整可能である、方法。
  23. 前記出力信号を生成することは、前記出力信号及び前記微同調信号に基づいて前記第2周波数の粗同調信号を生成すること、を備える請求項22の方法。
  24. 前記出力信号を生成することは、前記参照周波数のフィードバック信号を得るために、前記粗同調信号を周波数において分割することと、
    前記参照信号及び前記フィードバック信号に基づいてエラー信号を生成することと、
    前記出力信号の前記出力周波数を調整するための制御信号を得るために、前記エラー信号をフィルタリングすることと
    を更に備える請求項23の方法。
  25. 前記粗同調信号を分割することは、前記粗同調信号を整数比で周波数において分割することを備え、
    前記第2周波数は、前記参照周波数の整数倍である、請求項24の方法。
  26. 前記出力信号を生成することは、分周器出力信号を得るために、前記出力信号を整数比で周波数において分割すること、を更に備え、
    前記粗同調信号は、前記分周器出力信号及び前記微同調信号に基づいて生成される、請求項23の方法。
  27. 前記微同調信号を生成することは、フィードバック信号を得るために、前記微同調信号を非整数比で周波数において分割することと、
    前記比整数比のフラクショナル部(fractional portion)に基づいてビット列を生成することと、
    前記ビット列と、前記非整数比の整数部とに基づいて前記微同調信号を分周するための瞬間的(instantaneous)な分周比を決定することと
    を備える請求項22の方法。
  28. 前記出力信号を生成することは、第1閉ループバンド幅を有する粗同調ループ(coarse tuning loop)で前記出力信号を生成すること、を備え、
    前記微同調信号を生成することは、前記第1閉ループバンド幅よりも少なくとも2倍に大きい第2閉ループバンド幅を有する微同調ループ(fine tuning loop)で前記微同調信号を生成すること、を備える請求項22の方法。
  29. 参照周波数の参照信号に基づいて、第1周波数の微同調信号を生成する手段と、
    前記微同調信号及び前記参照信号に基づいて、出力周波数の出力信号を生成する手段と
    を備え、前記第1周波数は細かいステップで調整可能であり、
    前記出力周波数は、前記第1周波数及び第2周波数に基づいて決定され、
    前記第2周波数は粗なステップで調整可能である、装置。
  30. 前記出力信号を生成する手段は、前記出力信号及び前記微同調信号に基づいて前記第2周波数の粗同調信号を生成する手段を備える、請求項29の装置。
  31. 前記出力信号を生成する手段は、前記参照周波数のフィードバック信号を得るために、前記粗同調信号を周波数において分割する手段と、
    前記参照信号及び前記フィードバック信号に基づいてエラー信号を生成する手段と、
    前記出力信号の前記出力周波数を調整するための制御信号を得るために、前記エラー信号をフィルタリングする手段と
    を更に備える請求項30の装置。
  32. 前記微同調信号を生成する手段は、フィードバック信号を得るために、前記微同調信号を非整数比で周波数において分割する手段と、
    前記非整数比のフラクショナル部(fractional portion)に基づいてビット列を生成する手段と、
    前記ビット列と、前記非整数比の整数部とに基づいて前記微同調信号を分周するための瞬間的(instantaneous)な分周比を決定する手段と
    を備える請求項29の装置。
  33. 少なくとも1つのコンピュータに対して、参照周波数の参照信号に基づいて、第1周波数の微同調信号を生成するための第1制御を提供させるためのコードと、
    前記少なくとも1つのコンピュータに対して、前記第1周波数及び第2周波数に基づいて決定される出力周波数の出力信号を生成させるためのコードと
    を備えるコンピュータ読み取り可能な媒体を備え、
    前記第1周波数は細かいステップで調整可能であり、
    前記第2周波数は粗なステップで調整可能である、コンピュータプログラム製品。
JP2011550284A 2009-02-13 2010-02-12 複数の同調ループを有する周波数シンセサイザ Expired - Fee Related JP5762980B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/371,428 2009-02-13
US12/371,428 US8378751B2 (en) 2009-02-13 2009-02-13 Frequency synthesizer with multiple tuning loops
PCT/US2010/024146 WO2010093961A1 (en) 2009-02-13 2010-02-12 Frequency synthesizer with multiple tuning loops

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2014100603A Division JP5869043B2 (ja) 2009-02-13 2014-05-14 複数の同調ループを有する周波数シンセサイザ

Publications (2)

Publication Number Publication Date
JP2012518336A true JP2012518336A (ja) 2012-08-09
JP5762980B2 JP5762980B2 (ja) 2015-08-12

Family

ID=42101489

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2011550284A Expired - Fee Related JP5762980B2 (ja) 2009-02-13 2010-02-12 複数の同調ループを有する周波数シンセサイザ
JP2014100603A Expired - Fee Related JP5869043B2 (ja) 2009-02-13 2014-05-14 複数の同調ループを有する周波数シンセサイザ

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2014100603A Expired - Fee Related JP5869043B2 (ja) 2009-02-13 2014-05-14 複数の同調ループを有する周波数シンセサイザ

Country Status (7)

Country Link
US (1) US8378751B2 (ja)
EP (1) EP2396888A1 (ja)
JP (2) JP5762980B2 (ja)
KR (1) KR101296311B1 (ja)
CN (1) CN102308478B (ja)
TW (1) TW201108621A (ja)
WO (1) WO2010093961A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016167283A1 (ja) * 2015-04-15 2016-10-20 三菱電機株式会社 シンセサイザ
JP2017175260A (ja) * 2016-03-22 2017-09-28 アンリツ株式会社 発振回路及び発振方法

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8044742B2 (en) 2009-03-11 2011-10-25 Qualcomm Incorporated Wideband phase modulator
US8588720B2 (en) * 2009-12-15 2013-11-19 Qualcomm Incorproated Signal decimation techniques
JP5121905B2 (ja) * 2010-09-13 2013-01-16 株式会社東芝 位相同期回路および無線受信装置
US8391803B2 (en) * 2010-12-23 2013-03-05 Intel Corporation Device, system and method of configurable frequency signal generation
EP2659590B1 (en) 2010-12-31 2016-12-07 Greenpeak Technologies B.V. Transceiver with sub-sampling based frequency synthesizer
US8666012B2 (en) 2011-10-20 2014-03-04 Broadcom Corporation Operating a frequency synthesizer
US8653869B2 (en) * 2011-10-20 2014-02-18 Media Tek Singapore Pte. Ltd. Segmented fractional-N PLL
US9000858B2 (en) 2012-04-25 2015-04-07 Qualcomm Incorporated Ultra-wide band frequency modulator
RU2490788C1 (ru) * 2012-09-06 2013-08-20 Олег Фёдорович Меньших Система автоматической подстройки частоты рассредоточенных лазеров
CN102931984B (zh) * 2012-09-26 2014-11-19 成都嘉纳海威科技有限责任公司 一种用于毫米波超宽带频率合成器
US9035682B2 (en) 2012-12-29 2015-05-19 Motorola Solutions, Inc. Method and apparatus for single port modulation using a fractional-N modulator
CN103580686B (zh) * 2013-10-29 2016-07-06 中国电子科技集团公司第四十一研究所 用于宽带高性能频率合成器的振荡器预调谐电路及方法
US9407060B2 (en) 2014-05-07 2016-08-02 Honeywell International Inc. Mutually-referenced optical frequency combs
US9407373B2 (en) * 2014-05-07 2016-08-02 Honeywell International Inc. Optical synthesizer tuning using fine and coarse optical frequency combs
US9590590B2 (en) * 2014-11-10 2017-03-07 Analog Devices Global Delta-sigma modulator having transconductor network for dynamically tuning loop filter coefficients
US9484936B2 (en) * 2015-02-25 2016-11-01 Freescale Semiconductor, Inc. Phase locked loop having fractional VCO modulation
US9705511B2 (en) * 2015-06-18 2017-07-11 Yekutiel Josefsberg Ultra low phase noise frequency synthesizer
US9954705B2 (en) * 2015-12-28 2018-04-24 Texas Instruments Incorporated Phase noise improvement techniques for wideband fractional-N synthesizers
US9979408B2 (en) 2016-05-05 2018-05-22 Analog Devices, Inc. Apparatus and methods for phase synchronization of phase-locked loops
KR102516357B1 (ko) 2016-08-09 2023-03-31 삼성전자주식회사 외부 신호에 응답하여 발진기의 주파수를 보정하는 장치 및 방법
US10523214B1 (en) * 2017-04-28 2019-12-31 Hqphotonics Inc. Stabilized microwave-frequency source
US10291386B2 (en) 2017-09-29 2019-05-14 Cavium, Llc Serializer/deserializer (SerDes) lanes with lane-by-lane datarate independence
GB2567463B (en) * 2017-10-12 2022-08-24 Communications Audit Uk Ltd Phase locked loop circuit
US11082051B2 (en) 2018-05-11 2021-08-03 Analog Devices Global Unlimited Company Apparatus and methods for timing offset compensation in frequency synthesizers
US10404261B1 (en) 2018-06-01 2019-09-03 Yekutiel Josefsberg Radar target detection system for autonomous vehicles with ultra low phase noise frequency synthesizer
US10205457B1 (en) 2018-06-01 2019-02-12 Yekutiel Josefsberg RADAR target detection system for autonomous vehicles with ultra lowphase noise frequency synthesizer
CN108712171B (zh) * 2018-08-13 2024-02-02 成都能通科技股份有限公司 一种多次内插混频环的频率合成电路及其实现方法
US20200195262A1 (en) * 2018-12-12 2020-06-18 Industrial Technology Research Institute Frequency synthesizer and method thereof
CN109756225A (zh) * 2018-12-27 2019-05-14 复旦大学 一种应用于多模式毫米波通信的频率综合器
US10693569B1 (en) * 2019-03-08 2020-06-23 Rohde & Schwarz Gmbh & Co. Kg Method of providing a phase reference, method for establishing known phase relationships as well as phase reference system
CN109981100A (zh) * 2019-03-08 2019-07-05 电子科技大学 一种嵌入混频器的低相位噪声锁相环结构
KR20230079723A (ko) * 2021-11-29 2023-06-07 삼성전자주식회사 위상 쉬프터를 포함하는 분수 분주기 및 이를 포함하는 분수 분주형 위상 고정 루프
US11990913B2 (en) * 2022-09-22 2024-05-21 Apple Inc. Systems and methods for providing a delay-locked loop with coarse tuning technique

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0374930A (ja) * 1989-08-15 1991-03-29 Sony Corp 位相制御型発振装置
JPH03171822A (ja) * 1989-11-29 1991-07-25 Fujitsu Ltd 周波数シンセサイザ
JPH0865159A (ja) * 1994-08-17 1996-03-08 Nippon Telegr & Teleph Corp <Ntt> 周波数シンセサイザ
JPH08307255A (ja) * 1995-05-11 1996-11-22 Nec Corp 位相同期発振器
JP2001136065A (ja) * 1999-09-17 2001-05-18 Sony United Kingdom Ltd デュアルループ位相同期ループ装置
JP2002016494A (ja) * 2000-06-28 2002-01-18 Ando Electric Co Ltd 位相同期ループ回路
JP2004260791A (ja) * 2003-02-25 2004-09-16 Icom Inc フラクショナルn周波数シンセサイザ及びシンセサイズ方法
JP2006033414A (ja) * 2004-07-16 2006-02-02 Yokogawa Electric Corp 位相同期回路
JP2006180428A (ja) * 2004-12-24 2006-07-06 Matsushita Electric Ind Co Ltd 位相同期回路
JP2006526946A (ja) * 2003-05-02 2006-11-24 シリコン・ラボラトリーズ・インコーポレーテツド 低ジッタ2ループフラクショナルn合成器のための方法および装置
JP2007134832A (ja) * 2005-11-08 2007-05-31 Nippon Hoso Kyokai <Nhk> Pll周波数シンセサイザ
WO2007082282A1 (en) * 2006-01-11 2007-07-19 Qualcomm Incorporated Configurable multi-modulus frequency divider for multi-mode mobile communication devices
JP2007221773A (ja) * 2006-01-19 2007-08-30 Matsushita Electric Ind Co Ltd Pll変調回路、無線送信装置及び無線通信装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL163396C (nl) * 1974-04-22 1980-08-15 Philips Nv Meerkanaalgenerator.
US4114110A (en) * 1977-12-01 1978-09-12 The United States Of America As Represented By The Secretary Of The Army Frequency synthesizer
US4912432A (en) * 1989-04-17 1990-03-27 Raytheon Company Plural feedback loop digital frequency synthesizer
JPH03270512A (ja) * 1990-03-20 1991-12-02 Fujitsu Ltd 周波数シンセサイザ
US5128633A (en) * 1991-07-08 1992-07-07 Motorola, Inc. Multi-loop synthesizer
US5267182A (en) * 1991-12-31 1993-11-30 Wilke William G Diophantine synthesizer
US5422604A (en) * 1993-12-07 1995-06-06 Nec Corporation Local oscillation frequency synthesizer for vibration suppression in the vicinity of a frequency converging value
US5535432A (en) * 1994-09-14 1996-07-09 Ericsson Ge Mobile Communications Inc. Dual-mode satellite/cellular phone with a frequency synthesizer
US6366620B1 (en) * 1994-12-13 2002-04-02 Hughes Electronics Corporation VSAT system
US5717730A (en) * 1995-12-22 1998-02-10 Microtune, Inc. Multiple monolithic phase locked loops
US5856766A (en) * 1997-06-30 1999-01-05 Motorola Inc. Communication device with a frequency compensating synthesizer and method of providing same
US6977556B1 (en) * 2000-05-25 2005-12-20 Broadband Innovations, Inc. Rational frequency synthesizers
US7072633B2 (en) 2002-05-31 2006-07-04 Broadcom Corporation Double-conversion television tuner using a Delta-Sigma Fractional-N PLL
US20030190903A1 (en) * 2002-07-22 2003-10-09 Envara Ltd. Zero-loss front end for wireless communication
JP2004104228A (ja) * 2002-09-05 2004-04-02 Matsushita Electric Ind Co Ltd 信号処理装置および信号処理方法、デルタ・シグマ変調型分数分周pll周波数シンセサイザ、無線通信機器、デルタ・シグマ変調型d/a変換器
US7349514B2 (en) * 2003-04-01 2008-03-25 Seiko Epson Corporation Frequency/phase locked loop clock synthesizer using an all digital frequency detector and an analog phase detector
US7324789B2 (en) * 2005-01-20 2008-01-29 Broadcom Corporation PLL frequency synthesizer architecture for low phase noise and reference spurs
US7098754B2 (en) 2005-01-31 2006-08-29 Rf Micro Devices, Inc. Fractional-N offset phase locked loop
US7518455B2 (en) * 2006-07-28 2009-04-14 Mstar Semiconductor, Inc. Delta-sigma modulated fractional-N PLL frequency synthesizer

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0374930A (ja) * 1989-08-15 1991-03-29 Sony Corp 位相制御型発振装置
JPH03171822A (ja) * 1989-11-29 1991-07-25 Fujitsu Ltd 周波数シンセサイザ
JPH0865159A (ja) * 1994-08-17 1996-03-08 Nippon Telegr & Teleph Corp <Ntt> 周波数シンセサイザ
JPH08307255A (ja) * 1995-05-11 1996-11-22 Nec Corp 位相同期発振器
JP2001136065A (ja) * 1999-09-17 2001-05-18 Sony United Kingdom Ltd デュアルループ位相同期ループ装置
JP2002016494A (ja) * 2000-06-28 2002-01-18 Ando Electric Co Ltd 位相同期ループ回路
JP2004260791A (ja) * 2003-02-25 2004-09-16 Icom Inc フラクショナルn周波数シンセサイザ及びシンセサイズ方法
JP2006526946A (ja) * 2003-05-02 2006-11-24 シリコン・ラボラトリーズ・インコーポレーテツド 低ジッタ2ループフラクショナルn合成器のための方法および装置
JP2006033414A (ja) * 2004-07-16 2006-02-02 Yokogawa Electric Corp 位相同期回路
JP2006180428A (ja) * 2004-12-24 2006-07-06 Matsushita Electric Ind Co Ltd 位相同期回路
JP2007134832A (ja) * 2005-11-08 2007-05-31 Nippon Hoso Kyokai <Nhk> Pll周波数シンセサイザ
WO2007082282A1 (en) * 2006-01-11 2007-07-19 Qualcomm Incorporated Configurable multi-modulus frequency divider for multi-mode mobile communication devices
JP2007221773A (ja) * 2006-01-19 2007-08-30 Matsushita Electric Ind Co Ltd Pll変調回路、無線送信装置及び無線通信装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016167283A1 (ja) * 2015-04-15 2016-10-20 三菱電機株式会社 シンセサイザ
JPWO2016167283A1 (ja) * 2015-04-15 2017-07-27 三菱電機株式会社 シンセサイザ
US10277235B2 (en) 2015-04-15 2019-04-30 Mitsubishi Electric Corporation Synthesizer
JP2017175260A (ja) * 2016-03-22 2017-09-28 アンリツ株式会社 発振回路及び発振方法

Also Published As

Publication number Publication date
EP2396888A1 (en) 2011-12-21
KR101296311B1 (ko) 2013-08-14
CN102308478B (zh) 2014-08-27
KR20110126701A (ko) 2011-11-23
US20100207693A1 (en) 2010-08-19
JP5869043B2 (ja) 2016-02-24
WO2010093961A1 (en) 2010-08-19
US8378751B2 (en) 2013-02-19
CN102308478A (zh) 2012-01-04
JP5762980B2 (ja) 2015-08-12
JP2014195295A (ja) 2014-10-09
TW201108621A (en) 2011-03-01

Similar Documents

Publication Publication Date Title
JP5762980B2 (ja) 複数の同調ループを有する周波数シンセサイザ
US9154143B2 (en) Semiconductor device
US7764934B2 (en) RF transceiver incorporating dual-use PLL frequency synthesizer
US7327993B2 (en) Low leakage local oscillator system
US8242818B2 (en) Phase-locked loop frequency synthesizer
JP4809017B2 (ja) 周波数合成器及びその動作方法
US8442466B2 (en) FM transmitter with a delta-sigma modulator and a phase-locked loop
US7949072B2 (en) Local oscillator with injection pulling suppression and spurious products filtering
Zhou et al. A 0.4–6-GHz frequency synthesizer using dual-mode VCO for software-defined radio
US10056912B1 (en) Simultaneous cancellation of multiple spurs from different sources
US7974333B2 (en) Semiconductor apparatus and radio circuit apparatus using the same
CN100550873C (zh) 使用偏移锁相环的通信发射机
US8467748B2 (en) Wireless communication unit, integrated circuit comprising a voltage controlled oscillator and method of operation therefor
Chen et al. A 0.13$\mu $ m CMOS Quad-Band GSM/GPRS/EDGE RF Transceiver Using a Low-Noise Fractional-N Frequency Synthesizer and Direct-Conversion Architecture
Farazian et al. Fast hopping frequency generation in digital CMOS
TWI650948B (zh) 使用鎖相迴路之頻率合成
Fox Ask the Applications Engineer—30
Dehng et al. A single-chip RF transceiver for quad-band GSM/GPRS applications
Leenarts et al. Frequency synthesizers for RF transceivers

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130205

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130502

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130513

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130705

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140114

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140514

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20140522

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20140718

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150415

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150610

R150 Certificate of patent or registration of utility model

Ref document number: 5762980

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees