JP2004260791A - フラクショナルn周波数シンセサイザ及びシンセサイズ方法 - Google Patents
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Abstract
【解決手段】フラクショナルN周波数シンセサイザ10は、基準周波数と比較周波数とを入力する位相検知器14と、位相検知器からの制御信号を入力するために設けられたループフィルタ18と、ループフィルタで濾波された制御信号を入力し出力周波数を出力する発振器12と、発振器から入力した出力周波数を分周制御数(N+F)で分周し、分周した出力周波数を比較周波数として位相検知器に出力する整数分周器16とを備えている。分周制御数は、整数(N)及び少なくとも二つの異なるオーダの小数に分かれた小数部(F)で構成されている。第1及び第2のシグマ−デルタ変換器20及び22は主に別々の小数を形成する処理を行っており、小さい方の小数を処理する第2のシグマ−デルタ変換器22は、大きい方の小数を処理する第1のシグマ−デルタ変換器より小さいクロック周波数によって動作される。
【選択図】 図5
Description
また、シグマ−デルタ変換器は位相ノイズを整形するように設計されている。例えば、フラクショナルN周波数シンセサイザにおいて使用されるMASH111変換器は、(1)式に示す出力位相ノイズスペクトルを有する:
位相ノイズスペクトル=δ2(2π)2/12・fref(1−z−1)2(m−1) rad2/Hz ・・・(1)
mはシグマ−デルタ変換器のオーダ(次数)であり、δは量子化ステップサイズである。このステップは、従来のシグマ−デルタ・フラクショナルN合成におけるステップに等しい。
ノイズ=(2π)2/(12・fref)(2π・f/fref)4 rad2/Hz ・・・(2)
(例えば、非特許文献1参照。)このようにして、PLLのオーダー及びバンド幅が正確に選択されると、シグマ−デルタ変換器からのノイズはループフィルタ帯域においては低くなり、PLLは高周波のシグマ−デルタノイズを取り除く。
(例えば、特許文献8及び9参照。)。
基準周波数信号と比較周波数信号とを入力し、両入力信号の位相を比較し、位相差に対応する制御信号を出力する位相検知器と、
当該制御信号を濾波するループフィルタと、
前記ループフィルタにより濾波された制御信号を入力し、この制御信号に従って修正した周波数の信号を出力する可変周波数発振器と、
当該可変周波数発振器の出力信号と時間軸上で変動する整数値を示す分周制御信号とを入力して、当該出力信号を分周制御信号が示す整数値で分周することにより、整数部(N)と少なくとも2つの異なる値から構成される小数部とから形成される値(N+F)で表される平均分周比で前記出力信号を分周し、分周した出力信号を前記比較周波数信号として前記位相検知器に出力する整数分周器と、
少なくとも2つのシグマ−デルタ変換器を備え、それぞれのシグマ−デルタ変換器は前記少なくとも2つの異なる値のうちの対応する1つを主に処理しており、主に論理的に小さい方の値を処理するシグマ−デルタ変換器の方が、主に論理的に大きい方の値を処理するシグマ−デルタ変換器より小さいクロック周波数で動作するように構成され、その平均値の小数部が前記平均的分周比の小数部(F)に一致するような値を生成する生成手段と、
前記生成手段により生成された前記値と所定の整数値とを加算して、平均値が前記平均分周比となるような整数値を示す分周制御数を形成し、当該分周制御数を前記整数分周器に出力する第1の加算器と、
を備えている。
また、フラクショナル値F1及びF2は、詳しくは後述するが、平均的分周制御数(所望の有理数形式の分周制御数)の小数部(F)を構成する小数のうち、それぞれ大きい方の小数及び小さい方の小数を生成するために使用される一種の分周比データである。
つまり、シグマ−デルタ変換器は、主に最も小さい小数を処理する第3のシグマ−デルタ変換器からの出力が、主に次に小さい小数を処理する第2のシグマ−デルタ変換器の入力になり、第2のシグマ−デルタ変換器からの出力が、主に最も大きい小数を処理する第1のシグマ−デルタ変換器の入力になるという具合に、カスケード状に接続される。すなわち、ひとつのシグマ−デルタ変換器の出力は、他のシグマ−デルタ変換器の出力に派生している。そして、第3の加算器が、第3のシグマ−デルタ変換器の出力にフラクショナル値を付加するために連続する第2及び第3のシグマ−デルタ変換器の間に配置され、及び、第2の加算器が、第2のシグマ−デルタ変換器の出力にフラクショナル値を付加するために連続する第1及び第2のシグマ−デルタ変換器の間に配置される。
そして、周波数分周器が2つのときには、例えば、第1のシグマ−デルタ変換器は第1の周波数分周器の入力側に接続し、第2のシグマ−デルタ変換器及び第2の周波数分周器の入力側を第1の周波数分周器の出力側に接続し、かつ、第3のシグマ−デルタ変換器の入力側を第2の周波数分周器の出力側に接続すればよい。
前記第1の加算器、前記第2の加算器、及び前記第2のシグマ−デルタ変換器には、それぞれN、F1及びF2ではなく、前記分割器からの出力のうち、それぞれ前記N、F1及びF2のオーダーに相当する部分が入力される構成としても良い。
まず、この発明の第1〜第6の実施の形態のフラクショナルN周波数シンセサイザに共通する構成要素について、図5〜10を参照して説明する。図5〜10は、それぞれ、第1〜第6の実施の形態のフラクショナルN周波数シンセサイザの構成を示すブロック図である。
第1の実施の形態のフラクショナルN周波数シンセサイザ10について、図5を参照して説明する。
この実施の形態は、シグマ−デルタ変換器の段数m=2の場合の例である。小数部生成手段は、第1のシグマ−デルタ変換器22と、第2のシグマ−デルタ変換器20と、第2の加算器24とから構成されている。整数分周器16に直接接続されている最下流の第1の加算器26から、第1のシグマ−デルタ変換器22、第2の加算器24、第2のシグマ−デルタ変換器20が、順にカスケード状に接続されている。
第2のシグマ−デルタ変換器20は、基準周波数frefから派生したクロック信号C2の入力タイミングによってフラクショナル値F2を入力し、平均値がF2/P2である値を示す信号を生成し、第2の加算器24に出力する。第2の加算器24は、第2のシグマ−デルタ変換器20からの平均値がF2/P2である信号に、フラクショナル値F1を加算して、平均値がF1+F2/P2である信号を生成し、第1のシグマ−デルタ変換器22に出力する。
(δ/28)2(2π)2/(12・fref/4)(2πf/fref)/4)4 rad2/Hz = 1/64*(2π)2/(12・fref)(2πf/fref)4 rad2/Hz ・・・(3)
言い換えると、第1のシグマ−デルタ変換器22のノイズより18dB小さくなる。
第2の実施の形態のフラクショナルN周波数シンセサイザ50について、図6を参照して説明する。
この実施の形態においては、段数m=3の場合である。整数分周器16に接続されている第1の加算器40から、第1のシグマ−デルタ変換器34、第2の加算器38、第2のシグマ−デルタ変換器32、第3の加算器36、第3のシグマ−デルタ変換器30が、順にカスケード状に接続されている。
第3のシグマ−デルタ変換器30は、基準周波数frefから派生するクロック信号C3の入力タイミングでフラクショナル値F3を入力し、平均値がF3/P3である信号を出力する。この出力信号とフラクショナル値F2を示す信号とが第3の加算器36に入力される。第3の加算器36は、両信号を加算し、平均値がF2+F3/P3である信号を生成し、第2のシグマ−デルタ変換器32に出力する。
第3の実施の形態のフラクショナルN周波数シンセサイザ52について、図7を参照して説明する。
第4の実施の形態のフラクショナルN周波数シンセサイザ54について、図8を参照して説明する。
第1〜第3の実施の形態においては、シグマ−デルタ変換器を駆動するクロック周波数は基準周波数frefから派生していた。
第5の実施の形態のフラクショナルN周波数シンセサイザ56について、図9を参照して説明する。
この実施の形態においては、第1の実施の形態の構成に加えて、シグマ−デルタ変換器に入力される分周制御数に、さらに変調信号のデジタルデータを加算(重畳)することにより、周波数変調(FM)回路としての機能を有する構成になっている。
第5の実施の形態においては、A/D変換器43からの変調信号の値Mをフラクショナル値F2と加算する構成であったが、フラクショナル値F1に加算する構成としても良い。このときは、変調信号加算器44には、A/D変換器43からの出力とフラクショナル値F1が入力され、さらに、変調信号加算器44の出力が第2の加算器24に入力される構成になる。
第6の実施の形態のフラクショナルN周波数シンセサイザ58について、図10を参照して説明する。
第5の実施の形態においては、変調信号をフラクショナル値F2またはF1に加算していたが、第6の実施の形態においては、整数N及び複数のフラクショナル値に分割する前に、変調信号を加算する構成になっている。
上述においては、この発明のフラクショナルNシンセサイザの実施の形態について、構成要素を中心としてブロック図で説明してきた。
各実施の形態において、整数分周器に提供された整数は好適な出力周波数を得るために変化させることが出来る。しかしながら、プリスケールカウンタの値を変化させるような発明も可能である。このことと関連して、VHF及びUHFシンセサイザは通常、プリスケーラの前に設置されたCMOS整数分周器を使用した整数機能により分周を実施する。プリスケーラは比較的高速でありながら、CMOS整数分周器は比較的コストが低く電力消費も低い。ループ周波数を決めるためには、プリスケーラ及びCMOS整数分周器がプログラムされなければならない。従って、シグマ−デルタ・フラクショナルNシンセサイザは、典型的には、両方の要素がすべてのクロック周期においてプログラムされる必要がある。
frac2が3未満であれば、修正されたfrac2’をfrac2+253(つまり、(28−3)である。)に設定し、frac1−1に等しい修正されたfrac1’を提供するためにfrac1から1を減算する(frac1’=frac1−1)。frac1が1未満であるときは、整数から1を減算し(修正された整数’=整数−1)、修正されたfrac1’をfrac1+255(つまり、(28−1)。)とする。修正されたfrac2’は適切なシグマ−デルタ変換器の前に設置された加算器、例えば、図6に示した実施の形態においては第2のシグマ−デルタ変換器32の下流に設置された第3の加算器36へ入力されるフラクショナル値として使用される。同様の減算スキームがfrac1においても適用される。
以上のように、上述した従来のフラクショナルNシンセサイザに顕著な効果を与えるフラクショナルN周波数シンセサイザについて説明してきた。この発明のこのようなシンセサイザは、無線の分野に限定されない様々な分野において使用可能である。
12 可変周波数発振器(VCO)
14 位相検知器
16 整数分周器
18 ループフィルタ
20,22,30,32,34 シグマ−デルタ変換器
24,26,36,38,40 加算器
28,42 周波数分周器
43 A/D変換器
44,46 変調信号加算器
48 分割器
Claims (16)
- 基準周波数信号と比較周波数信号とを入力し、両入力信号の位相を比較し、位相差に対応する制御信号を出力する位相検知器と、
当該制御信号を濾波するループフィルタと、
前記ループフィルタにより濾波された制御信号を入力し、この制御信号に従って修正した周波数の信号を出力する可変周波数発振器と、
当該可変周波数発振器の出力信号と時間軸上で変動する整数値を示す分周制御信号とを入力して、当該出力信号を分周制御信号が示す整数値で分周することにより、整数部(N)と少なくとも2つの異なる値から構成される小数部とから形成される値(N+F)で表される平均分周比で前記出力信号を分周し、分周した出力信号を前記比較周波数信号として前記位相検知器に出力する整数分周器と、
少なくとも2つのシグマ−デルタ変換器を備え、それぞれのシグマ−デルタ変換器は前記少なくとも2つの異なる値のうちの対応する1つを主に処理しており、主に論理的に小さい方の値を処理するシグマ−デルタ変換器の方が、主に論理的に大きい方の値を処理するシグマ−デルタ変換器より小さいクロック周波数で動作するように構成され、その平均値の小数部が前記平均的分周比の小数部(F)に一致するような値を生成する生成手段と、
前記生成手段により生成された前記値と所定の整数値とを加算して、平均値が前記平均分周比となるような整数値を示す分周制御数を形成し、当該分周制御数を前記整数分周器に出力する第1の加算器と、
を備えることを特徴とするフラクショナルN合成を利用した周波数シンセサイザ。 - 前記生成手段は、
第2のフラクショナル値(F2)を入力し、平均値が(F2/P2)となる値を出力する第2のシグマ−デルタ変換器(状態数をP2とする。)と、
前記第2のシグマ−デルタ変換器が出力した値と第1のフラクショナル値(F1)とを加算し、平均値が(F1+F2/P2)である合計値を出力する第2の加算器と、
前記第2の加算器から出力される合計値を入力し、前記平均的分周比の小数部(F)に一致するような平均値(F1/P1+F2/(P1*P2))を有する整数値を出力する第1のシグマ−デルタ変換器(状態数をP1とする。)と
を備え、
前記第2のシグマ−デルタ変換器は前記第1のシグマ−デルタ変換器より小さいクロック周波数で駆動される
ことを特徴とする請求項1に記載の周波数シンセサイザ。 - 前記第1のシグマ−デルタ変換器を駆動するクロック周波数を有する信号を分周することによって、前記第2のシグマ−デルタ変換器を駆動するクロック周波数を有する信号を形成する周波数分周器を備えている、ことを特徴とする請求項2に記載の周波数シンセサイザ。
- 前記生成手段は、
第3のフラクショナル値(F3)を入力して平均値が(F3/P3)で表される値を出力する第3のシグマ−デルタ変換器(状態数をP3とする。)と、
前記第3のシグマ−デルタ変換器が出力した値と第2のフラクショナル値(F2)とを加算して、平均値が(F2+F3/P3)で表される合計値を出力する第3の加算器と、
前記第3の加算器からの合計値(F2+F3/P3)を入力し、平均値が(F2/P2+F3/(P2*P3))で表される値を出力する第2のシグマ−デルタ変換器(状態数をP2とする。)と、
前記第2のシグマ−デルタ変換器が出力した値と第1のフラクショナル値(F1)とを加算する第2の加算器と、
前記第2の加算器からの合計値(F1+F2/P2+F3/(P2*P3))を入力し、平均値が前記平均的分周比の小数部に等しい(F1/P1+F2/(P1*P2)+F3/(P1*P2*P3))となる値を出力する第1のシグマ−デルタ変換器(状態数をP1とする。)と
を備え、
前記第2及び第3のシグマ−デルタ変換器は前記第1のシグマ−デルタ変換器より小さいクロック周波数で駆動される
ことを特徴とする請求項1に記載の周波数シンセサイザ。 - 前記第1のシグマ−デルタ変換器を駆動するクロック周波数を有する信号を分周することによって、前記第2及び第3のシグマ−デルタ変換器を起動するクロック周波数を有する信号を形成する周波数分周器をさらに備えている、ことを特徴とする請求項4に記載の周波数シンセサイザ。
- 前記第1のシグマ−デルタ変換器を駆動するクロック周波数を有する信号を分周することによって、前記第2のシグマ−デルタ変換器を起動するクロック周波数を有する信号を形成する第1の周波数分周器と、
前記第2のシグマ−デルタ変換器を駆動するクロック周波数を有する信号を分周することによって、前記第3のシグマ−デルタ変換器を駆動するクロック周波数を有する信号を形成する第2の周波数分周器と、
をさらに備えている、ことを特徴とする請求項4に記載の周波数シンセサイザ。 - 前記第1のシグマ−デルタ変換器を駆動するクロック周波数は基準周波数である、ことを特徴とする請求項2乃至6のいずれか1項に記載の周波数シンセサイザ。
- 前記第1のシグマ−デルタ変換器を駆動するクロック周波数は前記整数分周器の出力周波数である
ことを特徴とする請求項2乃至6のいずれか1項に記載の周波数シンセサイザ。 - 入力された変調信号をデジタルデータに変換して出力するA/D変換器と、
前記デジタルデータ(M)といずれかのフラクショナル値(F2又はF1)とを加算する変調信号加算器と、
をさらに備え、
前記第2のシグマ−デルタ変換器又は第2の加算器には、それぞれフラクショナル値(F2又はF1)ではなく、前記変調信号加算器からの加算された出力である(M+F2)又は(M+F1)が入力される
ことを特徴とする請求項1,2又は3に記載の周波数シンセサイザ。 - 入力された変調信号をデジタルデータに変換して出力するA/D変換器と、
前記A/D変換器からのデジタルデータ(M)と(整数値N+フラクショナル値F1+フラクショナル値F2)とを加算する変調信号加算器と、
前記変調信号加算器からの出力を、それぞれ整数部N、フラクショナル値F1及びF2のオーダーに相当するオーダー部分に分割して出力する分割器と
をさらに備え、
前記第1の加算器、前記第2の加算器、及び前記第2のシグマ−デルタ変換器には、それぞれN、F1及びF2ではなく、前記分割器からの出力のうち、それぞれ前記整数値N、フラクショナル値F1及びF2のオーダーに相当する部分が入力される
ことを特徴とする請求項1,2又は3に記載の周波数シンセサイザ。 - 位相検知器に基準周波数及び比較周波数信号を入力し位相を比較した結果を制御信号として出力するステップと、
当該制御信号をループフィルタに入力し濾波するステップと、
当該濾波された制御信号を調節可能な発振器に入力し、この制御信号にしたがって修正した出力周波数信号を出力するステップと、
当該発振器からの出力周波数信号を整数分周器に入力するステップと、
整数(N)及び少なくとも二つの異なる小数に分かれた小数部(F)で構成されている分周制御数(N+F)を前記整数分周器に入力するステップと、
前記整数分周器において、前記発振器からの出力周波数信号を前記分周制御数で分周し、前記分周した周波数信号を前記比較周波数信号として出力するステップと
を有する方法であって、
前記分周制御数を前記整数分周器に入力するステップは、
少なくとも二つのシグマ−デルタ変換器を順次に使用して、前記小数部を形成するための処理を行うステップであって、主に小さい方の小数を形成するための処理を行うシグマ−デルタ変換器が、主に大きい方の小数を形成するための処理を行うシグマ−デルタ変換器より小さいクロック周波数で動作するようにして行う前記分周制御数の小数部(F)を生成するステップと、
前記小数部(F)と整数(N)とを第1の加算器に入力し加算して前記分周制御数を形成し、当該分周制御数を前記整数分周器に入力するステップと
を有する
ことを特徴とするフラクショナルN周波数シンセサイズ方法。 - 前記小数部生成ステップは、
第2のシグマ−デルタ変換器(状態数をP2とする。)に第2のフラクショナル値(F2)を入力し第2の小数(F2/P2)を出力するステップと、
第2の加算器に前記第2の小数(F2/P2)と第1のフラクショナル値(F1)とを入力し加算するステップと、
第1のシグマ−デルタ変換器(状態数をP1とする。)に第2の加算器から合計値(F1+F2/P2)を入力し、前記分周制御数の小数部(F)を構成する小数(F1/P1+F2/(P1*P2))を出力するステップと
を有し、
前記第2のシグマ−デルタ変換器は前記第1のシグマ−デルタ変換器より小さいクロック周波数で駆動される
ことを特徴とする請求項11に記載のフラクショナルN周波数シンセサイズ方法。 - 前記小数部生成ステップは、
第3のシグマ−デルタ変換器(状態数をP3とする。)に第3のフラクショナル値(F3)を入力し第3の小数(F3/P3)を出力するステップと、
第3の加算器に前記第3の小数(F3/P3)と前記第2のフラクショナル値(F2)とを入力し加算するステップと、
第2のシグマ−デルタ変換器(状態数をP2とする。)に前記第3の加算器から合計値(F2+F3/P3)を入力し、第2の小数(F2/P2+F3/(P2*P3))を出力するステップと、
第2の加算器に前記第2の小数(F2/P2+F3/(P2*P3))と第1のフラクショナル値(F1)を入力し加算するステップと、
第1のシグマ−デルタ変換器(状態数をP1とする。)に前記第2の加算器から合計値(F1+F2/P2+F3/(P2*P3))を入力し、前記分周制御数の小数部を構成する小数(F1/P1+F2/(P1*P2)+F3/(P1*P2*P3))を出力するステップと
を有し、
前記第2及び第3のシグマ−デルタ変換器は前記第1のシグマ−デルタ変換器より小さいクロック周波数で駆動される
ことを特徴とする請求項11に記載のフラクショナルN周波数シンセサイズ方法。 - −Nから+M(但し、N及びMは共に正の整数とする。)までの範囲の整数を出力するように設計されたシグマ−デルタ変換器に入力するフラクショナル値を生成する方法であって、
整数部及び小数部を有する分周制御数を得るために、好適な出力周波数を基準周波数で除算するステップと、
前記小数部を複数の小数に分けるステップと、
前記シグマ−デルタ変換器をカスケード状に接続するステップと、
カスケード状に配置された前記シグマ−デルタ変換器の隣り合う一組の間と、最も上流のシグマ−デルタ変換器及び整数分周器の間とに加算器を設け、それぞれの加算器が前記シグマ−デルタ変換器からの出力、及び前記整数部又は前記小数部を入力できるように接続するステップと、及び
それぞれの前記シグマ−デルタ変換器からの出力にNを加算するステップと、
修正された小数部や修正された整数部を得るために、それぞれの前記加算器によって加算される小数部又は整数部からNを減算し、減算前の小数部の値がN未満のときは、より大きい小数部や整数部から数を借り、その結果、どの前記加算器における加算結果も0より大きいか等しくするステップと
を有することを特徴とするフラクショナルN周波数シンセサイズ方法。 - 前記シグマ−デルタ変換器はMASH111であり、及び、
Nの値は3、かつ、Mの値は4に等しい
ことを特徴とする請求項14に記載のフラクショナルN周波数シンセサイズ方法。 - 修正された小数部及び修正された整数部を用いて前もって演算して修正された好適な出力周波数を算出し、その後、この好適な出力周波数に、出力周波数を変化させる
ことを特徴とする請求項14に記載のフラクショナルN周波数シンセサイズ方法。
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