CN109150177B - 一种带加抖机制的小数分频实现方法 - Google Patents

一种带加抖机制的小数分频实现方法 Download PDF

Info

Publication number
CN109150177B
CN109150177B CN201810668105.2A CN201810668105A CN109150177B CN 109150177 B CN109150177 B CN 109150177B CN 201810668105 A CN201810668105 A CN 201810668105A CN 109150177 B CN109150177 B CN 109150177B
Authority
CN
China
Prior art keywords
frequency division
bit
cancellation circuit
signal
frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810668105.2A
Other languages
English (en)
Other versions
CN109150177A (zh
Inventor
何利蓉
肖文勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhejiang Xinmai Microelectronics Co ltd
Original Assignee
Hangzhou Xiongmai Integrated Circuit Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hangzhou Xiongmai Integrated Circuit Technology Co Ltd filed Critical Hangzhou Xiongmai Integrated Circuit Technology Co Ltd
Priority to CN201810668105.2A priority Critical patent/CN109150177B/zh
Publication of CN109150177A publication Critical patent/CN109150177A/zh
Application granted granted Critical
Publication of CN109150177B publication Critical patent/CN109150177B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division

Landscapes

  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

本发明公开的是一种带加抖机制的小数分频实现方法，属于无线电通信、集成电路，将输入的24bit代表任意小数分频比的小数分频参数，加上基于线性反馈移位寄存器(LFSR)原理的伪随机加抖信号，通过MASH 1‑1‑1 delta‑sigmal调制器产生3bit的分频调整参数，调整瞬时分频系数，使在一段时间内的均值分频比为所需的小数，本发明具有成本低，调试简单，可以调整瞬时分频系数，可以获得任意小的频率间隔以及可以实现高频率分辨力的频率合成等技术特点。

Description

一种带加抖机制的小数分频实现方法
技术领域
本发明涉及一种小数分频实现方法，更具体一点说，涉及一种带加抖机制的小数分频实现方法，属于无线通信、集成电路领域。
背景技术
在现有技术中，频率合成一般分为两种：一种是直接频率合成器(DFS)，另一种是间接频率合成器，其又可分为单环频率合成(NFS)、多环频率合成(MNFS)和小数分频频率合成(FNFS)。
直接频率合成器(DFS)使用全模拟实现，虽有较高的换频速度，但随着频率间隔的降低，元器件数目激增，体积增大，成本大大增加，且产生许多难易预料的组合频率，频谱纯度低。
单环频率合成(NFS)虽然集成度高、体积小巧，但其在频谱纯度、换频速度和频率间隔等指标上存在巨大的矛盾，而多环频率合成(MNFS)实际上是DFS和NFS的折中。
传统的小数分频频率合成器(FNFS)通过累加器的进位，控制前置双模分频器在N和N+1两个分频数之间转换，通过环路的低通滤波作用，使VCO锁定在参考频率的分数谐波上，由于锁相环使VCO的频率在N*Fref和(N+1)*Fref之间跳变,这就会引起VCO输出信号的相位调制。通常采用API(模拟相位内插)技术来消除这种寄生的相位调制以提高小数分频锁相环输出信号的频谱纯度，但是由于该方法要求使用较多的模拟器件，内插电路结构复杂，成本高,调试困难，因而影响了它的广泛应用。
发明内容
为了解决上述现有技术问题，本发明提供具有车成本低，调试简单，可以调整瞬时分频系数，可以获得任意小的频率间隔以及可以实现高频率分辨力的频率合成等技术特点的一种带加抖机制的小数分频实现方法。
为了实现上述目的，本发明是通过以下技术方案实现的：
一种带加抖机制的小数分频实现方法，该方法包括如下步骤：
步骤1)：通过基于18bit线性反馈移位寄存器原理的伪随机信号发生器产生18bit伪随机信号，再将该伪随机信号送入一阶delta-sigmal调制器中进行量化噪声整形到高频，减少低频的量化噪声，并输出1bit的加抖信号，所述一阶delta-sigmal调制器由18bit累加器构成；
步骤2)：将1bit的加抖信号送入一个高通滤波器中，滤除低频的量化噪声，进一步降低加抖信号的量化噪声；
步骤3)：将步骤2)处理后的1bit的加抖信号送入到MASH 1-1-1结构的delta-sigmal调制器中，生成3bit的分频调整参数；
步骤4)：将步骤3)获得的3bit的分频调整参数与可配置的12bit的整数分频数系数相加，调整瞬时分频系数以使输出的分频系数为带加抖机制的小数分频频系数。
作为一种改进，所述伪随机信号发生器包括n个寄存器，且n个寄存器初始值不同时为零，所述18bit伪随机信号由D0-Dn-1的信号组成，所述D0为低位信号，所述Dn-1为经n个寄存器延时n拍后的信号。
作为一种改进，所述MASH 1-1-1结构的delta-sigmal调制器由3个24bit的一阶delta-sigmal调制器级联，所述3个24bit的一阶delta-sigmal调制器连接有噪声抵消电路，所述噪声抵消电路抵消前两级的量化噪声以实现将加抖的小数分频参数转换成3bit的分频调整参数。
作为一种改进，所述24bit的一阶delta-sigmal调制器通过将输入的24bit小数分频参数与反馈的量化参数不断累加，并以25bit累加器的最高bit作为量化输出。
作为一种改进，所述噪声抵消电路的输入端包括Q0[n]、Q1[n]、Q2[n]，所述Q0[n]、Q1[n]、Q2[n]分别为三个一阶delta-sigmal调制器的量化输出，所述Q0[n]经噪声抵消电路转换输出Q0[n-1]、Q0[n-2]，所述Q1[n]经噪声抵消电路转换输出Q1[n-1]、Q1[n-2]，所述Q2[n]经噪声抵消电路转换输出Q2[n-1]、Q2[n-2]，由Q0[n]、Q1[n]的转换输出以及Q2[n]计算获得噪声抵消电路输出结果y[n]。
作为一种改进，所述噪声抵消电路计算公式：y[n]＝Q0[n-2]+Q1[n-1]-Q1[n-2]+Q2[n]-2*Q2[n-1]+Q2[n-2]。
有益效果：将输入的18bit代表任意小数分频比的小数分频参数，加上基于线性反馈移位寄存器(LFSR)原理的伪随机加抖信号，通过MASH 1-1-1delta-sigmal调制器产生3bit的分频调整参数，调整瞬时分频系数，使在一段时间内的均值分频比为所需的小数，通过使分频比变为小数，可获得任意小的频率间隔，实现高频率分辨力的频率合成；成本低、调试容易；
附图说明
图1是本发明原理流程示意图。
图2是本发明伪随机信号量化噪声整形原理流程图。
图3是本发明实施1中伪随机信号发生器实现结构示意图。
图4是本发明18bit累加器构成的一阶delta-sigmal原理图。
图5是本发明MASH 1-1-1结构的一阶delta-sigmal调制器原理图。
图6是本发明24bit一阶delta-sigmal调制器原理图。
图7是本发明噪声抵消电路原理图。
图8是本发明加抖与不加抖的输出信号能量谱分布对比图。
具体实施方式
以下结合说明书附图，对本发明作进一步说明，但本发明并不局限于以下实施例。
实施例1
如图1-8所示为本发明的一种具体实施例，该实施例一种带加抖机制的小数分频实现方法，该方法包括如下步骤：
步骤1)：通过基于18bit线性反馈移位寄存器(LFSR)原理的伪随机信号发生器产生18bit伪随机信号，再将该伪随机信号送入一阶delta-sigmal调制器中进行量化噪声整形到高频，减少低频的量化噪声，并输出1bit的加抖信号，所述一阶delta-sigmal调制器由18bit累加器构成，该一阶delta-sigmal调制器实现结构如图4所示，其作用是对18bit的伪随机信号进行噪声整形，降低低频噪声，同时将加抖信号转成1bit，对小数分频参数信号进行低位加抖，在降低系统噪声的同时不影响分频调整系数的精度，加抖与不加抖的输出信号能量谱分布对比如图8所示；
所述伪随机信号发生器包括n个寄存器，如图3所示为伪随机信号发生器实现结构示意图，其中，Dn-1为经n个寄存器延时n拍后的信号，Hn-2为基于LFSR(18bit线性反馈移位寄存器)加抖控制参数H的第n-2bit的值(以0开始),xor表示输出为两个输入信号的异或,n个寄存器初始值不同时为零，所述18bit伪随机信号由D0-Dn-1的信号组成，所述D0为低位信号，所述Dn-1为经n个寄存器延时n拍后的信号，其中，开关由加抖控制参数H的对应bit值控制，若控制信号值为0，则开关输出值为0；否则，开关输出值为Dn-1，其数学表达式如下所示：
Figure BDA0001708303800000051
步骤2)：将1bit的加抖信号送入一个高通滤波器(HPF)中，滤除低频的量化噪声，进一步降低加抖信号的量化噪声，加抖信号会在一定程度上恶化噪声性能，通过对加抖信号通过一个高通的滤波器能滤波其低频部分的信号能量，对噪声能量分布进行整形；
步骤3)：将步骤2)处理后的1bit的加抖信号送入到MASH 1-1-1结构的delta-sigmal调制器中，生成3bit的分频调整参数F，如图5所示，所述MASH1-1-1结构的delta-sigmal调制器由3个24bit的一阶delta-sigmal调制器级联，所述3个24bit的一阶delta-sigmal调制器连接有噪声抵消电路，所述噪声抵消电路抵消前两级的量化噪声以实现将加抖的小数分频参数转换成3bit的分频调整参数F，如图6所示，每一个24bit的一阶delta-sigmal调制器通过将输入的24bit小数分频参数与反馈的量化参数不断累加，并以25bit累加器的最高bit作为量化输出，如图7所示，噪声抵消电路的输入端包括Q0[n]、Q1[n]、Q2[n]，所述Q0[n]、Q1[n]、Q2[n]分别为三个一阶delta-sigmal调制器的量化输出(以25bit累加器的最高bit)，所述Q0[n]经噪声抵消电路转换输出Q0[n-1]、Q0[n-2]，所述Q1[n]经噪声抵消电路转换输出Q1[n-1]、Q1[n-2]，所述Q2[n]经噪声抵消电路转换输出Q2[n-1]、Q2[n-2]，由Q0[n]、Q1[n]的转换输出以及Q2[n]计算获得噪声抵消电路输出结果y[n]，所述噪声抵消电路计算公式为y[n]＝Q0[n-2]+Q1[n-1]-Q1[n-2]+Q2[n]-2*Q2[n-1]+Q2[n-2]；
步骤4)：将步骤3)获得的3bit的分频调整参数与整数倍分频数系数N相加，调整瞬时分频系数以使一段时间内的均值分频为带加抖机制的小数分频频系数NF。
最后，需要注意的是，本发明不限于以上实施例，还可以有很多变形。本领域的普通技术人员能从本发明公开的内容中直接导出或联想到的所有变形，均应认为是本发明的保护范围。

Claims (1)

1.一种带加抖机制的小数分频实现方法，其特征在于该方法包括如下步骤：
步骤 1）：通过基于 18bit 线性反馈移位寄存器原理的伪随机信号发生器产生 18bit 伪随机信号，再将该伪随机信号送入一阶 delta-sigmal 调制器中进行量化噪声整形到高频，减少低频的量化噪声，并输出 1bit 的加抖信号，所述一阶 delta-sigmal 调制器由 18bit 累加器构成；
步骤 2）：将 1bit 的加抖信号送入一个高通滤波器中，滤除低频的量化噪声，进一步降低加抖信号的量化噪声；
步骤 3）：将步骤 2）处理后的 1bit 的加抖信号送入到 MASH 1-1-1 结构的delta-sigmal 调制器中，生成 3bit 的分频调整参数；
步骤 4）：将步骤 3）获得的 3bit 的分频调整参数与可配置的 12bit 的整数分频数系数相加，调整瞬时分频系数以使输出的分频系数为带加抖机制的小数分频系数；
所述伪随机信号发生器包括 n 个寄存器，且 n 个寄存器初始值不同时为零，所述18bit 伪随机信号由 D0-Dn-1的信号组成，所述 D0为低位信号，所述 Dn-1为经n 个寄存器延时 n 拍后的信号；所述 MASH 1-1-1 结构的 delta-sigmal 调制器由 3 个 24bit的一阶delta-sigmal 调制器级联，所述 3 个 24bit 的一阶 delta-sigmal 调制器连接有噪声抵消电路，所述噪声抵消电路抵消前两级的量化噪声以实现将加抖的小数分频参数转换成 3bit 的分频调整参数；
所述 24bit 的一阶 delta-sigmal 调制器通过将输入的 24bit 小数分频参数与反馈的量化参数不断累加，并以 25bit 累加器的最高 bit 作为量化输出；
所述噪声抵消电路的输入端包括 Q0[n]、Q1[n]、Q2[n]，所述 Q0[n]、Q1[n]、Q2[n]分别为三个一阶 delta-sigmal 调制器的量化输出，所述 Q0[n] 经噪声抵消电路转换输出 Q0[n-1]、Q0[n-2]，所述 Q1[n] 经噪声抵消电路转换输出 Q1[n-1]、Q1[n-2]，所述 Q2[n] 经噪声抵消电路转换输出 Q2[n-1]、Q2[n-2]，由 Q0[n]、Q1[n]的转换输出以及 Q2[n]计算获得噪声抵消电路输出结果 y[n]；
所述噪声抵消电路计算公式：y[n]= Q0[n-2]+ Q1[n-1]- Q1[n-2] + Q2[n]-2*Q2[n-1]+ Q2[n-2]。
CN201810668105.2A 2018-06-26 2018-06-26 一种带加抖机制的小数分频实现方法 Active CN109150177B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810668105.2A CN109150177B (zh) 2018-06-26 2018-06-26 一种带加抖机制的小数分频实现方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810668105.2A CN109150177B (zh) 2018-06-26 2018-06-26 一种带加抖机制的小数分频实现方法

Publications (2)

Publication Number Publication Date
CN109150177A CN109150177A (zh) 2019-01-04
CN109150177B true CN109150177B (zh) 2022-07-19

Family

ID=64802358

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810668105.2A Active CN109150177B (zh) 2018-06-26 2018-06-26 一种带加抖机制的小数分频实现方法

Country Status (1)

Country Link
CN (1) CN109150177B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110190847B (zh) * 2019-04-26 2023-06-02 西安邮电大学 一种应用于频率合成器的小数n分频电路及方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5781044A (en) * 1994-05-12 1998-07-14 Northern Telecom Limited Delta-sigma fractional-N frequency synthesizer and frequency discriminator suitable for use therein
CN101953076A (zh) * 2008-02-26 2011-01-19 高通股份有限公司 分数n锁相环路中的δ-σ调制器时钟抖动
CN103107806A (zh) * 2011-11-14 2013-05-15 孙茂友 一种低杂谱Sigma-Delta小数-N锁相环
CN103178834A (zh) * 2013-03-07 2013-06-26 上海山景集成电路股份有限公司 小数分频系统
CN106849946A (zh) * 2016-12-13 2017-06-13 航天恒星科技有限公司 一种小数分频频率综合器及小数分频方法
CN107248862A (zh) * 2017-06-09 2017-10-13 芯海科技（深圳）股份有限公司 一种小数分频降低频率抖动电路及方法
CN107612546A (zh) * 2017-08-29 2018-01-19 电子科技大学 一种基于神经网络的锁相环电路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7999622B2 (en) * 2008-01-10 2011-08-16 The Regents Of The University Of California Adaptive phase noise cancellation for fractional-N phase locked loop
CN104467860A (zh) * 2014-11-09 2015-03-25 上海工程技术大学 一种级联过采样模数调制器
CN108063621B (zh) * 2017-12-01 2021-05-25 宁波芯路通讯科技有限公司 可变架构的sigma-delta数据转换器

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5781044A (en) * 1994-05-12 1998-07-14 Northern Telecom Limited Delta-sigma fractional-N frequency synthesizer and frequency discriminator suitable for use therein
CN101953076A (zh) * 2008-02-26 2011-01-19 高通股份有限公司 分数n锁相环路中的δ-σ调制器时钟抖动
CN103107806A (zh) * 2011-11-14 2013-05-15 孙茂友 一种低杂谱Sigma-Delta小数-N锁相环
CN103178834A (zh) * 2013-03-07 2013-06-26 上海山景集成电路股份有限公司 小数分频系统
CN106849946A (zh) * 2016-12-13 2017-06-13 航天恒星科技有限公司 一种小数分频频率综合器及小数分频方法
CN107248862A (zh) * 2017-06-09 2017-10-13 芯海科技（深圳）股份有限公司 一种小数分频降低频率抖动电路及方法
CN107612546A (zh) * 2017-08-29 2018-01-19 电子科技大学 一种基于神经网络的锁相环电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
一种LFSR加抖的三阶Σ-Δ调制器设计;曹纯 等;《无线电通信技术》;20141211;第41卷(第1期);第64-66,80页 *

Also Published As

Publication number Publication date
CN109150177A (zh) 2019-01-04

Similar Documents

Publication Publication Date Title
CN108667458B (zh) 能够消除来自σ-δ调制器的量化噪声的分数n数字pll
US5625359A (en) Variable sample rate ADC
Kozak et al. Oversampled delta-sigma modulators: Analysis, applications and novel topologies
EP1225700B1 (en) Delta-sigma modulator system and method
US5600320A (en) Variable sample rate DAC
JP2004260791A (ja) フラクショナルｎ周波数シンセサイザ及びシンセサイズ方法
JP4155406B2 (ja) デルタシグマ変調型分数分周ｐｌｌ周波数シンセサイザ、及び、無線通信装置
JP3364206B2 (ja) 周波数シンセサイザ装置、通信装置、周波数変調装置及び周波数変調方法
Fitzgibbon et al. Hardware reduction in digital delta-sigma modulators via bus-splitting and error masking—Part II: Non-constant input
JP2981922B2 (ja) 周波数シンセサイザ
CN109150177B (zh) 一种带加抖机制的小数分频实现方法
WO2006065482A2 (en) Method and apparatus for variable sigma-delta modulation
Ye et al. Reduced complexity MASH delta–sigma modulator
Sun et al. Reduced complexity, high performance digital delta-sigma modulator for fractional-N frequency synthesis
Fitzgibbon et al. A spur-free MASH DDSM with high-order filtered dither
Basetas et al. Single-bit-output all-digital frequency synthesis using multi-step look-ahead bandpass Σ-Δ modulator-like quantization processing
Xu et al. Self-dithered digital delta-sigma modulators for fractional-N PLL
Basetas et al. An efficient hardware architecture for the implementation of multi-step look-ahead sigma-delta modulators
Kennedy Recent advances in the analysis, design and optimization of Digital Delta-Sigma Modulators
Gonzalez-Diaz et al. Fractional frequency synthesizers with low order time-variant digital sigma-delta modulator
Fitzgibbon et al. A nested digital delta-sigma modulator architecture for fractional-N frequency synthesis
Galanopoulos et al. Delta-sigma modulation techniques to reduce noise and spurs in all-digital RF transmitters
Reddy Noise shaping with sigma delta modulators in fractional-N synthesizers
Saeed et al. Design of an Error Output Feedback Digital Delta Sigma Modulator with In–Stage Dithering for Spur–Free Output Spectrum
Temporiti et al. Insights into wideband fractional all-digital PLLs for RF applications

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: 311422 4th floor, building 9, Yinhu innovation center, 9 Fuxian Road, Yinhu street, Fuyang District, Hangzhou City, Zhejiang Province

Applicant after: Hangzhou xiongmai integrated circuit technology Co.,Ltd.

Address before: 311422 4th floor, building 9, Yinhu innovation center, 9 Fuxian Road, Yinhu street, Fuyang District, Hangzhou City, Zhejiang Province

Applicant before: HANGZHOU XIONGMAI INTEGRATED CIRCUIT TECHNOLOGY CO.,LTD.

GR01 Patent grant
GR01 Patent grant
PE01 Entry into force of the registration of the contract for pledge of patent right
PE01 Entry into force of the registration of the contract for pledge of patent right

Denomination of invention: A Realization Method of Fractional Frequency Division with Dithering Mechanism

Effective date of registration: 20221211

Granted publication date: 20220719

Pledgee: Hangzhou Fuyang Sub branch of Zheshang Bank Co.,Ltd.

Pledgor: Hangzhou xiongmai integrated circuit technology Co.,Ltd.

Registration number: Y2022330003571

CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: 311422 4th floor, building 9, Yinhu innovation center, 9 Fuxian Road, Yinhu street, Fuyang District, Hangzhou City, Zhejiang Province

Patentee after: Zhejiang Xinmai Microelectronics Co.,Ltd.

Address before: 311422 4th floor, building 9, Yinhu innovation center, 9 Fuxian Road, Yinhu street, Fuyang District, Hangzhou City, Zhejiang Province

Patentee before: Hangzhou xiongmai integrated circuit technology Co.,Ltd.