CN108063621B - 可变架构的sigma-delta数据转换器 - Google Patents

可变架构的sigma-delta数据转换器 Download PDF

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    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators

Abstract

本发明可变架构的sigma‑delta数据转换器，属于模电数电领域，包括：用于接收输入信号的二阶sigma‑delta调制器，以及与二阶sigma‑delta调制器连接的第一一阶sigma‑delta调制器、第二一阶sigma‑delta调制器，在每个sigma‑delta调制器的输出端均设有延迟单元，延迟单元的输出端连接有多路选择器，在选择器的输出端连接有数字抽取滤波器；在二阶sigma‑delta调制器中设有第一开关组，第一开关组同时与第一一阶sigma‑delta调制器、第二一阶sigma‑delta调制器的输入端相连。通过可以配置的17个开关以及一个4选1的MUX，可以实现单环结构sigma‑delta ADC和MASH结构sigma‑delta ADC。当外部系统需要无条件稳定时，本发明可以配置实现MASH结构sigma‑delta ADC。当外部应用系统可以满足条件稳定时，本发明可以根据精度，功耗合理配置，满足实际的需求。

Description

可变架构的sigma-delta数据转换器
技术领域
本发明属于模数电路领域，特别涉及可变架构的sigma-delta数据转换器。
背景技术
数字领域和模拟领域的信号需要通过模数转换器(Analog to DigitalConverter，ADC)作为媒介联系起来。sigma-delta ADC属于过采样型ADC。目前sigma-deltaADC的实现主要有两种架构：
单环sigma-delta ADC和MASH(Multi-stage noise Shaping)sigma-delta ADC(也叫作cascade sigma-delta ADC)。
对于单环结构，当sigma-delta调制器阶数N>2时，系统是条件稳定。此时需要合理的设计调制器的各个参数，以满足系统稳定。对于相同的采样频率，当调制器的阶数比较低时，需要提供过采样率达到相同的精度，导致系统的带宽变小。对于MASH结构，由于其主要是2阶以及1阶积分器级联实现，不存在稳定性问题，但是需要额外的算法做噪声抵消逻辑。
发明内容
为了解决现有技术中存在的缺点和不足，本发明提供了用于通过多个开关的通断组合不同数据转换器功能的可变架构的sigma-delta数据转换器。
为了达到上述技术目的，本发明提供了可变架构的sigma-delta数据转换器，所述数据转换器，包括：
用于接收输入信号的二阶sigma-delta调制器，以及与二阶sigma-delta调制器连接的第一一阶sigma-delta调制器、第二一阶sigma-delta调制器，在每个sigma-delta调制器的输出端均设有延迟单元，延迟单元的输出端连接有多路选择器，在选择器的输出端连接有数字抽取滤波器；
其中，在二阶sigma-delta调制器中设有第一开关组，第一开关组同时与第一一阶sigma-delta调制器、第二一阶sigma-delta调制器的输入端相连。
可选的，所述二阶sigma-delta调制器包括：
接收输入信号的第一加法器，第一加法器的输出端连接有第一积分器，第一积分器的输出端连接有第二加法器，第二加法器的输出端连接有第二积分器，第二积分器的输出端连接有第三加法器，第三加法器的输出端连接有第一量化器；
在第一加法器的输出端与第一积分器的输入端之间设有增益函数c1，在第二加法器的输出端与第二积分器的输入端之间设有增益函数c2，在第二积分器的输出端与第三加法器的输入端之间设有前馈系数a2。
可选的，所述第一开关组包括：
一端设置在第二加法器输入端的开关S0，设置在第一加法器输入端与第三加法器输入端之间的开关S1，设置在第二加法器输入端与第三加法器输入端之间的开关S2，一端设置在第二积分器输出端与前馈系数a2之间的开关S3，一端设置在第一量化器输出端的开关S4，设置在第一量化器与延迟单元中第一延迟子单元之间的开关S5，一端设置在第一加法器输入端上的开关S6，一端设置在第三加法器与第一量化器之间的开关S7。
可选的，所述第一一阶sigma-delta调制器包括：
第四加法器，在第四加法器的输入端设有增益系数g1、
Figure BDA0001491440850000021
反馈系数
Figure BDA0001491440850000022
第四加法器的输出端连接有第三积分器，第三积分器的输出端连接有第二量化器。
可选的，在所述第一开关组中，开关S3的另一端、开关S7的另一端同时与增益系数g1连接，开关S0的另一端、S4的另一端、S6的另一端同时连接有开关S9、S10，开关S9的另一端连接至反馈系数
Figure BDA0001491440850000023
开关S9的另一端还经开关S12连接至第二量化器的输出端，开关S10的另一端连接至反增益系数
Figure BDA0001491440850000024
可选的，在所述第二量化器的输出端连接有延迟单元中的第二延迟子单元，在第二量化器与第二延迟子单元之间依次设有开关S13、增益系数d1以及第五加法器，第五加法器的输入端与第一延迟子单元之间设有增益系数d0，在第二延迟子单元的输出端还连接有第六加法器，第六加法器的输入端与第一延迟子单元的输出端连接。
可选的，所述第二一阶sigma-delta调制器包括：
第七加法器，在第七加法器的输入端设有增益系数g2、
Figure BDA0001491440850000025
反馈系数
Figure BDA0001491440850000026
第七加法器的输出端连接有第四积分器，第四积分器的输出端连接有第三量化器。
可选的，在所述第一开关组中，
开关S0的另一端、S4的另一端、S6的另一端同时连接有开关S8、S9，开关S8的另一端连接反馈系数
Figure BDA0001491440850000031
开关S8的另一端还经开关S15连接第三量化器的输出端；
开关S9的另一端还经开关S14连接增益系数
Figure BDA0001491440850000032
在增益系数g2的输入端与第三积分器的输出端之间还设有开关S11。
可选的，第三量化器的输出端连接有延迟单元中的第四延迟子单元，在第三量化器的输出端与第四延迟单元之间依次设有增益系数d3和第八加法器，第四延迟子单元的输出端连接有第九加法器，第九加法器的输入端还连接有延迟单元中的第三延迟子单元，第三延迟子单元的输入端经开关S17与第六加法器的输出端相连，第三延迟子单元的输出端还经增益系数d2与第八加法器的输入端相连。
可选的，所述多路选择器的输入信号包括第九加法器输出的Y0、第一量化器输出的Y1、第六加法器输出的Y21、以及第三量化器输出的Y3。
本发明提供的技术方案带来的有益效果是：
通过可以配置的17个开关以及一个4选1的MUX，可以实现单环结构sigma-deltaADC和MASH结构sigma-delta ADC。当外部系统需要无条件稳定时，本发明可以配置实现MASH结构sigma-delta ADC。当外部应用系统可以满足条件稳定时，本发明可以根据精度，功耗合理配置，满足实际的需求。
附图说明
为了更清楚地说明本发明的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明提供的可变架构的sigma-delta数据转换器的结构示意图；
图2是本发明提供的四阶反馈的单环sigma-delta ADC的结构示意图；
图3是本发明提供的反馈的四阶2-1-1MASH结构sigma-delta ADC的结构示意图；
图4是本发明提供的前馈结构四阶2-1-1MASH结构sigma-delta ADC的结构示意图。
具体实施方式
为使本发明的结构和优点更加清楚，下面将结合附图对本发明的结构作进一步地描述。
实施例一
本发明提供了可变架构的sigma-delta数据转换器，所述数据转换器，如图1所示，包括：
用于接收输入信号的二阶sigma-delta调制器，以及与二阶sigma-delta调制器连接的第一一阶sigma-delta调制器、第二一阶sigma-delta调制器，在每个sigma-delta调制器的输出端均设有延迟单元，延迟单元的输出端连接有多路选择器，在选择器的输出端连接有数字抽取滤波器；多路选择器的输入信号包括第九加法器输出的Y0、第一量化器输出的Y1、第六加法器输出的Y21、以及第三量化器输出的Y3。
其中，在二阶sigma-delta调制器中设有第一开关组，第一开关组同时与第一一阶sigma-delta调制器、第二一阶sigma-delta调制器的输入端相连。
在实施中，为了解决现有技术中单环结构和MASH结构存在的缺陷，本申请实施例提出了包括二阶sigma-delta调制器和一阶sigma-delta调制器的数据转换器，与现有技术中不同的是，在该数据转换器中设有包括多个开关在内的第一开关组，通过第一开关组内多个开关的开闭组合实现调制器的多种架构sigma-delta ADC，比如(2阶/4阶)单环结构sigma-delta ADC和(3阶2-1/4阶2-1-1)MASH(前馈、反馈)结构sigma-delta ADC，在提高芯片的兼容性的同时降低功耗。
具体的，该可变架构的sigma-delta数据转换器中的二阶sigma-delta调制器包括：
接收输入信号的第一加法器，第一加法器的输出端连接有第一积分器，第一积分器的输出端连接有第二加法器，第二加法器的输出端连接有第二积分器，第二积分器的输出端连接有第三加法器，第三加法器的输出端连接有第一量化器；
在第一加法器的输出端与第一积分器的输入端之间设有增益函数c1，在第二加法器的输出端与第二积分器的输入端之间设有增益函数c2，在第二积分器的输出端与第三加法器的输入端之间设有前馈系数a2。
与该二阶sigma-delta调制器相关的第一开关组包括：
一端设置在第二加法器输入端的开关S0，设置在第一加法器输入端与第三加法器输入端之间的开关S1，设置在第二加法器输入端与第三加法器输入端之间的开关S2，一端设置在第二积分器输出端与前馈系数a2之间的开关S3，一端设置在第一量化器输出端的开关S4，设置在第一量化器与延迟单元中第一延迟子单元之间的开关S5，一端设置在第一加法器输入端上的开关S6，一端设置在第三加法器与第一量化器之间的开关S7。
具体的，该可变架构的sigma-delta数据转换器中的第一一阶sigma-delta调制器包括：
第四加法器，在第四加法器的输入端设有增益系数g1、
Figure BDA0001491440850000051
反馈系数
Figure BDA0001491440850000052
第四加法器的输出端连接有第三积分器，第三积分器的输出端连接有第二量化器。
与该一阶sigma-delta调制器相关的第一开关组包括：开关S3的另一端、开关S7的另一端同时与增益系数g1连接，开关S0的另一端、S4的另一端、S6的另一端同时连接有开关S9、S10，开关S9的另一端连接至反馈系数
Figure BDA0001491440850000053
开关S9的另一端还经开关S12连接至第二量化器的输出端，开关S10的另一端连接至反增益系数
Figure BDA0001491440850000054
在所述第二量化器的输出端连接有延迟单元中的第二延迟子单元，在第二量化器与第二延迟子单元之间依次设有开关S13、增益系数d1以及第五加法器，第五加法器的输入端与第一延迟子单元之间设有增益系数d0，在第二延迟子单元的输出端还连接有第六加法器，第六加法器的输入端与第一延迟子单元的输出端连接。
具体的，该可变架构的sigma-delta数据转换器中的第二一阶sigma-delta调制器包括：
第七加法器，在第七加法器的输入端设有增益系数g2、
Figure BDA0001491440850000055
反馈系数
Figure BDA0001491440850000056
第七加法器的输出端连接有第四积分器，第四积分器的输出端连接有第三量化器。
与该一阶sigma-delta调制器相关的第一开关组包括：
开关S0的另一端、S4的另一端、S6的另一端同时连接有开关S8、S9，开关S8的另一端连接反馈系数
Figure BDA0001491440850000061
开关S8的另一端还经开关S15连接第三量化器的输出端；
开关S9的另一端还经开关S14连接增益系数
Figure BDA0001491440850000062
在增益系数g2的输入端与第三积分器的输出端之间还设有开关S11。
第三量化器的输出端连接有延迟单元中的第四延迟子单元，在第三量化器的输出端与第四延迟单元之间依次设有增益系数d3和第八加法器，第四延迟子单元的输出端连接有第九加法器，第九加法器的输入端还连接有延迟单元中的第三延迟子单元，第三延迟子单元的输入端经开关S17与第六加法器的输出端相连，第三延迟子单元的输出端还经增益系数d2与第八加法器的输入端相连。
本发明实施例中全部组件中共包含17个开关S1～S17，以及4个积分器，9个加法器，四个延迟单元H1(z)～H4(z)，
其中延迟单元有如下特性：Hi(z)＝z-i(i＝1,2,3,4)。
前馈系数a1、a2，反馈系数
Figure BDA0001491440850000063
增益系数
Figure BDA0001491440850000064
g1、g2、d0、d1、d2、d3、c1、c2。本发明包含三个量化器，量化器的输出分别是Y1、Y2、Y3，一个4选1的多路选择器(多路选择器MUX)，一个数字抽取滤波器(decimator filter)。
本发明包含一个两阶sigma-delta调制器和两个一阶sigma-delta调制器。其中两阶sigma-delta调制器的结构如图1中虚线框所示。
基于图1中提出的可变架构的sigma-delta数据转换器，具体工作原理为：
当第一开关组中的开关S1、S2、S4、S6闭合，开关S0、S3、S5、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16、S17断开，4选1的多路选择器MUX配置为2b`01，此时实现一个两阶前馈的单环sigma-delta ADC的功能。
当开关S0、S3、S6、S8、S9、S11、S15闭合，开关S1、S2、S4、S5、S7、S10、S12、S13、S14、S16、S17断开，4选1的多路选择器MUX配置为2b`11，此时实现一个四阶反馈的单环sigma-delta模/数转换器(Analog-to-Digital Converter，ADC)，如图2所示。
当开关S0、S4、S5、S6、S7、S10、S12、S13闭合，开关S1、S2、S3、S8、S9、S11、S14、S15、S16、S17断开，4选1的多路选择器MUX配置为2b`10，此时实现传统的三阶2-1MASH结构sigma-deltaADC。
当开关S1、S2、S3、S4、S5、S6、S10、S12、S13闭合，开关S0、S7、S8、S9、S11、S14、S15、S16、S17断开，4选1的多路选择器MUX配置为2b`10，此时实现前馈结构三阶2-1MASH结构sigma-deltaADC。
当开关S0、S4、S5、S6、S7、S10、S11、S12、S13、S14、S15、S16、S17闭合，开关S1、S2、S3、S8、S9断开，4选1的多路选择器MUX配置为2b`00，此时实现反馈的四阶2-1-1MASH结构sigma-deltaADC，如图3所示。
当开关S1、S2、S3、S4、S5、S6、S10、S12、S13、S14、S15、S16、S17闭合，开关S0、S7、S8、S9断开，4选1的多路选择器MUX配置2b`00，此时实现前馈结构四阶2-1-1MASH结构sigma-delta ADC，如图4所示。
本发明可变架构的sigma-delta数据转换器，包括用于接收输入信号的二阶sigma-delta调制器，以及与二阶sigma-delta调制器连接的第一一阶sigma-delta调制器、第二一阶sigma-delta调制器，在每个sigma-delta调制器的输出端均设有延迟单元，延迟单元的输出端连接有多路选择器，在选择器的输出端连接有数字抽取滤波器；在二阶sigma-delta调制器中设有第一开关组，第一开关组同时与第一一阶sigma-delta调制器、第二一阶sigma-delta调制器的输入端相连。通过可以配置的17个开关以及一个4选1的MUX，可以实现单环结构sigma-delta ADC和MASH结构sigma-delta ADC。当外部系统需要无条件稳定时，本发明可以配置实现MASH结构sigma-delta ADC。当外部应用系统可以满足条件稳定时，本发明可以根据精度，功耗合理配置，满足实际的需求。
上述实施例中的各个序号仅仅为了描述，不代表各部件的组装或使用过程中的先后顺序。
以上所述仅为本发明的实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.可变架构的sigma-delta数据转换器，其特征在于，所述数据转换器，包括：
用于接收输入信号的二阶sigma-delta调制器，以及与二阶sigma-delta调制器连接的第一一阶sigma-delta调制器、第二一阶sigma-delta调制器，在每个sigma-delta调制器的输出端均设有延迟单元，延迟单元的输出端连接有多路选择器，在选择器的输出端连接有数字抽取滤波器；
其中，在二阶sigma-delta调制器中设有第一开关组，第一开关组同时与第一一阶sigma-delta调制器、第二一阶sigma-delta调制器的输入端相连；
所述二阶sigma-delta调制器包括：
接收输入信号的第一加法器，第一加法器的输出端连接有第一积分器，第一积分器的输出端连接有第二加法器，第二加法器的输出端连接有第二积分器，第二积分器的输出端连接有第三加法器，第三加法器的输出端连接有第一量化器；
在第一加法器的输出端与第一积分器的输入端之间设有增益函数c1，在第二加法器的输出端与第二积分器的输入端之间设有增益函数c2，在第二积分器的输出端与第三加法器的输入端之间设有前馈系数a2；
所述第一开关组包括：
一端设置在第二加法器输入端的开关S0，设置在第一加法器输入端与第三加法器输入端之间的开关S1，设置在第二加法器输入端与第三加法器输入端之间的开关S2，一端设置在第二积分器输出端与前馈系数a2之间的开关S3，一端设置在第一量化器输出端的开关S4，设置在第一量化器与延迟单元中第一延迟子单元之间的开关S5，一端设置在第一加法器输入端上的开关S6，一端设置在第三加法器与第一量化器之间的开关S7；
所述第一一阶sigma-delta调制器包括：
第四加法器，在第四加法器的输入端设有增益系数g1、
Figure FDA0002949522270000011
反馈系数
Figure FDA0002949522270000012
第四加法器的输出端连接有第三积分器，第三积分器的输出端连接有第二量化器。
2.根据权利要求1所述的可变架构的sigma-delta数据转换器，其特征在于，在所述第一开关组中，开关S3的另一端、开关S7的另一端同时与增益系数g1连接，开关S0的另一端、S4的另一端、S6的另一端同时连接有开关S9、S10，开关S9的另一端连接至反馈系数
Figure FDA0002949522270000021
开关S9的另一端还经开关S12连接至第二量化器的输出端，开关S10的另一端连接至反增益系数
Figure FDA0002949522270000022
3.根据权利要求1所述的可变架构的sigma-delta数据转换器，其特征在于，在所述第二量化器的输出端连接有延迟单元中的第二延迟子单元，在第二量化器与第二延迟子单元之间依次设有开关S13、增益系数d1以及第五加法器，第五加法器的输入端与第一延迟子单元之间设有增益系数d0，在第二延迟子单元的输出端还连接有第六加法器，第六加法器的输入端与第一延迟子单元的输出端连接。
4.根据权利要求3所述的可变架构的sigma-delta数据转换器，其特征在于，所述第二一阶sigma-delta调制器包括：
第七加法器，在第七加法器的输入端设有增益系数g2、
Figure FDA0002949522270000023
反馈系数
Figure FDA0002949522270000024
第七加法器的输出端连接有第四积分器，第四积分器的输出端连接有第三量化器。
5.根据权利要求4所述的可变架构的sigma-delta数据转换器，其特征在于，在所述第一开关组中，
开关S0的另一端、S4的另一端、S6的另一端同时连接有开关S8、S9，开关S8的另一端连接反馈系数
Figure FDA0002949522270000025
开关S8的另一端还经开关S15连接第三量化器的输出端；
开关S9的另一端还经开关S14连接增益系数
Figure FDA0002949522270000026
在增益系数g2的输入端与第三积分器的输出端之间还设有开关S11。
6.根据权利要求5所述的可变架构的sigma-delta数据转换器，其特征在于，第三量化器的输出端连接有延迟单元中的第四延迟子单元，在第三量化器的输出端与第四延迟单元之间依次设有增益系数d3和第八加法器，第四延迟子单元的输出端连接有第九加法器，第九加法器的输入端还连接有延迟单元中的第三延迟子单元，第三延迟子单元的输入端经开关S17与第六加法器的输出端相连，第三延迟子单元的输出端还经增益系数d2与第八加法器的输入端相连。
7.根据权利要求1至6中任一项所述的可变架构的sigma-delta数据转换器，其特征在于，所述多路选择器的输入信号包括第九加法器输出的Y0、第一量化器输出的Y1、第六加法器输出的Y21、以及第三量化器输出的Y3。
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