KR101742131B1 - 델타-시그마 변조기 - Google Patents

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Abstract

본 발명의 델타-시그마 변조기는 입력 신호 및 제1 피드백 신호의 합을 적분하는 제1 적분기; 상기 제1 적분기의 출력 값과 제2 피드백 신호의 합을 적분하는 제2 적분기; 출력 변조 신호 및 지연 변조 신호를 제1 FIR 필터링 처리하여 상기 제1 적분기의 전단으로 피드백시키는 제1 FIR 필터 회로; 및 상기 출력 변조 신호 및 상기 지연 변조 신호를 제2 FIR 필터링 처리하여 상기 제2 적분기의 전단으로 피드백시키는 제2 FIR 필터 회로를 포함한다.

Description

델타-시그마 변조기{DELTA-SIGMA MODULATOR}
본 발명은 델타-시그마 변조기에 관한 것이다.
이산시간(discrete-time, DT) 델타-시그마 모듈레이터(이하 DSM)는, 클록 지터에 대한 둔감성, 정확한 필터 계수, 클록 주파수의 스케일성(scalability)으로 인해서 연속시간(continuous-time) DSM에 비해, 고해상도 오디오 및 중저속 무선 수신기 어플리케이션에서 널리 쓰인다. 스위치드-커패시터(switched-capacitor) 적분기(이하 SC 적분기)를 사용하는 DT DSM에서, 오피-앰프 세틀링 조건(op-amp settling requirement)에 구속됨없이 효과적인 오버샘플링 비율(oversampling ratio)(이하 OSR)을 두 배로 하는 더블 샘플링 기법이 사용되어 왔다(비특허문헌 1 참조).
두 배의 OSR의 장점에도 불구하고, 더블-샘플드(double-sampled) DSM은, 피드백 디지털-아날로그 컨버터(DAC) 경로들 사이에서의 미스매치로 인한 노이즈 폴딩(noise folding)이라는 심각한 문제점을 갖는다.
이러한 노이즈 폴딩을 피하기 위한 하나의 방법으로서 두 개의 피드백 경로에 대해 단일 커패시터(single capacitor)를 사용하는 방법이 제안되었다(비특허문헌 1 및 2 참조). 이 방법에 따르면 미스매치가 발생하지 않게 된다.
그러나 이러한 방법은, 입력 및 피드백 DAC 신호에 의해 샘플링 커패시터가 공유되는 구성을 허용할 수 없다는 단점을 갖는다(비특허문헌 3 참조). 이러한 제한은 증가된 kT/C 노이즈, 오피-앰프의 보다 큰 바이어스 전류, 및 더블드 샘플링 및 집적 커패시터들에 의해 증가된 실리콘 면적을 야기한다.
노이즈 폴딩을 피하기 위한 다른 방법으로서, 수정된 노이즈 전달 함수(noise transfer function, NTF) 기법을 사용하는 방법이 있다(비특허문헌 4 참조). 수정된 노이즈 전달 함수에서는 fs/2 부근의 성형된 양자화 노이즈(shaped quantisation noise)의 감소를 위해 제로(zero)가 추가되어 있다. 이러한 기법은 노이즈 폴딩 양을 최소화할 수 있고, 입력-샘플링 커패시터 공유 구조를 채용할 수 있어, 감소된 kT/C 노이즈, 보다 낮은 오피-앰프 바이어스 전류, 및 보다 작은 실리콘 영역을 달성할 수 있다.
그러나, NTF의 (1+z-1)는 SQNR(signal-to-quantisation noise ratio)을 제로 당 6 dB 만큼 악화시킬 수 있으며, fs/2에서의 제로의 구현을 위한 복잡한 더블-샘플드 레조네이터(complex double-sampled resonator)는 전력 및 면적 면에서 오버헤드(overheads)를 야기하는 문제점이 있다.
(비특허문헌 1) Yang, Z., Yao, L., and Lian, Y.: 'A 0.5-V 35-uW 85-dB DR double sampled sigma-delta modulator for audio applications', IEEE J. Solid-State Circuits, 2012, 47, (3), pp. 722-735 (비특허문헌 2) Koh, J., Choi, Y., and Gomez, G.: 'A 66 dB DR, 1.2 V, 1.2 mW, single-amplifier double-sampling 2nd-order sigma-delta ADC for WCDMA in 90 nm CMOS'. ISSCC Dig. Tech. Pap., Grenoble, France, February 2005, pp. 170-171 (비특허문헌 3) Geerts, Y., Steyaert, M.S., and Sansen,W.: 'A high-performance multibit sigma-delta CMOS ADC', IEEE J. Solid-State Circuits, 2000, 35, (12),pp. 1829-1840 (비특허문헌 4) Rombouts, P., Raman, J., and Weyten, L.: 'An approach to tackle quantization noise folding in double-sampling sigma-delta modulation A/D converters', IEEE Trans. Circuits Syst. II Analog Digit. Signal Process., 2003, 50, (4), pp. 157-1633
해결하고자 하는 기술적 과제는 노이즈 폴딩 문제를 효과적으로 완화하는 델타-시그마 변조기를 제공하는 데 있다.
본 발명의 한 실시예에 따른 델타-시그마 변조기는 입력 신호 및 제1 피드백 신호의 합을 적분하는 제1 적분기; 상기 제1 적분기의 출력 값과 제2 피드백 신호의 합을 적분하는 제2 적분기; 출력 변조 신호 및 지연 변조 신호를 제1 FIR 필터링 처리하여 상기 제1 적분기의 전단으로 피드백시키는 제1 FIR 필터 회로; 및 상기 출력 변조 신호 및 상기 지연 변조 신호를 제2 FIR 필터링 처리하여 상기 제2 적분기의 전단으로 피드백시키는 제2 FIR 필터 회로를 포함한다.
상기 델타-시그마 변조기는 상기 제1 적분기의 전단에 위치하며 상기 입력 신호 및 상기 제1 피드백 신호를 합하는 제1 가산기; 및 상기 제1 FIR 필터 회로의 출력 값을 입력받아 제1 스위칭 신호 및 제2 스위칭 신호에 따라 선택되는 처리 경로를 통해서 상기 제1 피드백 신호를 생성하는 제1 피드백 신호 생성 회로를 더 포함할 수 있다.
상기 델타-시그마 변조기는 상기 제2 적분기의 전단에 위치하며 상기 제1 적분기의 출력 값과 상기 제2 피드백 신호를 합하는 제2 가산기; 및 상기 제2 FIR 필터 회로의 출력 값을 입력받아 상기 제1 스위칭 신호 및 상기 제2 스위칭 신호에 따라 선택되는 처리 경로를 통해서 상기 제2 피드백 신호를 생성하는 제2 피드백 신호 생성 회로를 더 포함할 수 있다.
상기 제1 FIR 필터 회로는 상기 출력 변조 신호에 제1 FIR 계수를 가중하는 제1 FIR 탭; 상기 지연 변조 신호에 제2 FIR 계수를 가중하는 제2 FIR 탭; 및 상기 제1 FIR 탭과 상기 제2 FIR 탭의 출력 값을 합산하여 출력하는 제3 가산기를 포함할 수 있다.
상기 제2 FIR 필터 회로는 상기 출력 변조 신호에 제3 FIR 계수를 가중하는 제3 FIR 탭; 상기 지연 변조 신호에 제4 FIR 계수를 가중하는 제4 FIR 탭; 및 상기 제3 FIR 탭과 상기 제4 FIR 탭의 출력 값을 합산하여 출력하는 제4 가산기를 포함할 수 있다.
상기 제1 피드백 신호 생성 회로는 상기 제1 스위칭 신호에 따라 상기 제1 FIR 필터 회로의 출력 신호를 도통시키는 제1 스위치; 상기 제2 스위칭 신호에 따라 상기 제1 FIR 필터 회로의 출력 신호를 도통시키는 제2 스위치; 상기 제1 스위치의 출력 값에 제1 피드백 계수를 가중하여 상기 제1 가산기로 출력하는 제1 피드백 탭; 및 상기 제2 스위치의 출력 값에 상기 제1 피드백 계수를 가중하여 상기 제1 가산기로 출력하는 제2 피드백 탭을 포함할 수 있다.
상기 제2 피드백 신호 생성 회로는 상기 제1 스위칭 신호에 따라 상기 제2 FIR 필터 회로의 출력 신호를 도통시키는 제3 스위치; 상기 제2 스위칭 신호에 따라 상기 제2 FIR 필터 회로의 출력 신호를 도통시키는 제4 스위치; 상기 제3 스위치의 출력 값에 제2 피드백 계수를 가중하여 상기 제2 가산기로 출력하는 제3 피드백 탭; 및 상기 제4 스위치의 출력 값에 상기 제2 피드백 계수를 가중하여 상기 제2 가산기로 출력하는 제4 피드백 탭을 포함할 수 있다.
상기 델타-시그마 변조기는 상기 제2 적분기의 출력 값과 제3 피드백 신호를 합산하는 제5 가산기; 상기 제5 가산기의 출력 값을 적분하는 제3 적분기; 및 상기 출력 변조 신호를 입력받아 제1 스위칭 신호 및 제2 스위칭 신호에 따라 선택되는 처리 경로를 통해서 상기 제3 피드백 신호를 생성하는 제3 피드백 신호 생성 회로를 더 포함할 수 있다.
상기 제3 피드백 신호 생성 회로는 상기 제1 스위칭 신호에 따라 상기 출력 변조 신호를 도통시키는 제5 스위치; 상기 제2 스위칭 신호에 따라 상기 출력 변조 신호를 도통시키는 제6 스위치; 상기 제5 스위치의 출력 값에 제3 피드백 계수를 가중하여 상기 제5 가산기로 출력하는 제5 피드백 탭; 및 상기 제6 스위치의 출력 값에 상기 제3 피드백 계수를 가중하여 상기 제5 가산기로 출력하는 제6 피드백 탭을 포함할 수 있다.
상기 델타-시그마 변조기는 상기 제3 적분기의 출력 값을 양자화하여 상기 출력 변조 신호를 출력하는 슬라이서를 더 포함할 수 있다.
상기 델타-시그마 변조기는 상기 출력 변조 신호를 지연시켜 상기 지연 변조 신호를 생성하는 지연 유닛을 더 포함할 수 있다.
본 발명에 따른 델타-시그마 변조기는 노이즈 폴딩 문제를 효과적으로 완화시킬 수 있다.
도 1은 본 발명의 한 실시예에 따른 델타-시그마 변조기를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 델타-시그마 변조기의 피드백 DAC의 주파수 응답을 설명하기 위한 도면이다.
도 3은 본 발명의 한 실시예에 따른 델타-시그마 변조기의 NTF의 주파수 응답을 설명하기 위한 도면이다.
도 4는 FIR 필터 회로, 피드백 신호 생성 회로, 가산기, 및 적분기의 예시적인 회로 구성을 도시한 도면이다.
도 5는 FIR 필터 회로, 피드백 신호 생성 회로, 가산기, 및 적분기의 다른 예시적인 회로 구성을 도시한 도면이다.
도 6은 종래 기술과 본 발명의 한 실시예에 따른 델타-시그마 변조기의 성능 비교를 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 한 실시예에 따른 델타-시그마 변조기를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 한 실시예에 따른 델타-시그마 변조기(10)는 제1 적분기(110), 제2 적분기(120), 제1 FIR 필터 회로(210), 및 제2 FIR 필터 회로(220)를 포함한다. 실시예에 따라, 델타-시그마 변조기(10)는 제1 가산기(310), 제2 가산기(320), 제1 피드백 신호 생성 회로(410), 제2 피드백 신호 생성 회로(420), 제5 가산기(350), 제3 적분기(130), 제3 피드백 신호 생성 회로(430), 슬라이서(800), 및 지연 유닛(900)을 선택적으로 더 포함할 수 있다.
제1 가산기(310)는 제1 적분기(110)의 전단에 위치하며 입력 신호(U) 및 제1 피드백 신호를 합할 수 있다. 제1 적분기(110)는 입력 신호(U) 및 제1 피드백 신호의 합을 적분할 수 있다.
제2 가산기(320)는 제2 적분기(120)의 전단에 위치하며 제1 적분기(110)의 출력 값과 제2 피드백 신호를 합할 수 있다. 제2 적분기(120)는 제1 적분기(110)의 출력 값과 제2 피드백 신호의 합을 적분할 수 있다.
제1 FIR 필터 회로(210)는 출력 변조 신호(V) 및 지연 변조 신호를 제1 FIR 필터링 처리하여 제1 적분기(110)의 전단으로 피드백시킬 수 있다. 지연 변조 신호는 후술하는 지연 유닛(900)에 의해 출력 변조 신호(V)를 지연시킴으로써 생성될 수 있다.
제1 FIR 필터 회로(210)는 제1 FIR 탭(510), 제2 FIR 탭(520), 및 제3 가산기(330)를 포함할 수 있다. 제1 FIR 탭(510)은 출력 변조 신호(V)에 제1 FIR 계수(f1)를 가중시킬 수 있고, 제2 FIR 탭(520)은 지연 변조 신호에 제2 FIR 계수(f2)를 가중시킬 수 있다. 제3 가산기(330)는 제1 FIR 탭(510)과 제2 FIR 탭(520)의 출력 값을 합산하여 출력할 수 있다. 계수를 가중시킨다는 의미는 입력 신호에 그 계수를 수학적으로 곱한다는 의미와 동일할 수 있다.
제2 FIR 필터 회로(220)는 출력 변조 신호(V) 및 지연 변조 신호를 제2 FIR 필터링 처리하여 제2 적분기(120)의 전단으로 피드백시킬 수 있다.
제2 FIR 필터 회로(220)는 제3 FIR 탭(530), 제4 FIR 탭(540), 및 제4 가산기(340)를 포함할 수 있다. 제3 FIR 탭(530)은 출력 변조 신호에 제3 FIR 계수(f3)를 가중할 수 있고, 제4 FIR 탭(540)은 지연 변조 신호에 제4 FIR 계수(f4)를 가중할 수 있다. 제4 가산기(340)는 제3 FIR 탭(530)과 제4 FIR 탭(540)의 출력 값을 합산하여 출력할 수 있다.
제1 피드백 신호 생성 회로(410)는 제1 FIR 필터 회로(210)의 출력 값을 입력받아 제1 스위칭 신호(
Figure 112016100582300-pat00001
) 및 제2 스위칭 신호(
Figure 112016100582300-pat00002
)에 따라 선택되는 처리 경로를 통해서 제1 피드백 신호를 생성할 수 있다.
제1 피드백 신호 생성 회로(410)는 제1 스위치(610), 제2 스위치(620), 제1 피드백 탭(710), 및 제2 피드백 탭(720)을 포함할 수 있다.
제1 스위치(610)는 제1 스위칭 신호(
Figure 112016100582300-pat00003
)에 따라 제1 FIR 필터 회로(210)의 출력 신호를 도통시킬 수 있고, 제2 스위치(620)는 제2 스위칭 신호(
Figure 112016100582300-pat00004
)에 따라 제1 FIR 필터 회로(210)의 출력 신호를 도통시킬 수 있다.
제1 피드백 탭(710)은 제1 스위치(610)의 출력 값에 제1 피드백 계수(a1)를 가중하여 제1 가산기(310)로 출력할 수 있고, 제2 피드백 탭(720)은 제2 스위치(620)의 출력 값에 제1 피드백 계수(a1)를 가중하여 제1 가산기(310)로 출력할 수 있다.
제2 피드백 신호 생성 회로(420)는 제2 FIR 필터 회로(220)의 출력 값을 입력받아 제1 스위칭 신호(
Figure 112016100582300-pat00005
) 및 제2 스위칭 신호(
Figure 112016100582300-pat00006
)에 따라 선택되는 처리 경로를 통해서 제2 피드백 신호를 생성할 수 있다.
제2 피드백 신호 생성 회로(420)는 제3 스위치(630), 제4 스위치(640), 제3 피드백 탭(730), 및 제4 피드백 탭(740)을 포함할 수 있다.
제3 스위치(630)는 제1 스위칭 신호(
Figure 112016100582300-pat00007
)에 따라 제2 FIR 필터 회로(210)의 출력 신호를 도통시킬 수 있고, 제4 스위치(640)는 제2 스위칭 신호(
Figure 112016100582300-pat00008
)에 따라 제2 FIR 필터 회로(210)의 출력 신호를 도통시킬 수 있다.
제3 피드백 탭(730)은 제3 스위치(630)의 출력 값에 제2 피드백 계수(a2)를 가중하여 제2 가산기(320)로 출력할 수 있고, 제4 피드백 탭(740)은 제4 스위치(640)의 출력 값에 제2 피드백 계수(a2)를 가중하여 제2 가산기(320)로 출력할 수 있다.
제5 가산기(350)는 제2 적분기(120)의 출력 값과 제3 피드백 신호를 합산할 수 있다. 제3 적분기는 제5 가산기(350)의 출력 값을 적분할 수 있다.
제3 피드백 신호 생성 회로(430)는 출력 변조 신호(V)를 입력받아 제1 스위칭 신호(
Figure 112016100582300-pat00009
) 및 제2 스위칭 신호(
Figure 112016100582300-pat00010
)에 따라 선택되는 처리 경로를 통해서 제3 피드백 신호를 생성할 수 있다.
제3 피드백 신호 생성 회로(430)는 제5 스위치(650), 제6 스위치(660), 제5 피드백 탭(750), 및 제6 피드백 탭(760)을 포함할 수 있다.
제5 스위치(650)는 제1 스위칭 신호(
Figure 112016100582300-pat00011
)에 따라 출력 변조 신호(V)를 도통시킬 수 있고, 제6 스위치는 제2 스위칭 신호(
Figure 112016100582300-pat00012
)에 따라 출력 변조 신호(V)를 도통시킬 수 있다.
제5 피드백 탭(750)은 제5 스위치(650)의 출력 값에 제3 피드백 계수(a3)를 가중하여 제5 가산기(350)로 출력할 수 있다. 제6 피드백 탭(760)은 제6 스위치(660)의 출력 값에 제3 피드백 계수(a3)를 가중하여 제5 가산기(350)로 출력할 수 있다.
슬라이서(800)는 제3 적분기(130)의 출력 값을 양자화하여 출력 변조 신호(V)를 출력할 수 있다. 본 실시예에서 슬라이서(800)로서 1 비트 양자화기가 사용될 수 있다.
지연 유닛(900)은 출력 변조 신호(V)를 지연시켜 지연 변조 신호를 생성할 수 있다. 본 실시예에서 지연 유닛(900)는 출력 변조 신호(V)를 한 주기 지연시키도록 구성될 수 있다.
도 1에 도시된, 본 실시예의 델타-시그마 변조기(10)는 FIR 피드백 DAC들을 갖는 더블-샘플드 델타-시그마 변조기이다. 예시적인 델타-시그마 변조기(10)는 3차 다단형 적분기 피드백 구조(third-order cascaded integrator feedback architecture)를 가지며, 2 개의 2 탭 FIR 필터를 피드백 경로에 포함한다.
종래의 더블-샘플드 델타-시그마 변조기의 성능 저하는, 피드백 경로들 사이의 미스매치로 인한 fs/2에서의 단일 톤(single tone) 및 성형된 양자화 잡음 사이의 주파수 변조에 의해 발생된 노이즈 폴딩으로부터 야기된다.
본 실시예의 델타-시그마 변조기(10)는 이러한 노이즈 폴딩을 억제하기 위해서, 제1 적분기(110)를 향하는 피드백 경로에 2 탭의 제1 FIR 필터 회로(210)를 포함한다. 제1 FIR 필터 회로(210)는 fs/2에서 제로를 갖도록 설계됨에 따라 fs/2 부근의 성형된 양자화 잡음을 감쇄시킬 수 있다. 그러나, 전달 함수(transfer function)에 새로운 폴(pole)이 생김에 따라, NTF의 변화를 야기하고, 노이즈 성형을 저하시키는 문제점이 발생한다.
따라서, 본 실시예의 델타-시그마 변조기(10)는 원본 NTF를 복원시켜 이러한 문제를 해결하기 위해서, 제2 적분기(120)를 향하는 피드백 경로에 2 탭의 제2 FIR 필터 회로(220)를 포함한다.
그리고, 본 실시예의 델타-시그마 변조기(10)가 목적하는 동작을 하기 위해서, 루프 계수들(loop coefficients)이 아래 수학식 1과 같이 설정될 수 있다.
[수학식 1]
Figure 112016100582300-pat00013
이때, a1p는 FIR 피드백이 없는 3차 프로토타입 DSM(third-order prototype DSM)에서 첫번째 적분기 피드백 계수(Nth integrator feedback coefficient)를 의미한다. a2p 및 a3p는 대응하는 각각 두번째, 세번째 적분기 피드백 계수를 의미한다.
유도 과정에 있어서, 전달 함수의 분모의 다항식 차수(polynomial degree)를 3차로 하기 위해서, 양쪽 FIR 필터 회로에 대한 지연된 신호의 제2 FIR 계수(f2) 및 제4 FIR 계수(f4)를 동일하게 설정하였다.
제1 FIR 계수(f1) 및 제2 FIR 계수(f2)는 fs/2에서 제로가 추가되도록 및 그 주파수에서 감쇄(attenuation)을 최대화하기 위해서 동일하게 설정되었다.
이러한 계수 설정으로 인해서, 제1 적분기(110)에 대한 피드백 DAC 출력의 fs/2 부근의 노이즈 성분들이 억제되고, NTF가 FIR 피드백이 적용되지 않은 프로토타입 DSM의 그것과 동일하도록 유지될 수 있다.
도 2는 본 발명의 한 실시예에 따른 델타-시그마 변조기의 피드백 DAC의 주파수 응답을 설명하기 위한 도면이고, 도 3은 본 발명의 한 실시예에 따른 델타-시그마 변조기의 NTF의 주파수 응답을 설명하기 위한 도면이다.
비특허문헌 1 및 2와 다르게, 본 실시예에 따른 델타-시그마 변조기(10)는 노이즈 폴딩을 회피하기 위한 두 개의 피드백 경로 사이의 커패시터 공유(capacitor sharing)가 불필요하다. 한편으로는, 입력 및 피드백 DAC 경로 사이의 커패시터 공유를 허용할 수도 있고, 이는 더 낮은 kT/C 노이즈를 달성할 수 있다. kT/C 노이즈의 감소는 작은 크기의 샘플링 및 집적 커패시터들의 사용을 허용시키며, 이는 오피-앰프 설계 조건의 완화로 인한 더 낮은 전력 소모와 더 작은 면적으로 이어진다.
수정된 NTF 기법을 적용한 비특허문헌 4와 비교해도, 본 실시예의 델타-시그마 변조기(10)는 SQNR 저하를 야기하지 않는다는 장점을 갖는다.
도 2를 참조하면, 양쪽 경우 모두 제1 적분기에 대한 피드백 DAC의 주파수 응답에서 fs/2에서 제로가 있으며, 이는 해당 주파수 부근의 노이즈를 억압시킨다.
도 3을 참조하면, 종래 기술(비특허문헌 4)은 fs/2에서 제로를 갖도록 NTF를 수정함으로써 제로를 구현하며, 이는 증가된 인밴드 노이즈(in-band noise)를 야기한다(제로 당 6dB). 반면에, 본 실시예의 델타-시그마 변조기(10)는 FIR을 적용함으로써 이러한 제로를 구현하고, 그럼으로써, NTF는 그러한 제로 값을 갖지 않으며, 이는 인밴드 노이즈의 증가가 없음을 의미한다.
도 4는 FIR 필터 회로, 피드백 신호 생성 회로, 가산기, 및 적분기의 예시적인 회로 구성을 도시한 도면이다.
도 4는 입력 커패시터 공유 구조에 기초한 실시예으로서, 적분기 구조는 각 더블 샘플링 경로에 대해 샘플링 커패시터(CS1, CS2, CS3, CS4)를 2개씩 갖는다.
샘플링 커패시터(CS1, CS2)를 통한 신호 경로는 입력 신호(Vin)와 현재 FIR 피드백 DAC 신호(V[n]) 사이의 공유된 더블 샘플링(shared double sampling)을 수행한다. 반면에 샘플링 커패시터(CS3, CS4)를 통한 신호 경로는 입력 신호(Vin)와 한 주기 딜레이된 버전의 FIR 피드백 신호(V[n-1]) 사이의 다른 공유된 더블 샘플링을 수행한다.
이러한 구성에서, 커패시터들의 미스매치를 고려하고 Vin을 0으로 가정했을 때, 도 4의 SC 적분기의 출력은 다음 수학식 2와 같이 도출될 수 있다.
[수학식 2]
Figure 112016100582300-pat00014
Figure 112016100582300-pat00015
수학식 2에서 마지막 2 개의 텀은 각 피드백 신호(Vdac[n] 또는 Vdac[n-1])가 용량성 미스매치(capacitive mismatch)(
Figure 112016100582300-pat00016
또는
Figure 112016100582300-pat00017
)로 인한 연관된 싱글 톤(associated single tone)에 의해 인터모듈레이션됨을(intermodulated) 보여준다.
한편, 도 1에 도시된 델타-시그마 변조기(10)는 용량성 미스매치(
Figure 112016100582300-pat00018
및
Figure 112016100582300-pat00019
)가 서로 동일해야하는 조건을 갖는다. 만약, 용량성 미스매치(
Figure 112016100582300-pat00020
및
Figure 112016100582300-pat00021
)가 서로 동일하지 않는다면, FIR에 의해 추가된 제로는 fs/2에 위치하지 않을 것이다.
이러한 한계를 극복하기 위해서, 아래 도 5의 회로 구성이 제안된다.
도 5는 FIR 필터 회로, 피드백 신호 생성 회로, 가산기, 및 적분기의 다른 예시적인 회로 구성을 도시한 도면이다.
도 5의 회로(50)는 제1 FIR 필터 회로(210), 제1 피드백 신호 생성 회로(410), 제1 가산기(310), 및 제1 적분기(110)의 통합적인 회로 구성에 이용될 수 있다. 도 5의 회로(50)는 1.5 비트 FIR 피드백 DAC를 갖는 더블-샘플드 SC 적분기로 명칭될 수 있다.
도 5의 실시예에 의하면, 본 실시예의 델타-시그마 변조기(10)는 1.5 비트 FIR 피드백 DAC를 포함하게 된다. 1.5 비트 FIR 피드백 DAC는 각 더블 샘플링 경로에 대해 하나의 단일 샘플링 커패시터(CS1, CS2)를 포함하게 된다.
샘플링 커패시터(CS1, CS2)를 통하는 각각의 신호 경로에는 입력 신호(Vin)와 1.5 비트 FIR 피드백 DAC 신호(d[n]) 사이의 공유된 더블 샘플링이 구현된다.
신호(d[n])는 도 5의 표에 도시된 바와 같이, 3 개의 상태(state)를 2 개의 비트로 표현한다는 점에서 1.5 비트 신호라고 명칭될 수 있다. 현재 및 이전 샘플 타임에 대한 슬라이서(800)의 출력은, 각 신호 경로가 3 개 참조 전압 중 하나를 선택할 수 있도록, 3 비트 신호인 신호(d[n])로 인코딩된다.
도 5의 실시예는 도 4의 실시예에 비해서, 더 컴팩트(compact)하고 노이즈 폴딩을 효과적으로 회피할 수 있다는 점에서 장점을 갖는다.
도 5의 실시예의 SC 적분기의 출력은 아래 수학식 3과 같이 도출될 수 있다.
[수학식 3]
Figure 112016100582300-pat00022
Figure 112016100582300-pat00023
도 4의 경우와 달리, 수학식 2의 마지막 2개 텀이 조합되고, FIR에 의해 추가된 제로가 정확히 fs/2에 위치하게 된다. 그러므로, 더블 샘플드 DSM의 노이즈 폴딩 문제는 본 실시예를 통해 효과적으로 완화될 수 있다.
도 6은 종래 기술과 본 발명의 한 실시예에 따른 델타-시그마 변조기의 성능 비교를 위한 도면이다.
예시적인 델타-시그마 변조기(10)는 128 OSR을 갖고, 피드백 경로들 사이에 0.5% 미스매치를 갖도록 SIMULINK를 통해 시뮬레이션되었다. 도 6은 종래 및 본 실시예에 따른 더블-샘플드 DSM의 시뮬레이션된 PSD(Power Spectral Density)를 도시한다. 싱글-샘플드 DSM의 시뮬레이션된 PSD 또한 참조를 위해 포함되었다.
싱글-샘플드 DSM의 SQNR은 102.7 dB이며, 종래의 더블-샘플드 DSM은 노이즈 폴딩으로 인해 64.3 dB의 SQNR을 갖는다.
본 실시예의 델타-시그마 변조기(10)는 101.5dB SQNR을 가짐으로써 37 dB 성능 향상을 보여준다. 이는 싱글-샘플드 DSM의 성능과 거의 유사한 수준에 도달한 것이다.
또한, 회로-레벨 평가를 통해서, 본 실시예의 델타-시그마 변조기(10)는 비특허문헌 1 및 2의 경우보다 30% 저전력 및 20% 더 적은 면적을 사용함이 확인되었다. 이는 더 작은 커패시터 사이즈와 오피-앰프 세틀링 조건이 완화됨으로부터 기인한다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 델타-시그마 변조기

Claims (11)

  1. 입력 신호 및 제1 피드백 신호의 합을 적분하는 제1 적분기;
    상기 제1 적분기의 출력 값과 제2 피드백 신호의 합을 적분하는 제2 적분기;
    출력 변조 신호 및 지연 변조 신호를 제1 FIR 필터링 처리하여 상기 제1 적분기의 전단으로 피드백시키는 제1 FIR 필터 회로; 및
    상기 출력 변조 신호 및 상기 지연 변조 신호를 제2 FIR 필터링 처리하여 상기 제2 적분기의 전단으로 피드백시키는 제2 FIR 필터 회로를 포함하는
    델타-시그마 변조기.
  2. 제1 항에 있어서,
    상기 제1 적분기의 전단에 위치하며 상기 입력 신호 및 상기 제1 피드백 신호를 합하는 제1 가산기; 및
    상기 제1 FIR 필터 회로의 출력 값을 입력받아 제1 스위칭 신호 및 제2 스위칭 신호에 따라 선택되는 처리 경로를 통해서 상기 제1 피드백 신호를 생성하는 제1 피드백 신호 생성 회로를 더 포함하는
    델타-시그마 변조기.
  3. 제2 항에 있어서,
    상기 제2 적분기의 전단에 위치하며 상기 제1 적분기의 출력 값과 상기 제2 피드백 신호를 합하는 제2 가산기; 및
    상기 제2 FIR 필터 회로의 출력 값을 입력받아 상기 제1 스위칭 신호 및 상기 제2 스위칭 신호에 따라 선택되는 처리 경로를 통해서 상기 제2 피드백 신호를 생성하는 제2 피드백 신호 생성 회로를 더 포함하는
    델타-시그마 변조기.
  4. 제3 항에 있어서,
    상기 제1 FIR 필터 회로는
    상기 출력 변조 신호에 제1 FIR 계수를 가중하는 제1 FIR 탭;
    상기 지연 변조 신호에 제2 FIR 계수를 가중하는 제2 FIR 탭; 및
    상기 제1 FIR 탭과 상기 제2 FIR 탭의 출력 값을 합산하여 출력하는 제3 가산기를 포함하는
    델타-시그마 변조기.
  5. 제4 항에 있어서,
    상기 제2 FIR 필터 회로는
    상기 출력 변조 신호에 제3 FIR 계수를 가중하는 제3 FIR 탭;
    상기 지연 변조 신호에 제4 FIR 계수를 가중하는 제4 FIR 탭; 및
    상기 제3 FIR 탭과 상기 제4 FIR 탭의 출력 값을 합산하여 출력하는 제4 가산기를 포함하는
    델타-시그마 변조기.
  6. 제5 항에 있어서,
    상기 제1 피드백 신호 생성 회로는
    상기 제1 스위칭 신호에 따라 상기 제1 FIR 필터 회로의 출력 신호를 도통시키는 제1 스위치;
    상기 제2 스위칭 신호에 따라 상기 제1 FIR 필터 회로의 출력 신호를 도통시키는 제2 스위치;
    상기 제1 스위치의 출력 값에 제1 피드백 계수를 가중하여 상기 제1 가산기로 출력하는 제1 피드백 탭; 및
    상기 제2 스위치의 출력 값에 상기 제1 피드백 계수를 가중하여 상기 제1 가산기로 출력하는 제2 피드백 탭을 포함하는
    델타-시그마 변조기.
  7. 제6 항에 있어서,
    상기 제2 피드백 신호 생성 회로는
    상기 제1 스위칭 신호에 따라 상기 제2 FIR 필터 회로의 출력 신호를 도통시키는 제3 스위치;
    상기 제2 스위칭 신호에 따라 상기 제2 FIR 필터 회로의 출력 신호를 도통시키는 제4 스위치;
    상기 제3 스위치의 출력 값에 제2 피드백 계수를 가중하여 상기 제2 가산기로 출력하는 제3 피드백 탭; 및
    상기 제4 스위치의 출력 값에 상기 제2 피드백 계수를 가중하여 상기 제2 가산기로 출력하는 제4 피드백 탭을 포함하는
    델타-시그마 변조기.
  8. 제7 항에 있어서,
    상기 제2 적분기의 출력 값과 제3 피드백 신호를 합산하는 제5 가산기;
    상기 제5 가산기의 출력 값을 적분하는 제3 적분기; 및
    상기 출력 변조 신호를 입력받아 제1 스위칭 신호 및 제2 스위칭 신호에 따라 선택되는 처리 경로를 통해서 상기 제3 피드백 신호를 생성하는 제3 피드백 신호 생성 회로를 더 포함하는
    델타-시그마 변조기.
  9. 제8 항에 있어서,
    상기 제3 피드백 신호 생성 회로는
    상기 제1 스위칭 신호에 따라 상기 출력 변조 신호를 도통시키는 제5 스위치;
    상기 제2 스위칭 신호에 따라 상기 출력 변조 신호를 도통시키는 제6 스위치;
    상기 제5 스위치의 출력 값에 제3 피드백 계수를 가중하여 상기 제5 가산기로 출력하는 제5 피드백 탭; 및
    상기 제6 스위치의 출력 값에 상기 제3 피드백 계수를 가중하여 상기 제5 가산기로 출력하는 제6 피드백 탭을 포함하는
    델타-시그마 변조기.
  10. 제9 항에 있어서,
    상기 제3 적분기의 출력 값을 양자화하여 상기 출력 변조 신호를 출력하는 슬라이서를 더 포함하는
    델타-시그마 변조기.
  11. 제10 항에 있어서,
    상기 출력 변조 신호를 지연시켜 상기 지연 변조 신호를 생성하는 지연 유닛을 더 포함하는
    델타-시그마 변조기.
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