JP4745267B2 - デルタシグマ変調器とそれを備えたda変換装置 - Google Patents
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Description
入力される第1の入力信号から入力される第2の入力信号を減算して、減算結果のアナログ信号を出力する第1の減算手段と、
上記第1の減算手段から出力されるアナログ信号を積分して、積分されたアナログ信号を出力する第1の積分手段と、
上記第1の積分手段から出力されるアナログ信号から、入力される第3のアナログ信号及び第4のアナログ信号を減算して、減算結果のアナログ信号を出力する第2の減算手段と、
上記第2の減算手段から出力されるアナログ信号を積分して、積分されたアナログ信号を出力する第2の積分手段と、
上記第2の積分手段から出力されるアナログ信号をディジタル信号に量子化して出力する量子化手段と、
上記量子化手段から出力されるディジタル信号をアナログ信号にDA変換して出力するDA変換手段と、
上記DA変換手段から出力されるアナログ信号の電荷を互いに異なるサンプリング期間でそれぞれ保持する複数の第1の電荷保持回路を有し、当該アナログ信号のフィードバック量を変更可能であって上記各第1の電荷保持回路からのアナログ信号を第3のアナログ信号として上記第2の減算手段に出力する第1のフィードバック回路と、
上記第2の積分手段から出力されるアナログ信号の電荷を互いに異なるサンプリング期間でそれぞれ保持する複数の第2の電荷保持回路を有し、当該アナログ信号のフィードバック量を変更可能であって上記各第2の電荷保持回路からのアナログ信号を第4のアナログ信号として上記第2の減算手段に出力する第2のフィードバック回路とを備えたデルタシグマ変調器であって、
上記第1と第2のフィードバック回路のフィードバック量を変更することにより、当該デルタシグマ変調器のフィルタ特性のフィルタ次数を切り替える制御手段を備えたことを特徴とする。
上記n遅延クロック発生回路は、上記基本クロック発生回路から出力される基本クロックと、基本クロックのn分周クロックとを合成することによりn遅延クロックを発生し、
上記制御手段は、上記フィルタ次数の切り替えに応じて、上記n遅延クロック発生回路の動作を切り替えることを特徴とする。
MOSトランジスタスイッチと、
上記MOSトランジスタスイッチの出力側にドレイン及びソースが接続されたMOSトランジスタからなるダミースイッチと、
キャパシタとを備え、
上記ダミースイッチのゲート面積が上記MOSトランジスタスイッチのゲート面積の半分となるように上記ダミースイッチ及び上記MOSトランジスタスイッチとを構成し、
上記制御手段は、上記ダミースイッチと、上記MOSトランジスタスイッチとを同一のタイミングでオフするように制御することを特徴とする。
入力されるディジタル信号をオーバーサンプリングするオーバーサンプリング手段と、
請求項1乃至12のうちのいずれか1つに記載のデルタシグマ変調器を含み、上記オーバーサンプリングされた信号をノイズシェーパするノイズシェーパ手段と、
上記ノイズシェーパされた信号を低域通過ろ波して出力する低域通過ろ波手段とを備えたことを特徴とする。
(1)1段目の積分器71を構成するオペアンプのセトリング精度を高くし、2段目以降の積分器72−75を構成するオペアンプのセトリング精度を緩和しても信号対雑音電力比(SNR)の劣化は少ない。
(2)2段目以降の積分器72−75を構成するオペアンプでは、セトリング精度を緩和し、オペアンプ電流を削減することが可能である。
(A)例えばGSM(Global Systems for Mobile communications)方式など200kHz/chの狭信号帯域を有する無線通信システムでは、フィードバック回路は、1サンプリングクロック遅延信号に基づいて動作する電荷保持回路で構成する低次フィルタ特性を有するように構成し、
(B)例えばWide CDMA(Code Division Multiple Access)方式などの5MHz/chの広信号帯域を有する無線通信システムでは、フィードバック回路は、複数の異なるサンプリング遅延量の信号(例えば、図12及び図13を参照して詳細後述するように、スイッチタイミング信号φ1,φ2と、2遅延スイッチタイミング信号φ12D,φ22Dとを含む。ここで、2遅延スイッチタイミング信号とは、基本クロックであるスイッチタイミング信号φ1,φ2から2サンプル分の期間だけ遅延された信号をいう。)に基づいて動作する電荷保持回路で構成する高次フィルタ特性を有するように構成するように、
(C)クロック及びフィルタ次数切り替え制御によりフィードバック回路の構成を切り替えるように構成する。
以上のように構成することにより、回路面積を縮小するとともに、消費電流を抑制し、信号帯域及び信号対雑音電力比(SNR)特性を切り替えることができるデルタシグマA/D変換装置を提供できる。
(1)フィードバック回路F1はフィードバック回路F1aにとって代わり、フィードバック回路F1aはフィードバック回路F1に比較して、電荷保持回路303,304をさらに備える。ここで、電荷保持回路303は、スイッチ33aと、増幅係数d3を有する演算増幅器93と、Z変換のZ−2の伝達関数を有する2サンプル遅延器113と、スイッチ33bとを備えて構成され、電荷保持回路304は、スイッチ34aと、増幅係数d4を有する演算増幅器94と、Z変換のZ−3の伝達関数を有する3サンプル遅延器114と、スイッチ34bとを備えて構成される。
(2)フィードバック回路F2はフィードバック回路F2aにとって代わり、フィードバック回路F2aはフィードバック回路F2に比較して、電荷保持回路403,404をさらに備える。ここで、電荷保持回路403は、スイッチ23aと、増幅係数c3を有する演算増幅器143と、Z変換のZ−2の伝達関数を有する2サンプル遅延器153と、スイッチ23bとを備えて構成され、電荷保持回路404は、スイッチ24aと、増幅係数c4を有する演算増幅器144と、Z変換のZ−3の伝達関数を有する3サンプル遅延器154と、スイッチ24bとを備えて構成される。
(1)多重化しない場合、フィルタの伝達関数は同じため、ノイズシェービング効果は同じである。また、フィルタ次数を増やした方が信号対雑音電力比(SNR)は改善される。
(2)多重化しない場合と比較し、多重化した場合ではオペアンプ数が増加しないため消費電流を軽減できる。ただし、フィルタ次数が増加するに従い、オペアンプに接続する負荷容量が増大に比例して電流は増加する。
図7(a)に示すように、任意の位置にゼロ点によって生じる減衰量を設定することができ、図7(b)に示すように、例えばチェビシェフフィルタのようなより急峻な減衰特性を有するフィルタ特性を、必要とする広い信号帯域内で得ることができる。そのため、同じフィルタ次数の場合でも、信号帯域内の量子化ノイズをさらに減衰させることができる。
(a)期間T/2のハイレベルのスイッチタイミング信号φ1のタイミングで入力信号を入力し、期間T/2のハイレベルのスイッチタイミング信号φ2のタイミングで出力信号を出力する回路501と、
(b)回路501と反転動作する回路であって、期間T/2のハイレベルのスイッチタイミング信号φ2のタイミングで入力信号を入力し、期間T/2のハイレベルのスイッチタイミング信号φ1のタイミングで出力信号を出力する回路502とを、
同時に動作させるので、期間T(1サンプル遅延時間に対応する。)で2つのデータ信号を出力することができ、同じデータ量を得るにはクロック周期を半分にすることができる。従って、図9のダブルサンプルなしの場合と比較し、セトリング時間が2倍になるため、同等の性能の場合、セトリング精度を緩和し、消費電流を削減できる。
11,11a…クロック発生回路、
21a,21b,22a,22b,23a,23b,24a,24b,31a,31b,32a,32b,33a,33b,34a,34b…スイッチ、
51…オーバーサンプリング回路、
52…ノイズシェーパ回路、
53…波形整形回路、
54…低域通過フィルタ(LPF)、
65…量子化器、
66…DA変換器(DAC)、
71,72…積分器、
81,90−92,141−142…演算増幅器
110−114,151−154…遅延器、
121−122…減算器、
200…スイッチトキャパシタ回路、
201,202…キャパシタ、
211−214,221−224…電界効果トランジスタ、
211A…ダミースイッチ回路、
211B…CMOSスイッチ回路、
231,242…インバータ、
241…1/2分周器、
243,244…アンドゲート、
251,252…n型MOS電界効果トランジスタスイッチ(nMOSスイッチ)、
253…キャパシタ、
254…インバータ、
255…p型MOS電界効果トランジスタスイッチ(pMOSスイッチ)、
301−304,401−404…電荷保持回路、
F1,F1a,F2,F2a…フィードバック回路、
T1,T11,T21,T31…入力端子、
T2,T12,T22,T32…出力端子。
Claims (12)
- 入力される第1の入力信号から入力される第2の入力信号を減算して、減算結果のアナログ信号を出力する第1の減算手段と、
上記第1の減算手段から出力されるアナログ信号を積分して、積分されたアナログ信号を出力する第1の積分手段と、
上記第1の積分手段から出力されるアナログ信号から、入力される第3のアナログ信号及び第4のアナログ信号を減算して、減算結果のアナログ信号を出力する第2の減算手段と、
上記第2の減算手段から出力されるアナログ信号を積分して、積分されたアナログ信号を出力する第2の積分手段と、
上記第2の積分手段から出力されるアナログ信号をディジタル信号に量子化して出力する量子化手段と、
上記量子化手段から出力されるディジタル信号をアナログ信号にDA変換して出力するDA変換手段と、
上記DA変換手段から出力されるアナログ信号の電荷を互いに異なるサンプリング期間でそれぞれ保持する複数の第1の電荷保持回路を有し、当該アナログ信号のフィードバック量を変更可能であって上記各第1の電荷保持回路からのアナログ信号を第3のアナログ信号として上記第2の減算手段に出力する第1のフィードバック回路と、
上記第2の積分手段から出力されるアナログ信号の電荷を互いに異なるサンプリング期間でそれぞれ保持する複数の第2の電荷保持回路を有し、当該アナログ信号のフィードバック量を変更可能であって上記各第2の電荷保持回路からのアナログ信号を第4のアナログ信号として上記第2の減算手段に出力する第2のフィードバック回路とを備えたデルタシグマ変調器であって、
上記第1と第2のフィードバック回路のフィードバック量を変更することにより、当該デルタシグマ変調器のフィルタ特性のフィルタ次数を切り替える制御手段を備え、
上記第1と第2のフィードバック回路のフィードバック量を変更することにより、当該デルタシグマ変調器のフィルタ特性を、ゼロ点シフトを行うフィルタ特性と、ゼロ点シフトを行わないフィルタ特性とのいずれかに切替えることを特徴とするデルタシグマ変調器。 - 上記第1と第2のフィードバック回路の各電荷保持回路をダブルサンプリングタイミングで動作させることを特徴とする請求項1記載のデルタシグマ変調器。
- 上記第1と第2のフィードバック回路は、基本クロックを発生する基本クロック発生回路と、上記基本クロックからnサンプル分(nは2以上の自然数である。)の期間だけ遅延されたn遅延クロック信号を発生するn遅延クロック発生回路とを備え、
上記n遅延クロック発生回路は、上記基本クロック発生回路から出力される基本クロックと、基本クロックのn分周クロックとを合成することによりn遅延クロックを発生し、
上記制御手段は、上記フィルタ次数の切り替えに応じて、上記n遅延クロック発生回路の動作を切り替えることを特徴とする請求項1記載のデルタシグマ変調器。 - 上記制御手段は、入力される、フィルタ次数を示すNビットのフィルタ次数制御信号をN個の1ビットスイッチ制御信号に変換して上記第1と第2のフィードバック回路に出力することにより、上記第1と第2のフィードバック回路のフィードバック量を変更して当該デルタシグマ変調器のフィルタ特性のフィルタ次数を切り替えることを特徴とする請求項1記載のデルタシグマ変調器。
- 上記制御手段は、上記フィルタ次数制御信号に応じて上記第1と第2の積分手段へのバイアス電流を変更することを特徴とする請求項4記載のデルタシグマ変調器。
- 上記量子化手段は、ラッチコンパレータにより構成されたことを特徴とする請求項1乃至5のうちのいずれか1つに記載のデルタシグマ変調器。
- 上記制御手段は、上記フィルタ次数制御信号に応じて上記量子化手段の量子化ビット数を変更することを特徴とする請求項4記載のデルタシグマ変調器。
- 上記第1と第2の電荷保持回路はスイッチトキャパシタ回路により構成されたことを特徴とする請求項1記載のデルタシグマ変調器。
- 上記スイッチトキャパシタ回路は、
MOSトランジスタスイッチと、
上記MOSトランジスタスイッチの出力側にドレイン及びソースが接続されたMOSトランジスタからなるダミースイッチと、
キャパシタとを備え、
上記ダミースイッチのゲート面積が上記MOSトランジスタスイッチのゲート面積の半分となるように上記ダミースイッチ及び上記MOSトランジスタスイッチとを構成し、
上記制御手段は、上記ダミースイッチと、上記MOSトランジスタスイッチとを同一のタイミングでオフするように制御することを特徴とする請求項8記載のデルタシグマ変調器。 - 上記MOSトランジスタスイッチと、上記ダミースイッチとは、CMOSトランジスタで構成されたことを特徴とする請求項9記載のデルタシグマ変調器。
- 上記キャパシタは、絶縁体を1対の金属配線で挟設して構成されたことを特徴とする請求項9又は10記載のデルタシグマ変調器。
- 入力されるディジタル信号をオーバーサンプリングするオーバーサンプリング手段と、
請求項1乃至11のうちのいずれか1つに記載のデルタシグマ変調器を含み、上記オーバーサンプリングされた信号をノイズシェーパするノイズシェーパ手段と、
上記ノイズシェーパされた信号を低域通過ろ波して出力する低域通過ろ波手段とを備えたことを特徴とするデルタシグマDA変換装置。
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