JP2002009624A - ディジタルδς変調器 - Google Patents

Abstract

(57)【要約】 【課題】 乗算器が不要で回路規模が小さく、高速動作
や多チャンネル・タイムシェア使用の可能な高次のディ
ジタルΔΣ変調器を提供すること。 【解決手段】 このΔΣ変調器は、多ビットのディジタ
ル信号Ｘ_（Ｚ） を入力とする２以上ｍ個の縦続接続さ
れた累積器と、このｍ個の累積器から出力される各累積
結果にａ_１ 〜ａ_ｍ なる重み係数を乗じて総和をとるフ
ィードフォワード加算量子化器２９と、加算結果を所定
の判定基準に応じて再量子化して出力Ｙ_{（ Ｚ）} として
出力するフィードフォワード・パス３３と、再量子化値
Ｙ_（Ｚ） に応じた所定のフィードバック値を上記入力
信号Ｘ_（Ｚ） と共に上記縦続接続されたｍ個の累積の
初段に入力する初段加算器３４とを有する。そして、上
記ａ_１〜ａ_ｍ なる重み係数を２のべき乗とし、その乗
算をビットシフトにて実現させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、主としてオーディ
オや音声通信等の分野で用いられる高性能のディジタル
・アナログ（Ｄ／Ａ）コンバータを廉価に実現するため
のディジタル・デルタ・シグマ（ΔΣ）変調器に関し、
特にオーバーサプリング・ノイズシェーピング方式の１
ビットタイプＤ／Ａコンバータを構成するのに好適なデ
ィジタルΔΣ変調器に関する。

【０００２】

【従来の技術】オーディオ，通信等の分野においては、
近年のディジタル化の進歩に伴いアナログ信号を一定時
間毎にサンプリングしてその振幅値を多ビットのディジ
タル信号に変換するためのＡ／Ｄコンバータの需要と、
その逆のディジタル信号をアナログ信号に変換するため
のＤ／Ａコンバータの需要が増大し、廉価で高性能のこ
れらの製品の開発が望まれている。

【０００３】数年前までの通常のＤ／Ａコンバータは、
サンプリング周波数Ｆ_Ｓ なるディジタル信号をそのま
まＤ／Ａ変換するものであった。例えば、オーディオ分
野においては、Ｆ_Ｓ ＝４８ｋＨｚ，１６ビットのディ
ジタル信号をそのままＤ／Ａ変換して２^１６＝６５５３
６通りの振幅値を生成し、これを後段の１０次以上のア
ナログフィルタ（アナログ・ポスト・フィルタと称す
る）に通してアナログ信号の再生を行っていた。しかる
に、この手法では、２１６通りの振幅レベルを正確にＬ
ＳＩ（大規模集積回路）上で実現することが難しく、大
きな高調波や歪を多発し、またその回路規模も大きくな
り、さらには１０次以上の急峻なアナログフィルタのカ
ットオフ・ポイント（２２ｋＨｚ近傍）において、位相
が回るために、聴感上の特性（聴感特性）も劣悪であっ
た。

【０００４】そこで、まずこの聴感特性の改善とアナロ
グ・ポスト・フィルタの次数低減を目指して、２倍〜８
倍のオーバーサンプリング用のＦＩＲ（finite impulse
response ）型のディジタル・インターポレーション・
フィルタ（ディジタル補間フィルタ）と、同じく２倍〜
８倍で動作可能なように高速化を図った１６ビットＤ／
Ａコンバータが開発された。これらにより、アナログ・
ポスト・フィルタの次数は４次〜６次に低減され、従っ
てカットオフ・ポイントでの位相回転が低く抑えられ、
聴感特性は若干向上した。しかしながら、Ｄ／Ａコンバ
ータが２^１６通りのアナログ振幅レベルを再生せねばな
らない点はそのままであり、ＬＳＩ上での素子間バラツ
キによる特性劣化は避けられず、しかもシステムコスト
的にはさらに高価なものになってしまった。

【０００５】以上の従来型の１６ビットＤ／Ａコンバー
タに対し、オーバーサンプリング比をより高く（３２倍
〜２５６倍）とり、ベースバンド（０〜２２ｋＨｚ）で
の量子化ノイズを低く抑えたまま、１６ビット等のマル
チビットデータを１〜数ビットのディジタル信号に変換
（再量子化）するという、いわゆるオーバーサンプリン
グ方式のノイズシェーピング技術が開発され始めた。

【０００６】この方式のＤ／Ａコンバータにおいては、
実際のＤ／Ａ変換されるべきディジタルデータは１〜数
ビットであるため、Ｄ／Ａコンバータとしては２〜数通
りの振幅値を表現するだけで良く、かつＬＳＩ上での素
子数が大幅に減り、従って素子間バラツキを抑え、高性
能化を図ることが可能であるという利点がある。

【０００７】再量子化ノイズを抑えるための上記ノイズ
シェーピング技術としては一般的にΔΣ変調と呼ばれる
手法が用いられ、各種の具体的手法が開発されてきた
が、基本的には多ビットから少数ビットへの再量子化し
た時に発生するノイズをフィードバック等の手法により
経時的にキャンセルしていくものである。そのベースバ
ンド内における量子化ノイズのＳ／Ｎ比（信号対雑音
比）は、オーディオ用途では入力ディジタル信号のＳ／
Ｎ限界値９７．８ｄＢ近くが必要とされ、 (i) オーバーサンプリング比 (ii) 再量子化ビット数 (iii) ΔΣ次数（ノイズシェーピング次数） の選択により決定される。これらの選択においては、従
来の大きな流れとして２種、(a) ΔΣ次数を安定な２次
とし、再量子化ビット数を１ビットとして、オーバーサ
ンプリング比を２５６倍（２５６Ｆ_Ｓ ＝１２．２８８
ＭＨｚ）としたもの、(b) 量子化ビット数を２〜４ビッ
トとし、ΔΣ次数を３次（ただし、縦続接続ではなく、
１次ΔΣ変調器を３ケ組み合わせながら、３次ノイズシ
ェーピング特性を得たもの）として、オーバーサンプリ
ング比を６４倍（６４Ｆ_Ｓ ＝３．０７２ＭＨｚ）とし
たもの、があったが、各々、以下の問題があった。

【０００８】上記（ａ）のものでは、動作スピードが１
２．２８８ＭＨｚと高速であるため、ＬＳＩで量産化が
難しい。特に、１ビットＤ／Ａ変換を行うアナログ回路
の高速化が難しく、良好なアナログ特性が得にくい。

【０００９】上記（ｂ）のものでは、量子化ビット数が
少ないとは言え、多ビット（２ビット以上）であるた
め、これをＤ／Ａ変換する時のアナログ素子間のバラツ
キの影響により、やはり良好なアナログ特性が得にく
い。具体的には素子間バラツキによりＤ／Ａ変換のリニ
ア性が失われ易い。

【００１０】そこで、上記問題を解消し、良好なＤ／Ａ
変換特性を得るためには、量子化ビット数を１ビットと
し、より低いオーバーサンプリング比にて構成できる高
次ΔΣ変調器が必要である。

【００１１】すでに、この目的を達成するためのＡ／Ｄ
コンバータとしては、図１に示すような量子化ビット数
を１ビットとした４次ΔΣ変調器が本出願人により開発
されており、これはオーバーサンプリング比６４Ｆ_Ｓ
＝３．０７２ＭＨｚにおいてＳ／Ｎ比９８ｄＢを達成し
たものである。Ａ／Ｄコンバータを構成するその４次Δ
Σ変調器の回路はアナログ・スイッチド・キャパシタ回
路で構成されており、１〜４の積分器はアナログ演算増
幅器と積分キャパシタから成り、１１の１ビット量子化
器はアナログコンパレータであり、フィードフォワード
・パスやフィードバック・ループ等はスイッチド・キャ
パシタ・ネットワークで構成され、各重み係数ａ_１ 〜
ａ_４ ，ｇ_０ ，ｂ_１ は各加算器１０，１４，１５にお
けるキャパシタの容量比にて実現されていた。

【００１２】さらに詳細に説明すると、図１に示すよう
に、４個の積分器１〜４が縦続接続され、これらの各出
力は、４本のフィードフォワード・パス５〜８を介して
各重み係数ａ_１ 〜ａ_４ を乗じた後、フィードフォワー
ド加算器１０によって加算され、その加算結果が１ビッ
ト量子化器１１によって１ビットの出力データに量子化
されると共に、この量子化された値がフィードバック・
パス１２，１３を介して初段の積分器１の入力部へフィ
ードバックされる。すなわち、このフィードバック・パ
スは１サンプル時間分の遅延器１２と、ゲイン設定器１
３を有し、このパスの出力は初段加算器１４によって新
たな入力信号と加算して初段積分器１に入力される。

【００１３】以上の構成のΔΣ変調器における入力Ｘ
_（Ｚ） と出力Ｙ_（Ｚ） との関係は、１ビット量子化器
１１による量子化ノイイズをＱ_Ｎ 、１から１０までの
回路の全てを含めた４次ループ１５の伝達関数をＨ
_（Ｚ） とすると、

【００１４】

【数１】

【００１５】と表現される。ベースバンド（０Ｈｚ〜２
２ｋＨｚ）においては、

【００１６】

【数２】

【００１７】から、フィードバック系の遅延Ｚ^−１は

【００１８】

【数３】

【００１９】であり、また、Ｈ_（Ｚ） は基本的には４
次の積分特性を有するので、Ｈ_（Ｚ）≫１となる。従っ
て上記（１）式は、

【００２０】

【数４】

【００２１】という近似式で表わされる。すなわち、ベ
ースバンドにおける量子化ノイズＱ_Ｎが１／Ｈ_（Ｚ）
倍されたノイズ・シェーピング特性をもった１ビットΔ
Σ変調出力Ｙ_（Ｚ） が得られる。

【００２２】上記（２）式から、Ｈ_（Ｚ） が大きいほ
ど、Ｑ_Ｎ ／Ｈ_（Ｚ） が小さくされ、結果としてＳ／Ｎ
比が向上することが分る。それ故、４次ループ１５の伝
達関数Ｈ_（Ｚ） の次数が高い程Ｓ／Ｎ比が良くなり、
そのＳ／Ｎ比の値は各フィードフォワード・パス５〜８
の重み係数値ａ_１ 〜ａ_４ と、ローカル・フィードバッ
ク・パス９の重み係数値ｂ_１ によって決定される。な
お、ローカル・フィードバック・パス９は、ΔΣ変調の
量子化ノイズスペイクトルにおいて、２重根のゼロ点を
挿入するものであり、Ｓ／Ｎ比向上のために有効である
が、ΔΣ変調器としては必須の要件ではない。

【００２３】

【発明が解決しようとする課題】しかしながら、図１の
従来例のものは、４次ループ１５をアナログ積分器等で
構成していたため、伝達関数の次数を高くしてＳ／Ｎ比
をさらに向上させることは困難であり、またＬＳＩでの
量産化にも向いていなかった。

【００２４】本発明は、この点に鑑み、高次のディジタ
ルΔΣ変調器を実現することにより、前記の従来型の
（ａ），（ｂ）の問題点を解消し、アナログ特性が良好
でＬＳＩでの量産化が容易なＤ／Ａコンバータを提供し
ようとするものである。ただし、図１のΔΣ変調器を応
用してアーキテクチャーによるディジタルΔΣ変調器を
単純なディジタル化で実現しようとすると、図１でアナ
ログスイッチド・キャパシタ・ネットワークで簡単に実
現されていた各重み係数ａ_１ 〜ａ_４ ，ｇ_０ ，ｂ_１ 等
の演算には、多ビットの乗算が必要となり、回路規模が
膨大になるという新たな問題が生ずる。また、オーディ
オ分野では２〜４チャンネルという多チャンネルのＤ／
Ａコンバータが必要とされること、動作レートが６４Ｆ
_Ｓ ＝３．０７２ＭＨｚと高速であるのに対して、演算
すべきビット数が１６ビット以上と大きいことなどによ
り、所期の目的を達成するためには、回路規模，高速動
作の点で解決すべき課題がある。

【００２５】そこで、本発明の目的は、上記の点に鑑
み、回路規模が小さく、高速動作が可能なディジタルΔ
Σ変調器を提供することにある。

【００２６】また、本発明の目的は時分割で演算する回
路規模の小さな多チャンネル用のディジタルΔΣ変調器
を提供することにある。

【００２７】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、多ビットの入力ディジタル信号Ｘ_（Ｚ）
を累算する縦続接続された複数ｍ個の累算手段と、該ｍ
個の累算手段から出力される累算結果に対して各々のａ
_１ 〜ａ_ｍ の重み係数を乗じて、その乗算結果の総和を
とるフィードフォワード加算手段と、該フィードフォワ
ード加算手段の加算結果を所定の判定基準に基づいて、
前記入力ディジタル信号Ｘ_（Ｚ） よりもビット数の少
ないディジタル出力Ｙ_（Ｚ） に再量子化する再量子化
手段と、該再量子化手段の再量子化値Ｙ_（Ｚ） に応じ
た所定のフィードバック値を前記入力ディジタル信号Ｘ
_（Ｚ） と共に前記ｍ個の累算手段の内の初段の累算手
段に入力するフィードバック手段とを有し、かつ前記フ
ィードフォワード加算手段は前記ａ_１ 〜ａ_ｍ の重み係
数を２のべき乗とし、該重み係数の乗算をビットシフト
で実現しており、前記ｍ個の累算手段は複数ｎチャンネ
ルの入力ディジタル信号Ｘ_１（Ｚ）〜Ｘ_ｎ（Ｚ）をチャ
ンネル順に順次入力可能とし、各々の該累算手段は１個
の多ビット加算器とｎワードのシフトレジスタとを有し
て、該ｎワードのシフトレジスタの内の第１ワード目に
該多ビット加算器の出力が入力され、第ｎワード目の出
力が当該多ビット加算器の累算用データとしてフィード
バックされ、かつ前記再量子化手段からは、各チャンネ
ルの出力レートのｎ倍の動作の動作レートで全ての演算
が実施された結果として、再量子化値Ｙ_１（Ｚ）〜Ｙ_{ｎ
（Ｚ）}が順次出力されることを特徴とする。

【００２８】ここで、本発明は、好ましくは、前記ｎワ
ードのシフトレジスタの第１ワード目から第ｎワード目
までのシフト転送間に、初期設定手段もしくは異常時リ
セット手段のいずれか一方または両者を配接したことを
特徴とすることができる。

【００２９】

【作用】本発明では、サンプリングされた多ビットのデ
ィジタル信号Ｘ_（Ｚ） を入力とする２以上のｍ個の縦
続接続されたｍ個の累積手段から出力される各累積結果
にａ_１ 〜ａ_ｍ なる重み係数を乗じて総和をとるフィー
ドフォワード加算手段において、ａ_１ 〜ａ_ｍ なる重み
係数を２のべき乗とし、その乗算をブロック間配線のビ
ットシフトにて実現させるようにしているので、乗算器
が不要であり、そのため回路規模が小さく、高速動作や
多チャンネルタイムシェア使用の可能な高次のディジタ
ルΔΣ変調器を実現できる。しかも、再量子化出力を従
来よりも低速の１ビットデータにすることが可能である
ので、この１ビットデータをＤ／Ａ変換するアナログ回
路の量産化を容易にし、アナログ特性を向上させるのに
貢献できる。また、本発明では、２以上のｎチャンネル
のディジタル信号Ｘ_１（Ｚ）〜Ｘ_ｎ（Ｚ）を順次入力可
能とするｍ個の累算手段の各々が１個の多ビット加算器
とｎワードのシフトレジスタとから成り、このｎワード
の内の第１ワード目にその加算器からの出力が接続さ
れ、第ｎワード目の出力がその加算器の累算用データと
してフィードバックされるように構成し、各チャンネル
の出力レートのｎ倍の動作レートで全ての演算が実施さ
れ、出力Ｙ_１（Ｚ）〜Ｙ_ｎ（Ｚ）が順次出力されるとい
うように、時分割で演算処理するようにしているので、
回路規模の小さな多チャンネル用のディジタルΔΣ変調
器を提供できる。

【００３０】

【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。

【００３１】ここでは具体例として、Ｆ_Ｓ ＝４８ｋＨ
ｚ，１６ビットのディジタルオーディオ信号を６４倍オ
ーバーサンプリングした６４Ｆ_Ｓ ＝３．０７２ＭＨ
ｚ，１６ビットのディジタル信号を入力とし、ベースバ
ンド（０Ｈｚ〜２２ｋＨｚ）での量子化ノイイズを小さ
く抑えたノイズシェーピングを実現しながら、入力より
も少ないビット数に再量子化した６４Ｆ_Ｓ のディジタ
ルデータを出力する高次ΔΣ変調器に対して、本発明を
適用する場合について以下に説明する。

【００３２】なお、以下の実施例においては、再量子化
ビット数が１ビットの場合について述べるが、これは説
明を簡単にするためであり、以下に説明する本発明の内
容は、再量子化ビット数が複数ビットの場合にも、その
まま適用できるものである。また、ΔΣ変調器の次数と
しては、１６ビットディジタル入力信号が有しうるＳ／
Ｎ比の限界値９７．８ｄＢを、６４倍オーバーサンプリ
ングして１ビット量子化ΔΣ変調にて実現可能とするた
めに、４次（ｍ＝４）の場合を実例として選択している
が、その求めるターゲットに応じた各種の次数やオーバ
ーサンプリング比の構成に対しても、本発明は適用可能
である。

【００３３】なおまた、以下の説明における４次１ビッ
トΔΣ変調器の基本動作は前述の図１の従来例と同様な
ので、その説明は省略する。

【００３４】図２は、フィードフォワード・パスの重み
係数ａ_１ 〜ａ_４ を２のべき乗に設定した場合の本発明
を説明するための回路構成を示す。入力信号Ｘ_（Ｚ）
は１６ビット，６４Ｆ_Ｓ ＝３．０７２ＭＨｚのディジ
タル信号であり、各積分回路は２１〜２４のディジタル
累算器、すなわち多ビットの加算器（アキュムレータ）
と累算レジスタとにより構成される。各累算器２１〜２
４は、その入力に対してＫ_１ 〜Ｋ_４ 倍の演算空間を有
する。すなわち、各累算器２１〜２４の積分ゲインは１
／Ｋ_１ 〜１／Ｋ_４ であり、これらのゲインの値は２の
べき乗に設定されているので、乗算は不要で、各段の累
算器の出力は次段の入力部へブロック間配線のビットシ
フトにより直結されている。

【００３５】前述の図１におけるフィードフォワード・
パス５〜８とフィードフォワード加算器１０、および１
ビット量子化器１１は、この図２の回路構成では、２５
〜２８のフィードフォワード・パスと２９の加算量子化
器とにより構成される。一例として重み係数ａ_１ 〜ａ
_４ の値を、

【００３６】

【数５】

【００３７】という２のべき乗に設定した場合、各フィ
ードフォワード・パス２５〜２８では、各累算器２１〜
２４の出力を４ビット，３ビット，２ビット，１ビット
ずつＬＳＢ側へビットシフトさせた各ブロック間配線に
より直接加算量子化器２９へ送ることで、乗算器等の具
体的な乗算回路を設けることなく、実質的にａ_１ 〜ａ
_４ の重み係数を乗じることが可能である。

【００３８】加算量子化器２９は、実際には３個の多ビ
ット加算器２９ａ〜２９ｃにより構成される。多ビット
加算器２９ａはフィードフォワード・パス２５と２６か
らのデータを加算し、多ビット加算器２９ｂはフィード
フォワード・パス２７と２８からのデータを加算し、こ
れら多ビット加算器の２つの加算結果が後段の多ビット
加算器２９ｃにより加算され、これにより４個のパスか
らのデータの総和をとることができる。１ビット量子化
は、その総和が正が負かを判定してその結果を出力すれ
ば良い。従って、加算器２９ｃの加算結果のサインビッ
トがこの判定結果、すなわち１ビット量子化出力として
出力される。

【００３９】この１ビット量子化出力は、フィードバッ
ク・パス３３を介して、ゲインｇ_０倍されて入力加算器
３４へフィードバックされ、入力レジスタ３１から出力
された新たな入力出データＸ_（Ｚ） と多ビット加算器
３４により加算されて、１段目の累算器２１へ送られ
る。

【００４０】ここで、入力データＸ_（Ｚ） の正，負の
フルスケール値をｘ_ｍａｘ ，−ｘ_{ｍ ａｘ} とすると、上
記の１ビット量子化出力の値Ｙ_（Ｚ） は、正または負
のフルスケール値ｘ_ｍａｘ ，−ｘ_ｍａｘ を表現するも
のであり、これがｇ_０ 倍されてフィードバックされ
る。従って、これは、Ｙ_（Ｚ） ＝１（正）のときに、
−ｇ_０ ・ｘ_ｍａｘ を、Ｙ_（Ｚ） ＝０（負）のとき
に、＋ｇ_０ ・ｘ_ｍａｘ を新たな入力データＸ_（Ｚ）
に加算することを意味している。ここで、１と０とは、
１ビットデータにて正と負とを表わすために用いたもの
であり、０は負を表わす。なお、データ形式として２の
補数形式をとる場合には、加算器２９ｃの加算結果のサ
インビットは、判定結果が正のときには０で表現され、
判定結果が負のときには１で表現されるので、これをイ
ンバータ３０で反転してＹ_（Ｚ） として出力させる。

【００４１】また、図２の回路構成では、フィードバッ
クループ３３にゲインｇ_０ を設けたが、これは入力Ｘ
_（Ｚ） との相対的な関係を示すもので、入力間に１／
ｇ_０のゲインを設けて、フィードバック系のゲインを１
とした場合にも全く等価である。また、前式（１）で前
述のフィードバック系の遅延Ｚ−１は、系全体のクロー
ズループ内のどこに置いても効果は同一であり、図２の
回路構成では各累算器２１〜２４における累算レジスタ
の動作に自動的に組み込まれている。

【００４２】以上の構成により、４次１ビットΔΣ変調
器がディジタル化した回路で構成され、また乗算器等を
必要とせず、各重み係数がブロック間配線のビットシフ
トのみで構成される。このため図２の回路構成によれ
ば、回路規模が小さく高速動作の可能なΔΣ変調器が実
現される。

【００４３】図３は、上記のブロック間配線のビットシ
フトをさらに理解し易くするための図であり、特に２個
の２０ビット累算器３５，３６の出力を各々４ビット，
３ビットずつビットシフトして、１７ビット加算器３７
へ転送する際のブロック間配線の様子を示すものであ
る。即ち、２０ビット累算器３５の出力ＱＡ５〜ＱＡ２
０は下位方向へ４ビットシフトされて、１７ビット加算
器３７の入力ポートＡ１〜Ａ１６へ入力され、２０ビッ
ト累算器３６の出力ＱＢ４〜ＱＢ２０は下位方向へ３ビ
ットシフトされて１７ビット加算器３７の他の入力ポー
トＢ１〜Ｂ１７へ入力される。これにより、乗算器等を
必要としないで２のべき乗の演算が実現され、回路規模
が簡易でかつ高速動作が可能な再量子化のための演算処
理ができる。なお、上記の累算器３５は図２の累算器２
１，２３、また累算器３６は図２の累算器２２，２４、
また加算器３７は図２の加算器２９ａ，２９ｂにそれぞ
れ対応する。

【００４４】図４は、各演算処理をチャンネル毎に時分
割で行う複数チャンネル用のディジタルΔΣ変調器を実
現するために、本発明を適用した場合の本発明の第１の
実施例の回路構成を示す。ここでは、具体例として２チ
ャンネルの場合について説明するが、３チャンネル以上
の場合にも本例の構成が同様に適用可能であることは、
以下の説明により明らかである。

【００４５】図４において、入力レジスタと各累算器の
累算レジスタは、２チャンネル分としての２ワードのシ
フトレジスタＲＥＧ１（４５，４１〜４４）、ＲＥＧ２
（５０，４６〜４９）として用意されており、２チャン
ネル分の入力Ｘ_１（Ｚ），Ｘ _２（Ｚ）がシフトレジスタ
４５，５０を介して交互に入力されるたびに、同一の演
算回路を用いて、２チャンネル分の出力Ｙ_１（Ｚ），Ｙ
_２（Ｚ）を交互に生成し、出力していく。クロック供給
回路４０から上記各シフトレジスタへ共通して供給され
る動作クロックＭＣＫは、各チャンネルの動作レートが
６４Ｆ_Ｓ ＝３．０７２ＭＨｚであるとすると、その２
倍の１２８Ｆ_Ｓ ＝６．１４４ＭＨｚである。この動作
クロックＭＣＫの１クロックの演算期間１／６．１４４
ＭＨｚ≒１６３ｎｓ内に、２チャンネルの内の一方のチ
ャンネルについての演算と、１ビット出力、および次の
チャンネルの演算準備が実施される。

【００４６】すなわち、各第２のシフトレジスタＲＥＧ
２（４６〜４９）から出力された一方のチャンネルの前
回までの累算データは、各累算器内の自己ループ・パス
と、次段の累算器へのパスと、フィードフォワード加算
器を経た１ビット出力と、フィードバック・パスを経て
新たな入力と加算された後での初段の累算器へのパス等
の一連の演算を実施されて、各第１のシフトレジスタＲ
ＥＧ１（４１〜４４）に取り込まれる。同時に、各第１
のシフトレジスタＲＥＧ１（４１〜４４）に貯えられて
いたもう一方のチャンネルの累積データは、各第２のシ
フトレジスタＲＥＧ２（４６〜４９）へ移動され、次回
サイクルでの演算に使用されうるようになる。以上の動
作を繰り返すことで、回路規模の大きな各演算回路を増
やすことなく、簡易な２チャンネル・タイムシェア型の
ディジタルΔΣ変調器が実現できる。

【００４７】なお、本実施例においては各２チャンネル
分のレジスタとしてシフトレジスタＲＥＧ１，ＲＥＧ２
を用いたが、それは、(i) チャンネル間の選択用のマ
ルチプレクサが不用になること、(ii) マルチプレクサ
による遅延時間を主要な演算経路から省略できること、
(iii) 各レジスタに同一のクロックが供給できるので、
コントロールが簡易になること、等の利点により、回路
規模の削減と演算の高速化に貢献しうるためである。

【００４８】また、本実施例においては、動作初期状態
の設定および異常動作時のリセットを行うための回路５
１〜５４を、各累算器の第１のシフトレジスタＲＥＧ１
と第２のシフトレジスタＲＥＧ２の間に接続している。
この回路５１〜５４は、本例のΔΣ変調器の動作スター
ト時に累算レジスタＲＥＧ２を初期設定したり、動作中
の異常時すなわち発振時にそのレジスタＲＥＧ２の値を
所定値に設定する機能を有する。この回路５１〜５４
は、系全体の何処に置いても構わないが、特に本実施例
のように同一の演算回路を複数チャンネルで時分割で共
用する場合には、この回路５１〜５２を高速動作が必要
なレジスタＲＥＧ２からレジスタＲＥＧ１への演算経路
の中に挿入して遅延時間を増やすことは非常に不利であ
る。従って、本実施例では、レジスタＲＥＧ１からレジ
スタＲＥＧ２へのシフト転送間の経路にその回路５１〜
５４を配置することで、レジスタＲＥＧ２からレジスタ
ＲＥＧ１への演算経路の高速化に貢献できるようにして
いる。

【００４９】また、上記の動作中の異常とは、累算器が
有限ビット数であることより、そのオーバーフローが代
表的なものであるが、このオーバーフローを避けるため
に、本回路５１〜５４はレジスタＲＥＧ１へ取り込まれ
た毎回の累算結果を常にチェックし、その累算結果があ
らかじめ定めた値（閾値）以上であれば発振したと判定
して、レジスタＲＥＧ２へは正常状態へ戻すための所定
値（例えば、オール零）へリセットしたデータを送り込
む。これにより、レジスタＲＥＧ２からレジスタＲＥＧ
１への演算経路の高速化を劣化させることなく、簡易な
回路構成によって、安定なディジタルΔΣ変調器を提供
できる。

【００５０】図５は図４の上記の累積器の１つの構成を
さらに詳細に示すものであり、レジスタ６２は図４のレ
ジスタ４１〜４４、レジスタ６３は図４のレジスタ４６
〜４９、回路６４は図４の回路５１〜５４にそれぞれ対
応する。図５では、２チャンネル分の累算シフトレジス
タとして６２のレジスタＲＥＧ１と６３のレジスタＲＥ
Ｇ２、さらに６１の累算用加算器がそれぞれ２０ビット
で構成され、レジスタＲＥＧ１とレジスタＲＥＧ２の間
に６４の初期設定および異常時リセット回路が挿入接続
されている。この累算器の累算ゲインは１／２としたの
で、入力データはＤ１〜Ｄ１９の１９ビットとなってい
る。加算器６１は通常の全加算器（フルアダー）が２０
個接続されたキャリーリップル加算器（Carry-Ripple-A
dder）であり、そのデータ形式は２の補数形式としてあ
る。各２０ビットの第１累算シフトレジスタＲＥＧ１
（６２）と第２累積シフトレジスタＲＥＧ２（６３）お
よび、初期設定・異常時リセット回路６４内の２ビット
の前回データを記憶するレジスタは、クロック供給回路
４０からの同一の１２８Ｆ_Ｓ ＝１２．２８ＭＨｚのク
ロックＭＣＫによって動作され、このクロックＭＣＫの
１周期毎にデータをレジスタ間でシフト転送させてい
く。レジスタＲＥＧ１とレジスタＲＥＧ２は、それぞれ
別チャンネルのデータを貯えている。

【００５１】初期設定・異常時リセット回路６４内の２
ビットのレジスタは、第１累算シフトレジスタＲＥＧ１
（６２）に貯えられたチャンネルの前回データの上位２
ビット（Ｊ１９，Ｊ２０）を貯えている。本例では、異
常時としてオーバーフロー発生を検出することを目的と
しており、

【００５２】

【数６】

【００５３】は正のフルスケールオーバー、

【００５４】

【数７】

【００５５】は負のフルスケールオーバーが発生したこ
とを示しており、上記（ａ）または（ｂ）の場合には、
リセット指令として、

【００５６】

【数８】

【００５７】となり、第２累算シフトレジスタＲＥＧ２
（６３）への転送データはオール零にリセットされる。
また、初期設定では、動作初期時に、初期設定信号を

【００５８】

【数９】

【００５９】と設定することにより、上記と同じく

【００６０】

【数１０】

【００６１】とし、第２の累算シフトレジスタＲＥＧ２
の内容をオール零に設定する。

【００６２】なお、上記の（ａ）もしくは（ｂ）の判定
では、入力が１９ビットであること、すなわち累算器の
演算空間が入力データのビット数（１９ビット）よりも
１ビット以上大きいことを前提とするが、通常の高次Δ
Σ変調では、累算ゲインが１／２以下に設定されること
が多いので、この全体条件は、非常に有効な判定の条件
となり得る。上記（ａ），（ｂ）についてさらに補足す
れば、上記の

【００６３】

【数１１】

【００６４】は、前回までの累算結果が２０ビット空間
で正規化した時に＋０．５以上の値であったことを示し
ているものであり、従って新たな１９ビット入力を加え
た結果は正値であるはずである。従って、レジスタＲＥ
Ｇ１のサインビットであるＱ２０′はこのときは０でな
ければならない。故に、Ｑ２０′＝１となれば、正のオ
ーバーフローが発生してサインビットが判定してしまっ
たことが認識される。

【００６５】

【数１２】

【００６６】は、前回までの累算結果が２０ビット空間
で正規化した時に−０．５以下の値であったことを示し
ているので、新たな１９ビット入力を加えた値は負値の
ままであるはずである。従って、レジスタＲＥＧ１のサ
インビットであるＱ２０′はこのときは１でなければな
らない。故に、Ｑ２０′＝０となれば、負のオーバーフ
ローが発生してサインビットが反転してしまったことが
認識される。

【００６７】図５の実施例の構成は、オーバーフロー検
出を２０ビット全てのチェックを必要とせずに、わずか
３ビットのチェックのみで実現できること、新たなコン
トロール回路を設けることなくすでに使用されている単
一のクロック供給回路４０を利用できること、初期設定
と異常時のリセットとを同一のリセット回路で共用して
いること、単一回路で２チャンネル用に共用できるこ
と、等の点で非常に簡易な回路で実現できる。しかも、
リセットや異常検出の遅延を、キャリー（Carry）伝播
遅延等を含むレジスタＲＥＧ２からレジスタＲＥＧ１へ
の演算経路から省くことができるので、簡易で高速な２
チャンネル用のディジタルΔΣ変調器が実現できる。

【００６８】なおまた、上記図５の実施例回路において
は、初期設定値および異常時リセット値をオール零とし
たが、これは回路説明を簡易にするためであり、オール
零以外のリセット値を用いること、また初期設定値と異
常時リセット値を異なる値にすること等が類似の回路構
成により容易に実現可能であることは勿論である。

【００６９】次に、図６および図７を参照して、上述し
た実施例のΔΣ変調器から１個の多ビット加算器を省
き、回路の簡素化を図った本発明の第２実施例について
説明する。この実施例は、図２もしくは図４に示したフ
ィードバック・パスのゲインｇ _０ を２以上の整数値と
し、初段加算器（図２，図４の加算器３４）を省略する
ものである。以下に、ｇ_０ ＝２の場合とｇ_０ ＝３の場
合について初段累算器内の累算用加算器を示した図６，
図７を参照して本実施例を説明するが、これらの回路は
入力側に１／ｇ_０ のゲインをもたせてフィードバック
・ゲインを１とした場合と等価である。また、ｇ_０ ≧
４の場合に対しても、以下の説明よる手法を拡張してい
くことで容易に類推可能である。

【００７０】図６は、ゲインｇ_０ ＝２，積分係数Ｋ_１
＝２３ ＝８（図１参照）の場合について示すもので、
図２，図４に示す初段加算器（３４）は排除され、１９
ビットの累算用加算器の入力端子のＤ１〜Ｄ１６へは入
力Ｘ_（Ｚ） の１６ビットデータｘ_１ 〜ｘ_１６が直接入
力され、加算器入力端子のＤ１７へは、入力Ｘ_{（ｚ ）}の
サインビットＸ_１６の反転値

【００７１】

【数１３】

【００７２】（以下、反転Ｘ_１６と称する）が入力さ
れ、加算器入力端子のＤ１８とＤ１９へは量子化結果で
ある１ビット出力値Ｙ_（Ｚ） が入力される。なお、以
下の説明では、出力値Ｙ_（Ｚ） は、量子化結果が正の
ときにＹ_（Ｚ） ＝１、量子化結果が負のときにＹ
_（Ｚ） ＝０で表現され、かつ入力データＸ_（Ｚ） を始
めとして全ての演算に用いられるデータ形式は２の補数
形式において左側をＭＳＢ側として表現されるものとす
る。

【００７３】図６の入力データＸ_（Ｚ） は１９ビット
で表現すると、上位３ビットがサインビット拡張され
て、

【００７４】 ｘ₁₆ｘ₁₆ｘ₁₆ｘ₁₆ｘ_1５ｘ_1４ｘ_1３ｘ_1２ｘ_1１ｘ_1０ｘ_９ｘ_８ｘ_７ｘ_６ｘ_５ｘ_４ｘ _３ ｘ_２ｘ_１ …（3）

【００７５】となり、Ｙ_（Ｚ） ＝１（量子化結果が
正）のときにはフィードバック値は−２・ＦＳ（ＦＳは
入力１６ビットの最大値）となり、

【００７６】 １１１０００００００００００００００ … （4）

【００７７】を加算しなければならない。（３）と
（４）式のデータを加算した結果は、ｘ_{１ ６}＝０の場合
（入力Ｘ_（Ｚ） が正値）には、

【００７８】 1 1 1 x_１６ x_１５ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ x_２ x_１ …(5)

【００７９】ｘ_１６＝１の場合（入力Ｘ_（Ｚ） が負
値）には、

【００８０】 1 1 0 x_１６ x_１５ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ x_２ x_１ …(6)

【００８１】となり、この（５），（６）式のデータは
共に、

【００８２】

【数１４】

【００８３】と表現される。

【００８４】次に、Ｙ_（Ｚ） ＝０（量子化結果が負）
のときには、フィードバック値は＋２ＦＳとなり、

【００８５】 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 …(8)

【００８６】を（１）式の入力データに加算することと
なり、その加算した結果は、ｘ_１６＝０のときには、

【００８７】 0 0 1 x_１６ x_１５ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ x_２ x_１ …(9) ｘ_１６のときには、

【００８８】 0 0 0 x_１６ x_１５ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ x_２ x_１ …(10)

【００８９】となり、（９），（１０）式のデータも共
に（７）式で表現される。

【００９０】以上により、図６に示す回路構成により、
初段加算器を排除しながらも、入力ｘ_（ｚ） とフィー
ドバック量±ｇ_０ ・ＦＳとが自動的に加算されて、初
段累算器（初段の累算レジスタ）に入力されていること
が理解できる。

【００９１】次に、図７は、ｇ_０ ＝３，Ｋ_１ ＝８の場
合について示すもので、やはり初段加算器は排除され、
累算用加算器は１９ビットである。この零では、ｇ_０
の値が奇数であるので、１９ビットの累算用加算器の入
力端子のＤ１〜Ｄ１５へはＸ _（Ｚ） のサインビットを
除く下位１５ビットデータｘ_１ 〜ｘ_１５が直接入力さ
れ、加算器の入力端子のＤ１６へはサインビットｘ_１６
の反転値である反転ｘ_{１ ６}が入力され、加算器の入力端
子Ｄ１７へは量子化結果である１ビット出力値Ｙ _（Ｚ）
の反転値である反転Ｙ_（Ｚ） が、加算器の入力端子の
Ｄ１８〜Ｄ１９へはそのＹ_（Ｚ） が入力される。

【００９２】Ｙ_（Ｚ） ＝１の場合には、ｇ_０ ＝３か
ら、フィードバック値は−３・ＦＳであり、

【００９３】 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 …(11)

【００９４】が上記の（３）式のデータに加算される。
その加算結果は、ｘ_１６＝０の場合には、

【００９５】 1 1 0 1 x_１５ x_１４ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ x_２ x_１ …(12)

【００９６】となり、ｘ_１６＝１の場合には、

【００９７】 1 1 1 0 x_１５ x_１４ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ x_２ x_１ …(13)

【００９８】となり、共に、

【００９９】

【数１５】

【０１００】と表現される。

【０１０１】一方、Ｙ_（Ｚ） ＝０の場合には、フィー
ドバック値は＋３・ＦＳであり、 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 …(15)

【０１０２】が上記の（３）式のデータに加算され、そ
の加算結果は、ｘ_１６＝０の場合には、

【０１０３】 0 0 1 1 x_１５ x_１４ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ x_２ x_１ …(16)

【０１０４】となり、ｘ_１６＝１の場合には、

【０１０５】 0 0 1 0 x_１５ x_１４ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ x_２ x_１ …(17)

【０１０６】となり、やはり共に上記（１４）式で表現
される。

【０１０７】以上により、ｇ_０ ＝３とした場合には、
図７に示す回路構成により、初段加算器を排除しながら
も、入力Ｘ_（Ｚ） とフィードバック量±ｇ_０ ・ＦＳと
が自動的に加算されて、初段累算器（初段の累算レジス
タ）に入力されていることが理解できる。

【０１０８】以上説明した構成は、ｇ_０ ＝４以上の場
合にも当然同様な手法により拡張していけることは明ら
かである。その手法の要部の１つとしては、ｇ_０ ＝ｎ
において、ｎが偶数のときには入力Ｘ_（Ｚ） のサイン
ビットｘ_１６をそのままＤ１６へ入力させ、ｎが奇数の
ときにはそのサインビットの反転ｘ_１６がＤ１７へ入力
させることである。いずれにしても、本実施例によれ
ば、１９ビットの初段加算器を排除できることにより、
回路規模が大いに削減できること、また最も演算遅延が
大きい経路の遅延を減ずることができ、これにより特に
高速動作を要求される第１の実施例のような複数チャン
ネルのディジタルΔΣ変調器を実現する上でその効果が
絶大であると期待できる。

【０１０９】

【発明の効果】以上説明したように、本発明によれば、
乗算器が不要で回路規模が小さく、高速動作や多チャン
ネルタイムシェア使用の可能な高次のディジタルΔΣ変
調器を実現でき、しかも再量子化出力を従来よりも低速
の１ビットデータにすることが可能であるので、このΔ
Σ変調器の出力をＤ／Ａ変換するアナログ回路の量産化
を容易にし、アナログ特性を向上させるのに貢献でき、
また、同一の演算回路をチャンネル毎に時分割で利用す
ることで、回路規模の小さな多チャンネル用のディジタ
ルΔΣ変調器を提供できるという効果がある。

【図面の簡単な説明】

【図１】アナログ素子で構成した従来の４次１ビットΔ
Σ変調器の構成を示すブロック図である。

【図２】本発明を説明するための回路構成を示し、フィ
ードフォワード・パスの重み係数ａ_１ 〜ａ_４ を２のべ
き乗に設定してブロック間配線のビットシフトにて各係
数の乗算を実現させた場合の４次１ビット量子化のディ
ジタルΔΣ変調器の構成を示すブロック図である。

【図３】図２におけるブロック間配線によるビットシフ
トの詳細を示すブロック図である。

【図４】本発明の第１の実施例の２チャンネル・タイム
シェア型のディジタルΔΣ変調器の構成を示すブロック
図である。

【図５】図４の初段設定および異常時リセット回路を２
チャンネル用ディジタルΔΣ変調器の累算レジスタ間に
配置させた場合の詳細な構成例を示す回路図である。

【図６】本発明の第２の実施例において、フィードバッ
ク・ゲインｇ_０ が２の場合における初段累算用加算器
における入力Ｘ_（Ｚ） とフィードバック−ｇ_０ Ｙ_（Ｚ
） との加算回路の構成を示す回路図である。

【図７】同じく、ｇ_０ が３の場合の構成を示す回路図
である。

【符号の説明】

１〜４ 積分器 ５〜８，２５〜２８，３３ フィードフォワード・パス １０，１４，１５，２９ａ〜２９ｃ，３７ 加算器 １１ １ビット量子化器 １３ ゲイン設定器 ２１〜２４，３５，３６ 累算器 ２９ 加算量子化器 ３０ インバータ ３４ 初段加算器 ４０ クロック供給回路 ４１〜４５，６２ 第１のシフトレジスタＲＥＧ１ ４６〜５０，６３ 第２のシフトレジスタＲＥＧ２ ５１〜５４，６４ 初期設定・異常時リセット回路 ６１ 累算用加算器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 多ビットの入力ディジタル信号Ｘ_（Ｚ）
   を累算する縦続接続された複数ｍ個の累算手段と、 該ｍ個の累算手段から出力される累算結果に対して各々
   のａ_１ 〜ａ_ｍ の重み係数を乗じて、その乗算結果の総
   和をとるフィードフォワード加算手段と、 該フィードフォワード加算手段の加算結果を所定の判定
   基準に基づいて、前記入力ディジタル信号Ｘ_（Ｚ） よ
   りもビット数の少ないディジタル出力Ｙ_（Ｚ）に再量子
   化する再量子化手段と、 該再量子化手段の再量子化値Ｙ_（Ｚ） に応じた所定の
   フィードバック値を前記入力ディジタル信号Ｘ_（Ｚ）
   と共に前記ｍ個の累算手段の内の初段の累算手段に入力
   するフィードバック手段とを有し、 前記フィードフォワード加算手段は前記ａ_１ 〜ａ_ｍ の
   重み係数を２のべき乗とし、該重み係数の乗算をビット
   シフトで実現しており、 前記ｍ個の累算手段は複数ｎチャンネルの入力ディジタ
   ル信号Ｘ_１（Ｚ）〜Ｘ _ｎ（Ｚ）をチャンネル順に順次入
   力可能とし、各々の該累算手段は１個の多ビット加算器
   とｎワードのシフトレジスタとを有して、該ｎワードの
   シフトレジスタの内の第１ワード目に該多ビット加算器
   の出力が入力され、第ｎワード目の出力が当該多ビット
   加算器の累算用データとしてフィードバックされ、 かつ前記再量子化手段からは、各チャンネルの出力レー
   トのｎ倍の動作の動作レートで全ての演算が実施された
   結果として、再量子化値Ｙ_１（Ｚ）〜Ｙ_{ｎ（Ｚ ）}が順次
   出力されることを特徴とするディジタルΔΣ変調器。
2. 【請求項２】 前記ｎワードのシフトレジスタの第１ワ
   ード目から第ｎワード目までのシフト転送間に、初期設
   定手段もしくは異常時リセット手段のいずれか一方また
   は両者を配接したことを特徴とする請求項１に記載のデ
   ィジタルΔΣ変調器。