JPH08330967A - デルタ・シグマ変調回路 - Google Patents
デルタ・シグマ変調回路Info
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- JPH08330967A JPH08330967A JP13493095A JP13493095A JPH08330967A JP H08330967 A JPH08330967 A JP H08330967A JP 13493095 A JP13493095 A JP 13493095A JP 13493095 A JP13493095 A JP 13493095A JP H08330967 A JPH08330967 A JP H08330967A
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Abstract
(57)【要約】
【目的】 半導体集積回路の製造工程の精度に影響され
にくい、デルタ・シグマ変調回路を提供することを目的
とする。 【構成】 積分器４，５，６により入力信号そのものに
ついて、前記積分器の特性を利用して３次のノイズ・シ
ェイピングを施す。また、乗算器７，８，９の乗数を適
切に設定することにより、加算器１２でのオーバ・フロ
ーを防止する。
にくい、デルタ・シグマ変調回路を提供することを目的
とする。 【構成】 積分器４，５，６により入力信号そのものに
ついて、前記積分器の特性を利用して３次のノイズ・シ
ェイピングを施す。また、乗算器７，８，９の乗数を適
切に設定することにより、加算器１２でのオーバ・フロ
ーを防止する。
Description
【０００１】
【産業上の利用分野】本発明はアナログ信号をディジタ
ル信号に変調するデルタ・シグマ変調回路に関するもの
である。
ル信号に変調するデルタ・シグマ変調回路に関するもの
である。
【０００２】
【従来の技術】近年、アナログ信号をディジタル信号に
変換するＡ／Ｄ変換器に、デルタ・シグマ変調回路が利
用されるようになってきた。デルタ・シグマ変調回路と
は、入力信号帯域に比べて非常に高い周波数でサンプリ
ングを行う（以下、オーバ・サンプリングと記す）こと
により、Ａ／Ｄ変換器において生じる量子化雑音を入力
信号帯域外にも広く分布させ、さらに積分器の特性を利
用して入力信号帯域付近の量子化雑音を抑圧し（以下、
ノイズ・シェイピングと記す）、１ビットＡ／Ｄ変換器
によってディジタル信号を得るものである。つまり、１
ビットＡ／Ｄ変換器を用いて素子間の相対精度を考慮す
る必要をなくすことによって、Ａ／Ｄ変換器の集積回路
化に伴う多くの問題を回避しつつ、量子化雑音を低減し
ようというものである。尚、デルタ・シグマ変調回路で
得られるディジタル信号は、ディジタル密度変調信号で
あるため、アナログ信号と１対１に対応したディジタル
信号を得るためには、ディジタル・フィルタが必要であ
る。
変換するＡ／Ｄ変換器に、デルタ・シグマ変調回路が利
用されるようになってきた。デルタ・シグマ変調回路と
は、入力信号帯域に比べて非常に高い周波数でサンプリ
ングを行う（以下、オーバ・サンプリングと記す）こと
により、Ａ／Ｄ変換器において生じる量子化雑音を入力
信号帯域外にも広く分布させ、さらに積分器の特性を利
用して入力信号帯域付近の量子化雑音を抑圧し（以下、
ノイズ・シェイピングと記す）、１ビットＡ／Ｄ変換器
によってディジタル信号を得るものである。つまり、１
ビットＡ／Ｄ変換器を用いて素子間の相対精度を考慮す
る必要をなくすことによって、Ａ／Ｄ変換器の集積回路
化に伴う多くの問題を回避しつつ、量子化雑音を低減し
ようというものである。尚、デルタ・シグマ変調回路で
得られるディジタル信号は、ディジタル密度変調信号で
あるため、アナログ信号と１対１に対応したディジタル
信号を得るためには、ディジタル・フィルタが必要であ
る。
【０００３】一方、デルタ・シグマ変調回路を用いたＡ
／Ｄ変換器において、音声信号処理に必要な信号対雑音
比（以下、Ｓ／Ｎ比と記す）を得ようとすると、「オー
バサンプリングＡ−Ｄ変換技術」（湯川 彰著、日経Ｂ
Ｐ社）に示されるＭＡＳＨ方式（ＭＡＳＨ：日本電信電
話株式会社の登録商標）のように、デルタ・シグマ変調
回路を数段接続することにより、高次のノイズ・シェイ
ピングを行う必要がある。
／Ｄ変換器において、音声信号処理に必要な信号対雑音
比（以下、Ｓ／Ｎ比と記す）を得ようとすると、「オー
バサンプリングＡ−Ｄ変換技術」（湯川 彰著、日経Ｂ
Ｐ社）に示されるＭＡＳＨ方式（ＭＡＳＨ：日本電信電
話株式会社の登録商標）のように、デルタ・シグマ変調
回路を数段接続することにより、高次のノイズ・シェイ
ピングを行う必要がある。
【０００４】以下、ＭＡＳＨ方式のデルタ・シグマ変調
回路について説明する。図３はＭＡＳＨ方式のデルタ・
シグマ変調回路のブロック図であり、４１は入力信号を
積分する積分器、４２はアナログ信号をディジタル信号
に変換する１ビットＡ／Ｄ変換器、４３は入力信号を１
サンプル時間遅延して出力する遅延器、４４，５６，５
７はディジタル信号をアナログ信号に変換するＤ／Ａ変
換器、４５は１ビットＤ／Ａ変換器４４からフィードバ
ック入力された信号を反転し、前記反転した信号と入力
信号とを加算する加算器、４６，４７，４８はデルタ・
シグマ変調回路、４９，５０，５１は量子化雑音を求め
る加算器、５２は量子化雑音を取り消す加算器、５３，
５４，５５は積分器による位相のズレを補正する微分器
である。
回路について説明する。図３はＭＡＳＨ方式のデルタ・
シグマ変調回路のブロック図であり、４１は入力信号を
積分する積分器、４２はアナログ信号をディジタル信号
に変換する１ビットＡ／Ｄ変換器、４３は入力信号を１
サンプル時間遅延して出力する遅延器、４４，５６，５
７はディジタル信号をアナログ信号に変換するＤ／Ａ変
換器、４５は１ビットＤ／Ａ変換器４４からフィードバ
ック入力された信号を反転し、前記反転した信号と入力
信号とを加算する加算器、４６，４７，４８はデルタ・
シグマ変調回路、４９，５０，５１は量子化雑音を求め
る加算器、５２は量子化雑音を取り消す加算器、５３，
５４，５５は積分器による位相のズレを補正する微分器
である。
【０００５】以上のように構成された、ＭＡＳＨ方式の
デルタ・シグマ変調回路について、以下その動作を説明
する。
デルタ・シグマ変調回路について、以下その動作を説明
する。
【０００６】ＭＡＳＨ方式のデルタ・シグマ変調回路
は、（Ｎ−１）段目のデルタ・シグマ変調回路で生じた
量子化雑音を、Ｎ段目のデルタ・シグマ変調回路で検出
し、量子化雑音を取り除くことにより、Ｓ／Ｎ比を良く
しようというものである。
は、（Ｎ−１）段目のデルタ・シグマ変調回路で生じた
量子化雑音を、Ｎ段目のデルタ・シグマ変調回路で検出
し、量子化雑音を取り除くことにより、Ｓ／Ｎ比を良く
しようというものである。
【０００７】まず、デルタ・シグマ変調回路４６におい
て、アナログ信号をディジタル信号に変換する。具体的
には、オーバ・サンプリングによって１ビットＡ／Ｄ変
換器４２において生じる量子化雑音を入力信号帯域外に
も広く分布させ、さらに積分器４１の特性を利用して入
力信号帯域付近の量子化雑音を抑圧する。
て、アナログ信号をディジタル信号に変換する。具体的
には、オーバ・サンプリングによって１ビットＡ／Ｄ変
換器４２において生じる量子化雑音を入力信号帯域外に
も広く分布させ、さらに積分器４１の特性を利用して入
力信号帯域付近の量子化雑音を抑圧する。
【０００８】次に、１ビットＤ／Ａ変換器５６によっ
て、１ビットＡ／Ｄ変換器４２の出力信号をアナログ信
号に変換する。さらに、加算器４９において１ビットＤ
／Ａ変換器５６の出力信号を反転し、前記反転した信号
と１ビットＡ／Ｄ変換器４２の入力信号とを加算する。
これにより、１ビットＡ／Ｄ変換器４２の入力信号と出
力信号との差を求めることになるため、１ビットＡ／Ｄ
変換器４２で生じた量子化雑音を求めることができる。
なお、加算器４９で得た量子化雑音は、１ビットＡ／Ｄ
変換器で生じた量子化雑音の反転に相当する。
て、１ビットＡ／Ｄ変換器４２の出力信号をアナログ信
号に変換する。さらに、加算器４９において１ビットＤ
／Ａ変換器５６の出力信号を反転し、前記反転した信号
と１ビットＡ／Ｄ変換器４２の入力信号とを加算する。
これにより、１ビットＡ／Ｄ変換器４２の入力信号と出
力信号との差を求めることになるため、１ビットＡ／Ｄ
変換器４２で生じた量子化雑音を求めることができる。
なお、加算器４９で得た量子化雑音は、１ビットＡ／Ｄ
変換器で生じた量子化雑音の反転に相当する。
【０００９】次に、加算器４９で得た量子化雑音を、デ
ルタ・シグマ変調回路４７によってディジタル信号に変
換する。これにより、デルタ・シグマ変調回路４６で生
じた量子化雑音の反転に相当するディジタル信号を得る
ことができる。なお、デルタ・シグマ変調回路４７で得
たディジタル信号は、デルタ・シグマ変調回路４６のデ
ィジタル信号と比べて１回積分している回数が多く位相
がずれているため、微分器５３によって位相のずれを補
正する。
ルタ・シグマ変調回路４７によってディジタル信号に変
換する。これにより、デルタ・シグマ変調回路４６で生
じた量子化雑音の反転に相当するディジタル信号を得る
ことができる。なお、デルタ・シグマ変調回路４７で得
たディジタル信号は、デルタ・シグマ変調回路４６のデ
ィジタル信号と比べて１回積分している回数が多く位相
がずれているため、微分器５３によって位相のずれを補
正する。
【００１０】さらに、加算器５０においてデルタ・シグ
マ変調回路４７で生じた量子化雑音をデルタ・シグマ変
調回路４８でディジタル信号に変換し、微分器５４，５
５で位相のズレを補正する。次に、加算器５１で微分器
５３と微分器５５の出力信号を加算することにより、デ
ルタ・シグマ変調回路４６で生じた量子化雑音の反転に
相当するディジタル信号とデルタ・シグマ変調回路４８
で生じた量子化雑音に相当するディジタル信号を３次に
ノイズ・シェイピングした信号とを得る。
マ変調回路４７で生じた量子化雑音をデルタ・シグマ変
調回路４８でディジタル信号に変換し、微分器５４，５
５で位相のズレを補正する。次に、加算器５１で微分器
５３と微分器５５の出力信号を加算することにより、デ
ルタ・シグマ変調回路４６で生じた量子化雑音の反転に
相当するディジタル信号とデルタ・シグマ変調回路４８
で生じた量子化雑音に相当するディジタル信号を３次に
ノイズ・シェイピングした信号とを得る。
【００１１】最後に、加算器５２でデルタ・シグマ変調
回路４６の出力信号と加算器５１の出力信号を加算する
ことにより、デルタ・シグマ変調回路４６の量子化雑音
を取り除き、入力信号とデルタ・シグマ変調回路４８で
生じた量子化雑音に相当するディジタル信号を３次にノ
イズ・シェイピングした信号のみとなる。
回路４６の出力信号と加算器５１の出力信号を加算する
ことにより、デルタ・シグマ変調回路４６の量子化雑音
を取り除き、入力信号とデルタ・シグマ変調回路４８で
生じた量子化雑音に相当するディジタル信号を３次にノ
イズ・シェイピングした信号のみとなる。
【００１２】これにより、３次のノイズ・シェイピング
を施したディジタル信号を得ることができる。
を施したディジタル信号を得ることができる。
【００１３】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、デルタ・シグマ変調回路４６，４７，４
８の特性を一致させなければ、量子化雑音を取り除くど
ころか、さらに量子化雑音を上乗せすることになるた
め、半導体集積回路の製造工程において高い精度が要求
されていた。
来の構成では、デルタ・シグマ変調回路４６，４７，４
８の特性を一致させなければ、量子化雑音を取り除くど
ころか、さらに量子化雑音を上乗せすることになるた
め、半導体集積回路の製造工程において高い精度が要求
されていた。
【００１４】また、デルタ・シグマ変調回路４６，４
７，４８の特性を一致させるためには大きな面積を持つ
抵抗・容量等を形成しなければならず、デルタ・シグマ
変調回路の回路規模が大きくなってしまうため、半導体
製造プロセスの微細化等により回路規模をできる限り小
さくしようとするときの障害となっていた。
７，４８の特性を一致させるためには大きな面積を持つ
抵抗・容量等を形成しなければならず、デルタ・シグマ
変調回路の回路規模が大きくなってしまうため、半導体
製造プロセスの微細化等により回路規模をできる限り小
さくしようとするときの障害となっていた。
【００１５】さらに、より高精度なＡ／Ｄ変換器を構成
すべくデルタ・シグマ変調回路を多段に接続した場合、
各段のデルタ・シグマ変調回路の特性のずれがＳ／Ｎ比
に与える影響がさらに大きくなるため、半導体集積回路
の製造工程において要求される精度はさらに厳しいもの
となる。
すべくデルタ・シグマ変調回路を多段に接続した場合、
各段のデルタ・シグマ変調回路の特性のずれがＳ／Ｎ比
に与える影響がさらに大きくなるため、半導体集積回路
の製造工程において要求される精度はさらに厳しいもの
となる。
【００１６】本発明は上記従来の問題点を解決するもの
で、半導体集積回路の製造工程の精度に影響されにく
い、デルタ・シグマ変調回路を提供することを目的とす
る。
で、半導体集積回路の製造工程の精度に影響されにく
い、デルタ・シグマ変調回路を提供することを目的とす
る。
【００１７】
【課題を解決するための手段】この目的を達成するため
に、本発明のデルタ・シグマ変調回路は、アナログ信号
をサンプリングすることにより離散時間信号とするサン
プリング手段と、離散時間信号を１サンプル時間遅延し
て出力する第１の遅延器と、入力信号を反転した信号と
第１の遅延器の出力信号とを加算する第１の加算器と、
第１の加算器の出力信号を積分する複数の積分器と、複
数の積分器それぞれに対応して配置されかつ積分器の出
力信号を乗算する複数の乗算器と、サンプリング手段の
出力信号と複数の乗算器の出力信号とを加算する第２の
加算器と、第２の加算器の出力信号をディジタル信号に
変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器の出力信号を１
サンプル時間遅延して出力する第２の遅延器と、第２の
遅延器の出力信号をアナログ信号に変換しそのアナログ
信号を第１の加算器に前記入力信号として供給するＤ／
Ａ変換器とを備え、複数の積分器は、後段に配置される
積分器が前段の積分器の出力信号を積分するように配置
したことを特徴とするものである。
に、本発明のデルタ・シグマ変調回路は、アナログ信号
をサンプリングすることにより離散時間信号とするサン
プリング手段と、離散時間信号を１サンプル時間遅延し
て出力する第１の遅延器と、入力信号を反転した信号と
第１の遅延器の出力信号とを加算する第１の加算器と、
第１の加算器の出力信号を積分する複数の積分器と、複
数の積分器それぞれに対応して配置されかつ積分器の出
力信号を乗算する複数の乗算器と、サンプリング手段の
出力信号と複数の乗算器の出力信号とを加算する第２の
加算器と、第２の加算器の出力信号をディジタル信号に
変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器の出力信号を１
サンプル時間遅延して出力する第２の遅延器と、第２の
遅延器の出力信号をアナログ信号に変換しそのアナログ
信号を第１の加算器に前記入力信号として供給するＤ／
Ａ変換器とを備え、複数の積分器は、後段に配置される
積分器が前段の積分器の出力信号を積分するように配置
したことを特徴とするものである。
【００１８】
【作用】この構成によって、（Ｎ−１）段目のデルタ・
シグマ変調回路で生じた量子化雑音をＮ段目のデルタ・
シグマ変調回路で取り消すという方式ではなく、入力信
号そのものに対して高次のノイズ・シェイピングを施す
ことができるため、Ｓ／Ｎ比は各段のデルタ・シグマ変
調回路の特性差に依存しにくくなる。
シグマ変調回路で生じた量子化雑音をＮ段目のデルタ・
シグマ変調回路で取り消すという方式ではなく、入力信
号そのものに対して高次のノイズ・シェイピングを施す
ことができるため、Ｓ／Ｎ比は各段のデルタ・シグマ変
調回路の特性差に依存しにくくなる。
【００１９】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【００２０】図１は本発明の一実施例におけるデルタ・
シグマ変調回路のブロック図を示すものである。図１に
おいて、１はアナログ信号をオーバ・サンプリングする
ことにより、離散時間信号とするサンプリング手段、
２，３は入力信号を１サンプル時間遅延して出力する遅
延器、４，５および６は入力信号を積分する積分器、
７，８および９はそれぞれ積分器４，５，６の出力信号
をそれぞれα、β、γ倍する乗算器、１０はアナログ信
号をディジタル信号に変換する１ビットＡ／Ｄ変換器、
１１はディジタル信号をアナログ信号に変換する１ビッ
トＤ／Ａ変換器、１２はサンプリング手段１の出力信号
と乗算器７，８，９とを加算する加算器、１３は遅延器
２の出力信号と１ビットＤ／Ａ変換器１１からフィード
バック入力されるアナログ信号を反転した信号とを加算
する加算器である。
シグマ変調回路のブロック図を示すものである。図１に
おいて、１はアナログ信号をオーバ・サンプリングする
ことにより、離散時間信号とするサンプリング手段、
２，３は入力信号を１サンプル時間遅延して出力する遅
延器、４，５および６は入力信号を積分する積分器、
７，８および９はそれぞれ積分器４，５，６の出力信号
をそれぞれα、β、γ倍する乗算器、１０はアナログ信
号をディジタル信号に変換する１ビットＡ／Ｄ変換器、
１１はディジタル信号をアナログ信号に変換する１ビッ
トＤ／Ａ変換器、１２はサンプリング手段１の出力信号
と乗算器７，８，９とを加算する加算器、１３は遅延器
２の出力信号と１ビットＤ／Ａ変換器１１からフィード
バック入力されるアナログ信号を反転した信号とを加算
する加算器である。
【００２１】ここで、積分器４は加算器１３の出力信号
を積分し、積分器５は前段の積分器４の出力信号を積分
し、積分器６は前段の積分器５の出力信号を積分器の出
力信号を積分するように配置されている。すなわち、後
段に配置される積分器が前段の積分器の出力信号を積分
するように多段に配置されている。
を積分し、積分器５は前段の積分器４の出力信号を積分
し、積分器６は前段の積分器５の出力信号を積分器の出
力信号を積分するように配置されている。すなわち、後
段に配置される積分器が前段の積分器の出力信号を積分
するように多段に配置されている。
【００２２】以上のように構成された本実施例のデルタ
・シグマ変調回路について、以下、その動作を説明す
る。
・シグマ変調回路について、以下、その動作を説明す
る。
【００２３】まず、サンプリング手段１でオーバサンプ
リングすることによって、１ビットＡ／Ｄ変換器１０に
おいて生じる量子化雑音を信号帯域外にも広く分布さ
せ、信号帯域における量子化雑音を減少させる。一般に
サンプリング周波数は、サンプリング定理に基づいて、
入力信号帯域の２倍であれば足りるが、デルタ・シグマ
変調回路は１ビットＡ／Ｄ変換器１０を用いているた
め、通常のサンプリング周波数では量子化雑音により、
良いＳ／Ｎ比を得られないからである。
リングすることによって、１ビットＡ／Ｄ変換器１０に
おいて生じる量子化雑音を信号帯域外にも広く分布さ
せ、信号帯域における量子化雑音を減少させる。一般に
サンプリング周波数は、サンプリング定理に基づいて、
入力信号帯域の２倍であれば足りるが、デルタ・シグマ
変調回路は１ビットＡ／Ｄ変換器１０を用いているた
め、通常のサンプリング周波数では量子化雑音により、
良いＳ／Ｎ比を得られないからである。
【００２４】また、積分器の特性を利用して、ノイズ・
シェイピングを施すことができる。積分器は低周波数の
信号については高利得を有するため量子化雑音を抑圧
し、他方、高周波数の信号については低利得なため、量
子化雑音を打ち消すことができず、結果として周波数の
上昇とともに量子化雑音は上昇することになる。つま
り、積分器４によって、１次のノイズ・シェイピングを
施すことができるため、オーバ・サンプリングで信号帯
域の量子化雑音が減少させられた信号について、さらに
信号帯域における量子化雑音を減少させることができ
る。さらに、積分器４および積分器５によって２次のノ
イズ・シェイピングを、積分器４，５および積分器６に
よって３次のノイズ・シェイピングを施すことが出来
る。
シェイピングを施すことができる。積分器は低周波数の
信号については高利得を有するため量子化雑音を抑圧
し、他方、高周波数の信号については低利得なため、量
子化雑音を打ち消すことができず、結果として周波数の
上昇とともに量子化雑音は上昇することになる。つま
り、積分器４によって、１次のノイズ・シェイピングを
施すことができるため、オーバ・サンプリングで信号帯
域の量子化雑音が減少させられた信号について、さらに
信号帯域における量子化雑音を減少させることができ
る。さらに、積分器４および積分器５によって２次のノ
イズ・シェイピングを、積分器４，５および積分器６に
よって３次のノイズ・シェイピングを施すことが出来
る。
【００２５】次に、伝達関数を用いて本発明のデルタ・
シグマ変調回路の詳細な動作を説明する。
シグマ変調回路の詳細な動作を説明する。
【００２６】まず、本発明のデルタ・シグマ変調回路の
伝達関数は、入力信号をＸ（Ｚ）、出力信号をＹ
（Ｚ）、１ビットＡ／Ｄ変換器の入力信号をＡとする
と、 A=X(Z)+Z-1{α/(1-Z-1)+β/(1-Z-1)2+γ/(1-Z-1)3}{X(Z)-Y(Z)} （式１） と表すことができる。
伝達関数は、入力信号をＸ（Ｚ）、出力信号をＹ
（Ｚ）、１ビットＡ／Ｄ変換器の入力信号をＡとする
と、 A=X(Z)+Z-1{α/(1-Z-1)+β/(1-Z-1)2+γ/(1-Z-1)3}{X(Z)-Y(Z)} （式１） と表すことができる。
【００２７】すなわち、１ビットＡ／Ｄ変換器には、デ
ルタ・シグマ変調回路の入力信号と、デルタ・シグマ変
調回路の入力信号を１サンプル時間遅延した信号とデル
タ・シグマ変調回路の出力信号を１サンプル時間遅延し
た信号との差を１次積分した後、α倍した信号と、前記
入力信号を１サンプル時間遅延した信号を２次積分した
後、β倍した信号と、前記入力信号を１サンプル時間遅
延した信号を３次積分した後、γ倍した信号とを加算し
たものを入力する（図１参照）。
ルタ・シグマ変調回路の入力信号と、デルタ・シグマ変
調回路の入力信号を１サンプル時間遅延した信号とデル
タ・シグマ変調回路の出力信号を１サンプル時間遅延し
た信号との差を１次積分した後、α倍した信号と、前記
入力信号を１サンプル時間遅延した信号を２次積分した
後、β倍した信号と、前記入力信号を１サンプル時間遅
延した信号を３次積分した後、γ倍した信号とを加算し
たものを入力する（図１参照）。
【００２８】次に、本発明のデルタ・シグマ変調回路と
従来のＭＡＳＨ方式のデルタ・シグマ変調回路の伝達関
数の関係を示す。
従来のＭＡＳＨ方式のデルタ・シグマ変調回路の伝達関
数の関係を示す。
【００２９】従来のＭＡＳＨ方式のデルタ・シグマ変調
回路の伝達関数は、入力信号をＸ（Ｚ）、量子化雑音を
Ｑ（Ｚ）とすると、 Y(Z)=X(Z)+(1-Z-1)3*Q(Z) （式２） と表すことができる。すなわち、ＭＡＳＨ方式のデルタ
・シグマ変調回路では、入力信号はそのまま出力され、
量子化雑音についてのみ３次のノイズ・シェイピングを
施すことができる。
回路の伝達関数は、入力信号をＸ（Ｚ）、量子化雑音を
Ｑ（Ｚ）とすると、 Y(Z)=X(Z)+(1-Z-1)3*Q(Z) （式２） と表すことができる。すなわち、ＭＡＳＨ方式のデルタ
・シグマ変調回路では、入力信号はそのまま出力され、
量子化雑音についてのみ３次のノイズ・シェイピングを
施すことができる。
【００３０】ここで、（式２）を変形すると 0={X(Z)-Y(Z)}+(1-Z-1)3*Q(Z) （式３） となる。次に、（式３）の両辺に {Y(Z)-X(Z)}(1-Z-1)3 （式４） を加えることにより、 {Y(Z)-X(Z)}(1-Z-1)3={1-(1-Z-1)3}{X(Z)-Y(Z)}+(1-Z-1)3*Q(Z) （式５） と変形することができる。次に、Ｙ（Ｚ）についての式
に変形すると、 Y(Z)=X(Z)+{1-(1-Z-1)3}{X(Z)-Y(Z)}/(1-Z-1)3+Q(Z) （式６） となる。次に、（式６）の右辺の分数の分子を展開し、
整理すると、 Y(Z)=X(Z)+Z-1{(Z-2-2Z-1+1)+(-Z-1+1)+1}{X(Z)-Y(Z)}/(1-Z-1)3+Q(Z) （ 式７） となる。最後に、（式７）について、Ｙ（Ｚ）＝Ａ＋Ｑ
（Ｚ）とし、さらに整理すると、 A=X(Z)+Z-1{1/(1-Z-1)+1/(1-Z-1)2+1/(1-Z-1)3}{X(Z)-Y(Z)} （式８） となり、本発明のデルタ・シグマ変調回路の基本的な伝
達関数となる。
に変形すると、 Y(Z)=X(Z)+{1-(1-Z-1)3}{X(Z)-Y(Z)}/(1-Z-1)3+Q(Z) （式６） となる。次に、（式６）の右辺の分数の分子を展開し、
整理すると、 Y(Z)=X(Z)+Z-1{(Z-2-2Z-1+1)+(-Z-1+1)+1}{X(Z)-Y(Z)}/(1-Z-1)3+Q(Z) （ 式７） となる。最後に、（式７）について、Ｙ（Ｚ）＝Ａ＋Ｑ
（Ｚ）とし、さらに整理すると、 A=X(Z)+Z-1{1/(1-Z-1)+1/(1-Z-1)2+1/(1-Z-1)3}{X(Z)-Y(Z)} （式８） となり、本発明のデルタ・シグマ変調回路の基本的な伝
達関数となる。
【００３１】これにより、従来のＭＡＳＨ方式のデルタ
・シグマ変調回路と本発明のデルタ・シグマ変調回路が
同等の効果が得られることが分かる。
・シグマ変調回路と本発明のデルタ・シグマ変調回路が
同等の効果が得られることが分かる。
【００３２】但し、１ビットＡ／Ｄ変換器の入力信号
は、複数の信号が加算されたものであるため、１ビット
Ａ／Ｄ変換器で変換できないアナログ信号が入力される
（以下、オーバ・フローと記す）ことがないようにする
必要がある。１ビットＡ／Ｄ変換器において、オーバ・
フローが起きないようにするためには、 ｜Ａ｜≦Δ／２ （式９） （｜Ａ｜はＡの絶対値を、ΔはＡ／Ｄ変換器の量子化で
きるアナログ信号の振幅を意味する）を満たす必要があ
る。ここで、１次積分された信号をα倍、２次積分され
た信号をβ倍、３次積分された信号をγ倍すると、（Δ
／４）以下の振幅を持つ入力信号については、α＝（１
／４）、β＝（１／８）、γ＝（１／１６）とすること
により、（式９）を満たすことができる。
は、複数の信号が加算されたものであるため、１ビット
Ａ／Ｄ変換器で変換できないアナログ信号が入力される
（以下、オーバ・フローと記す）ことがないようにする
必要がある。１ビットＡ／Ｄ変換器において、オーバ・
フローが起きないようにするためには、 ｜Ａ｜≦Δ／２ （式９） （｜Ａ｜はＡの絶対値を、ΔはＡ／Ｄ変換器の量子化で
きるアナログ信号の振幅を意味する）を満たす必要があ
る。ここで、１次積分された信号をα倍、２次積分され
た信号をβ倍、３次積分された信号をγ倍すると、（Δ
／４）以下の振幅を持つ入力信号については、α＝（１
／４）、β＝（１／８）、γ＝（１／１６）とすること
により、（式９）を満たすことができる。
【００３３】従って、（式８）は、（式１）に変形する
ことができる。なお、α、β、およびγの値はこれに限
られるものではなく、（式９）を満たすものであれば足
りる。
ことができる。なお、α、β、およびγの値はこれに限
られるものではなく、（式９）を満たすものであれば足
りる。
【００３４】また、本発明のデルタ・シグマ変調回路は
３次のものに限られず、さらに積分器、乗算器を追加す
ることにより高次のノイズ・シェイピングを施すことが
できる。この場合には、α、β、γ、および追加した乗
算器の乗数を（式９）を満たすように設定することによ
り、１ビットＡ／Ｄ変換器でオーバ・フローが生じるの
を防止する必要がある。
３次のものに限られず、さらに積分器、乗算器を追加す
ることにより高次のノイズ・シェイピングを施すことが
できる。この場合には、α、β、γ、および追加した乗
算器の乗数を（式９）を満たすように設定することによ
り、１ビットＡ／Ｄ変換器でオーバ・フローが生じるの
を防止する必要がある。
【００３５】次に、本発明のデルタ・シグマ変調回路の
具体的な回路図について説明する。図２は、本発明の一
実施例におけるデルタ・シグマ変調回路の具体的な回路
図であり、２１は入力信号をオーバ・サンプリングした
後、１サンプル時間遅延して出力した後、積分し、さら
にα倍するサンプリング回路、２２は入力信号を積分し
た後、β倍する積分回路、２３は入力信号を積分した
後、γ倍する積分回路、２４，２５はオーバ・サンプリ
ングを行うためのスイッチとサンプリング容量、２６，
２７は積分を行うための積分容量と差動アンプ、２８，
２９，３０は複数の入力信号を加算するためのサンプリ
ング容量、積分容量、差動アンプ、３１，３２は入力信
号を１サンプル時間遅延して出力するためのスイッチと
サンプリング容量、３４はアナログ信号を出力するアナ
ログ信号出力回路、３３はスイッチ、３５は入力信号が
正か負かを判断した後、前記判断に基づきアナログ信号
出力回路３４におけるスイッチ３３を制御するスイッチ
制御回路である。
具体的な回路図について説明する。図２は、本発明の一
実施例におけるデルタ・シグマ変調回路の具体的な回路
図であり、２１は入力信号をオーバ・サンプリングした
後、１サンプル時間遅延して出力した後、積分し、さら
にα倍するサンプリング回路、２２は入力信号を積分し
た後、β倍する積分回路、２３は入力信号を積分した
後、γ倍する積分回路、２４，２５はオーバ・サンプリ
ングを行うためのスイッチとサンプリング容量、２６，
２７は積分を行うための積分容量と差動アンプ、２８，
２９，３０は複数の入力信号を加算するためのサンプリ
ング容量、積分容量、差動アンプ、３１，３２は入力信
号を１サンプル時間遅延して出力するためのスイッチと
サンプリング容量、３４はアナログ信号を出力するアナ
ログ信号出力回路、３３はスイッチ、３５は入力信号が
正か負かを判断した後、前記判断に基づきアナログ信号
出力回路３４におけるスイッチ３３を制御するスイッチ
制御回路である。
【００３６】スイッチ２４およびサンプリング容量２５
は図１のサンプリング手段１および遅延器２に相当す
る。つまり、スイッチ２４を切り換える速度は、サンプ
リング手段１におけるオーバ・サンプリングの周波数と
遅延器２における１サンプル時間を決定する。また、サ
ンプリング容量２５はアナログ信号を１サンプル時間充
電するため、離散時間信号に変換する役割を果たす。
は図１のサンプリング手段１および遅延器２に相当す
る。つまり、スイッチ２４を切り換える速度は、サンプ
リング手段１におけるオーバ・サンプリングの周波数と
遅延器２における１サンプル時間を決定する。また、サ
ンプリング容量２５はアナログ信号を１サンプル時間充
電するため、離散時間信号に変換する役割を果たす。
【００３７】また、サンプリング容量２５、積分容量２
６、および差動アンプ２７は、図１の積分器４および乗
算器７に相当する。具体的には、積分容量２６と差動ア
ンプ２７によって、入力信号が積分され、さらにサンプ
リング容量２５と積分容量２６との比によって決定され
る乗数だけ乗算される。従って、サンプリング容量２５
と積分容量２６の比を変更することによって、乗算器７
における乗数を変更することができる。なお、乗算器７
における乗数を１／４にするには、サンプリング容量２
５と積分容量２６の比を４：１にする。
６、および差動アンプ２７は、図１の積分器４および乗
算器７に相当する。具体的には、積分容量２６と差動ア
ンプ２７によって、入力信号が積分され、さらにサンプ
リング容量２５と積分容量２６との比によって決定され
る乗数だけ乗算される。従って、サンプリング容量２５
と積分容量２６の比を変更することによって、乗算器７
における乗数を変更することができる。なお、乗算器７
における乗数を１／４にするには、サンプリング容量２
５と積分容量２６の比を４：１にする。
【００３８】また、サンプリング容量２８、積分容量２
９、および差動アンプ３０は加算器１２に相当する。つ
まり、１サンプル時間のみ複数の信号を積分するため、
結果として加算器と同等の動作をする。なお、サンプリ
ング容量２８と積分容量２９の容量値は等しいものとす
る。
９、および差動アンプ３０は加算器１２に相当する。つ
まり、１サンプル時間のみ複数の信号を積分するため、
結果として加算器と同等の動作をする。なお、サンプリ
ング容量２８と積分容量２９の容量値は等しいものとす
る。
【００３９】また、スイッチ３１およびサンプリング容
量３２は遅延器３に相当し、入力信号を１サンプル時間
遅延させることができる。
量３２は遅延器３に相当し、入力信号を１サンプル時間
遅延させることができる。
【００４０】最後に、スイッチ制御回路３５およびアナ
ログ信号出力回路３４は、１ビットＤ／Ａ変換器１１に
相当する。すなわち、スイッチ制御回路３５は入力信号
が“０”である場合には、スイッチ３３を切り換えるこ
とにより例えば“−１（Ｖ）”を出力し、“１”である
場合には、“＋１（Ｖ）”を出力する。
ログ信号出力回路３４は、１ビットＤ／Ａ変換器１１に
相当する。すなわち、スイッチ制御回路３５は入力信号
が“０”である場合には、スイッチ３３を切り換えるこ
とにより例えば“−１（Ｖ）”を出力し、“１”である
場合には、“＋１（Ｖ）”を出力する。
【００４１】なお、上記実施例においては、積分器およ
び乗算器を３段に配置する例を説明したが、２段以上配
置すればよい。
び乗算器を３段に配置する例を説明したが、２段以上配
置すればよい。
【００４２】
【発明の効果】本発明は、（Ｎ−１）段目のデルタ・シ
グマ変調回路で生じた量子化雑音をＮ段目のデルタ・シ
グマ変調回路で取り消すという構成を持たないため、半
導体集積回路の製造工程の精度に影響されにくい優れた
デルタ・シグマ変調回路を実現するものである。
グマ変調回路で生じた量子化雑音をＮ段目のデルタ・シ
グマ変調回路で取り消すという構成を持たないため、半
導体集積回路の製造工程の精度に影響されにくい優れた
デルタ・シグマ変調回路を実現するものである。
【図１】本発明の一実施例におけるデルタ・シグマ変調
回路のブロック図
回路のブロック図
【図２】本発明の一実施例におけるデルタ・シグマ変調
回路の具体的な回路図
回路の具体的な回路図
【図３】ＭＡＳＨ方式のデルタ・シグマ変調回路のブロ
ック図
ック図
１ サンプリング手段 ２，３ 遅延器 ４，５，６ 積分器 ７，８，９ 乗算器 １０ １ビットＡ／Ｄ変換器 １１ １ビットＤ／Ａ変換器 １２，１３ 加算器
Claims (3)
- 【請求項１】 アナログ信号をサンプリングすることに
より離散時間信号とするサンプリング手段と、 前記離散時間信号を１サンプル時間遅延して出力する第
１の遅延器と、 入力信号を反転した信号と前記第１の遅延器の出力信号
とを加算する第１の加算器と、 前記第１の加算器の出力信号を積分する複数の積分器
と、 前記複数の積分器それぞれに対応して配置されかつ積分
器の出力信号を乗算する複数の乗算器と、 前記サンプリング手段の出力信号と前記複数の乗算器の
出力信号とを加算する第２の加算器と、 前記第２の加算器の出力信号をディジタル信号に変換す
るＡ／Ｄ変換器と、 前記Ａ／Ｄ変換器の出力信号を１サンプル時間遅延して
出力する第２の遅延器と、 前記第２の遅延器の出力信号をアナログ信号に変換しそ
のアナログ信号を前記第１の加算器に前記入力信号とし
て供給するＤ／Ａ変換器とを備え、 前記複数の積分器は、後段に配置される積分器が前段の
積分器の出力信号を積分するように配置したことを特徴
とするデルタ・シグマ変調回路。 - 【請求項２】 アナログ信号をサンプリングすることに
より、離散時間信号とするサンプリング手段と、 前記離散時間信号を１サンプル時間遅延して出力する第
１の遅延器と、 入力信号を反転した信号と、前記第１の遅延器の出力信
号とを加算する第１の加算器と、 前記第１の加算器の出力信号を積分する第１の積分器
と、 前記第１の積分器の出力信号をα倍する第１の乗算器
と、 前記第１の積分器の出力信号を積分する第２の積分器
と、 前記第２の積分器の出力信号をβ倍する第２の乗算器
と、 前記第２の積分器の出力信号を積分する第３の積分器
と、 前記第３の積分器の出力信号をγ倍する第３の乗算器
と、 前記サンプリング手段の出力信号と、前記第１の乗算器
の出力信号と、前記第２の乗算器の出力信号と、前記第
３の乗算器の出力信号とを加算する第２の加算器と、 前記第２の加算器の出力信号をディジタル信号に変換す
るＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力信号を１サ
ンプル時間遅延して出力する第２の遅延器と、 前記第２の遅延器の出力信号をアナログ信号に変換する
Ｄ／Ａ変換器とを備え、前記Ｄ／Ａ変換器の出力信号を
前記第１の加算器に前記入力信号としてフィードバック
入力することを特徴とするデルタ・シグマ変調回路。 - 【請求項３】 第１の積分器の出力信号を（１／４）倍
する第１の乗算器と、第２の積分器の出力信号を（１／
８）倍する第２の乗算器と、第３の積分器の出力信号を
（１／１６）倍する第３の乗算器とを備えた請求項２記
載のデルタ・シグマ変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13493095A JPH08330967A (ja) | 1995-06-01 | 1995-06-01 | デルタ・シグマ変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13493095A JPH08330967A (ja) | 1995-06-01 | 1995-06-01 | デルタ・シグマ変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330967A true JPH08330967A (ja) | 1996-12-13 |
Family
ID=15139886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13493095A Pending JPH08330967A (ja) | 1995-06-01 | 1995-06-01 | デルタ・シグマ変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330967A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001223590A (ja) * | 2000-01-05 | 2001-08-17 | Motorola Inc | パルス幅変調（ｐｗｍ）信号をノイズ・シェーピングするための装置およびその方法 |
| JP2001526487A (ja) * | 1997-12-09 | 2001-12-18 | クゥアルコム・インコーポレイテッド | シグマ−デルタアナログ−デジタル変換器を有する受信機 |
| JP2003198374A (ja) * | 2001-12-25 | 2003-07-11 | Mitsubishi Electric Corp | Δςモジュレータ、ａ／ｄコンバータおよびｄ／ａコンバータ |
| JP2004525580A (ja) * | 2001-04-26 | 2004-08-19 | シーラス ロジック，インコーポレイテッド | アナログ−デジタル変調器 |
| JP2004248254A (ja) * | 2003-02-13 | 2004-09-02 | Northrop Grumman Corp | アナログ／ディジタル変換器における誤りを適応的に補償する方法および装置 |
| JP2005529537A (ja) * | 2002-06-04 | 2005-09-29 | シラス ロジック、インコーポレイテッド | 改善された雑音特性を有するデルタ‐シグマ変調器 |
| JP2007028101A (ja) * | 2005-07-14 | 2007-02-01 | Sharp Corp | Ａｄ変換器 |
| JP2007300225A (ja) * | 2006-04-27 | 2007-11-15 | Sharp Corp | デルタシグマａｄ変換器および電子機器 |
| JP2008172412A (ja) * | 2007-01-10 | 2008-07-24 | Sharp Corp | Δς型ａｄ変換器 |
| JP2008177651A (ja) * | 2007-01-16 | 2008-07-31 | Renesas Technology Corp | バンドパスδς変調器により構成されたａ／ｄ変換器を含む半導体集積回路 |
| KR100946798B1 (ko) * | 2003-03-20 | 2010-03-11 | 페어차일드코리아반도체 주식회사 | 동적 범위가 향상된 시그마-델타 변조기 |
| JP2011223628A (ja) * | 2011-06-24 | 2011-11-04 | Renesas Electronics Corp | バンドパスδς変調器により構成されたａ／ｄ変換器を含む半導体集積回路 |
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| JP2018050282A (ja) * | 2016-09-20 | 2018-03-29 | 株式会社東芝 | 逐次比較型ａｄ変換器 |
| CN110417415A (zh) * | 2019-07-04 | 2019-11-05 | 东南大学 | 一种误差自消除的mash δς调制器 |
-
1995
- 1995-06-01 JP JP13493095A patent/JPH08330967A/ja active Pending
Cited By (19)
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