JP2004248254A - アナログ／ディジタル変換器における誤りを適応的に補償する方法および装置 - Google Patents

Abstract

【課題】 量子化器の利得およびオフセットが時間および温度に対して十分安定しており、必要な精度および線形性が得られるアナログ／ディジタル変換器を提供すること。
【解決手段】 アナログ／ディジタル変換器１００における誤りを適応的に補償する装置は、アナログ入力信号１０２を基準信号１０８と比較して判定信号１１０を生成する比較器１０４と、アナログ入力信号を制御信号１３０と加算することによって誤差信号１１４を生成する加算器１１２とを備える。制御信号の大きさは累積値１２６によって決定され、制御信号の符号は判定信号によって決定される。装置は更に、誤差信号と判定信号との間の相関値１１８を計算する相関乗算器１１６と、その相関値を累積して累積値を生成することによりＡ／Ｄ変換器における誤りを適応的に補償する累積器１２４とを含む。
【選択図】 図１

Description

本発明は、一般的には、通信システムに関し、更に特定すれば、アナログ／ディジタル変換器における誤りを適応的に補償する方法および装置に関する。

ハードウエアの費用および電力消費を低減するために、通信用受信機の実施態様における最近の傾向として、アナログ／ディジタル（Ａ／Ｄ）変換器をアンテナに近づけるように移動していることがあげられる。全地球測地衛星（ＧＰＳ）システムやセルラー電話システムのような通信システムは、信号帯域内で多数のキャリアを利用する。かかるシステムの受信機は、高性能のＡ／Ｄ変換器を必要とする。何故なら、多数のキャリアを変換するには高い線形性が必要となるからである。高い線形性がないと、クロス積項による自己干渉が発生する。
米国特許第５３１９３７０号明細書 米国特許第６３７３４２３号明細書

しかしながら、従来技術のＡ／Ｄ変換器において利用されている量子化器が生ずる利得およびオフセットは、時間および温度に対して安定していない。これら不安定な利得およびオフセットのために、容認できない程の誤りおよび非線形性が生じ、このため従来技術のＡ／Ｄ変換器は、多数のキャリア変換には使用することができない。

本発明の目的は、アナログ／ディジタル変換器における誤りを適応的に補償する方法を提供することにある。この方法は、アナログ入力信号を基準信号と比較して判定信号を生成し、その大きさが累積値によって決定され、かつその符号が判定信号によって決定される制御値とアナログ入力信号とを加算して、誤差信号を生成することから成る。更に、この方法は、誤差信号と判定信号との間の相関値を計算し、相関値を累積して累積値を生成することにより、誤りを適応的に補償することも含む。

本発明の別の目的は、アナログ／ディジタル変換器における誤りを適応的に補償する装置を提供することである。この装置は、アナログ入力信号に接続され、かつ基準信号に接続され、アナログ入力信号を基準信号と比較して判定信号を生成する比較器を備えている。更に、この装置は、比較器に接続され、かつ累積器に接続され、その大きさが累積値であり、かつその符号が判定信号によって決定される制御値を生成する符号判定器を備えている。また、この装置は、アナログ入力信号に接続され、かつ符号判定器に接続され、アナログ入力信号を制御値と加算することによって、誤差信号を生成する加算器と、加算器に接続され、かつ比較器に接続され、誤差信号と判定信号との間の相関値を計算する相関乗算器とを含む。加えて、本装置は、相関乗算器に接続され、相関値を累積して累積値を生成することによって、誤りを適応的に補償する累積器を含む。

本発明の第三の目的は、アナログ／ディジタル変換器における誤りを適応的に補償する集積回路を提供することである。この集積回路は、アナログ入力信号に接続され、かつ基準信号に接続されて、アナログ入力信号を基準信号と比較して判定信号を生成する比較器を備えている。更に、集積回路は、比較器に接続され、かつ累積器に接続されて、その大きさが累積値であり、かつその符号が判定信号によって決定される制御値を生成する符号判定器を備えている。また、集積回路は、アナログ入力信号に接続され、かつ符号判定器に接続され、アナログ入力信号を制御値と加算することによって誤差信号を生成する加算器と、加算器に接続され、かつ比較器に接続されて、誤差信号と判定信号との間の相関値を計算する相関乗算器とを含む。加えて、集積回路は、相関乗算器に接続され、相関値を累積して累積値を生成することによって、誤りを適応的に補償する累積器を含む。

本発明の更に別の目的、利点、および特徴は、添付図面と関連付けた以下の説明および添付した特許請求の範囲から明白となろう。
添付図面では、それぞれの図全体において同様の参照番号は同一要素または機能的に同様の要素を示し、添付図面は、以下の詳細な説明と共に、この明細書に組み込まれてその一部をなし、種々の実施形態を更に詳しく例示し、本発明による種々の原理および利点を全て説明することを目的とする。

本発明によれば、アナログ／ディジタル変換器における誤りを適応的に補償することができ、量子化器の利得およびオフセットが時間および温度に対して十分安定しており、多数のキャリアのＡ／Ｄ変換に必要な精度および線形性を得ることができるという優れた効果を奏する。

全体を通して、本明細書では通信システム用のアナログ／ディジタル変換器に関することを開示する。更に特定すれば、アナログ／ディジタル変換器における誤りを適応的に補償する方法および装置として具体化される本発明の多様な概念および原理を開示する。特に通信システムは、１ギガヘルツ以上で動作するマルチキャリア通信用に配備および開発されるものであるが、本発明の概念および原理は、他のシステムおよびデバイスにも適用可能である。

本明細書での開示では、本発明による種々の実施形態を実現し使用する最良の態様が実施可能に詳しく説明されている。更に、この開示は、本発明の原理および利点についての理解および認識を高めるために提示するのであり、本発明をいずれの態様にも限定するためではない。本発明は、本願の係属中に行われるあらゆる補正や、特許が発行される際の特許請求の範囲のあらゆる均等物を含み、添付した特許請求の範囲によってのみ規定されるものとする。

更に、第１および第２、上および下等のような、相対的な用語を使用する場合は、単に一方の実体または動作を他方から区別するためにのみ用いるのであり、実体または動作間における実際の関係または順序を必ずしも必要としたり暗示する訳ではないことは理解されよう。本発明の機能性の多く、および本発明の原理の多くは、１つ以上の従来のディジタル信号プロセッサ（ＤＳＰ）、あるいはカスタムＩＣまたは特定用途ＩＣ（ＡＳＩＣ）のような集積回路（ＩＣ）と共に、またはこれらの中で実施される。当業者は、例えば、利用可能な時間、現行の技術、および経済的考慮によって動機付けされる、恐らくは有意義な努力や多くの設計選択事項に妨げられることなく、ここに開示する概念および原理によって、最少の経験でＤＳＰを容易にプログラムしたり、またはＩＣを生成することができるようになることが期待される。したがって、本発明による原理や概念を曖昧にしてしまうあらゆる危険性を低下および極力排除するために、ＳＰおよびＩＣについての更なる説明は、好適な実施形態が採用する原理および概念に関して必須なものに止めることにする。

図１の電気ブロック図は、本発明によるパイプライン型Ａ／Ｄ変換器１００を一例として示し、比較器１０４を備えた第１段１４４を含む。比較器１０４は、増幅器１５０（任意選択肢）からのアナログ入力信号１０２に接続され、かつ基準信号１０８に接続されて、アナログ入力信号１０２を基準信号１０８と比較し、判定信号１１０を生成する。更に、第１段１４４は、比較器１０４に接続され、かつ累積器１２４に接続された符号判定器１２８を含む。符号判定器１２８は制御値１３０を生成し、その大きさが累積値１２６となり、その符号は判定信号１１０によって決定される。また、第１段１４４は、アナログ経路遅延素子１０６を介してアナログ入力信号１０２に接続され、かつ符号判定器１２８に接続され、アナログ入力信号１０２を制御値１３０と加算することによって誤差信号１１４を生成する加算器１１２を含む。誤差信号１１４は、Ａ／Ｄ変換器１００の次の段に受け渡される。

また、Ａ／Ｄ変換器１００の第１段１４４では、相関乗算器１１６が加算器１１２および比較器１０４に接続され、誤差信号１１４と判定信号１１０との間の相関値１１８を計算する。加えて、累積器１２４は、ループ利得変更器１２０を介して、相関乗算器１１６に接続され、利得変更した相関値１２２を累積し、累積値１２６を生成することによって、例えば、時間および温度に対する利得およびオフセットの不安定性によって生ずる、Ａ／Ｄ変換器１００における誤りを適応的に補償する。

更に、第１段１４４は、サンプル・クロック信号１３２に接続され、かつ第１段１４４に伴うディジタル出力を記録するレジスタ１３８にも接続されたディジタル経路遅延素子１３４も含む。ディジタル経路遅延素子１３４は、遅延サンプル・クロック信号１３６を生成し、これをＡ／Ｄ変換器１００の後続段に受け渡す。更に、レジスタ１３８は、判定信号１１０に接続され、第１段１４４のディジタル出力を提供する出力１４０を有する。ディジタル経路遅延素子１３４およびアナログ経路遅延素子１０６は、誤差信号１１４が、Ａ／Ｄ変換器１００の後続段で処理される前に、安定する時間を有するように、整合が取られている。

第１段以降の後続段１４６、１４８は、出力１５２、１５４を含み、第１段１４４と非常に類似しているので、その構造および動作については詳細には説明しない。尚、後続段１４８はＮ段として識別されるが、個々の用途に応じてＡ／Ｄ変換器１００にはあらゆる数の段でも含められることを示すことを注記しておく。後続段１４６、１４８と第１段１４４との本質的な差は、連続する段において下位ビット程、それぞれのループ利得変更器１２０、１２０’、１２０”の利得が等比級数的に、好ましくは各段毎に１／２に減少することである。例えば、３段Ａ／Ｄ変換器１００では、後続（第２）段１４６におけるループ利得変更器１２０’の利得は、第１段のループ利得変更器１２０の半分であり、後続（第３）段１４８におけるループ利得変更器１２０”の利得は、第２段のループ利得変更器１２０’の半分である。

Ａ／Ｄ変換器１００の動作は以下の通りである。適応平均最小二乗（ＬＭＳ）補正ループが、相関乗算器１１６、ループ利得変更器１２０、累積器１２４、符号判定器１２８、および加算器１１２によって形成されている。この補正ループは、パイプラインの総合出力１４２において生ずる誤差を補償する。総合出力１４２は、理想的には、ゼロ剰余値(zero residue value)の近傍に集束するはずである。各パイプライン段のビット・パターンは、各段の剰余に対して相関付けられ、得られる部分的誤差項が累積器１２４において積分され、累積値１２６が得られる。この累積値１２６は、補償された量子化器のステップ値となる。実際には、累積器１２４において行われる調節では、判定信号１１０および誤差信号１１４に相関があるときにはいつでも、時間の経過に連れて、誤差信号がゼロの最適平均値に向けてシフトされる。シミュレーションによって、本発明による８ビット量子化器は１／４最下位ビット（ＬＳＢ）よりも高い精度を得ることができるという利点があることが実証されている。

Ａ／Ｄ変換器１００は、従来のディスクリート・デバイスによって、１ＧＨｚ未満の周波数において用いるように実施することができる。適当な例には次のものがあげられるが、全てマサチューセッツ州、ノーウッド（Ｎｏｒｗｏｏｄ）のアナログ・デバイセズ社（Ａｎａｌｏｇ Ｄｅｖｉｃｅｓ，Ｉｎｃ．）から入手可能である。比較器１０４には、ＡＤ８５６１比較器、符号判定器１２８および相関乗算器１１６には、ＡＤＧ４３６ ２象限乗算器、累積器１２４には、公知の積分器構造の外部ＲＣネットワークを有するＡＤ８１３８差動増幅器、そして利得変更器１２０には、従来二抵抗構成によって利得が調整されるＡＤ８１３８差動増幅器をあげておく。加えて、加算器１１２は、各加算入力および加算器出力に接続され、共通の加算ノードを有する従来の抵抗ネットワークによって実現することができる。遅延素子１０６、１３４は、例えば、従来のディスクリート伝送遅延線とすることができる。

直前の段落で説明したようにＡ／Ｄ変換器１００を実現することは確かに可能であるが、それよりも高い周波数、例えば、４０ＧＨｚ以上で実現する場合、Ａ／Ｄ変換器１００は、好ましくは燐化インディウム（ＩｎＰ）集積回路（ＩＣ）として、あるいはガリウム砒素（ＧａＡｓ）ＩＣとしての実施態様によって、より高い性能レベルを可能にすることが好ましい。かかる高速技術は、例えば、ＩｎＰ技術では使用する遅延線を２５ピコ秒即ち０．２５ｍｍに短縮することができる利点があり、他の能動部品および受動部品全てと共に直接チップ上に実装することができる。

パイプラインＡ／Ｄ変換器１００の利点は、変換プロセスの遅れを招くフィードバック経路が無いため、非常に高い変換レートに対応できることである。別の利点は、その部品数が少ないことである。例えば、１０ビットＡ／Ｄ変換器の場合、比較器１０４が１０個、累積器１２４が１０個等だけあればよい。これは、１０２３個の比較器、１０２３個の累積器等を必要とする、本発明による１０ビット・シグマ−デルタ並列変換器に相当する。加えて、パイプラインＡ／Ｄ変換器１００は、カスケード型単一ビット量子化器を非線形利得分布に集束することができるので、信号振幅圧伸に適しており、より高いピーク対平均パワー比が得られるという利点もある。

図２の電気ブロック図は、本発明による４レベル並列シグマ−デルタＡ／Ｄ変換器２００を一例として示す。必要な部品数は増大するが、このアーキテクチャは、フィードバックの使用により、パイプラインＡ／Ｄ変換器１００よりも高い線形性を得ることができる。このフィードバックは、入力信号と比較して、出力の一定補正により、一層高いレベルの精度を確保する。この並列アーキテクチャでは、各比較器の適応追跡が他の比較器のそれとは独立しているので、適応補償が実行可能である。

Ａ／Ｄ変換器２００は、アナログ入力信号２０２に接続され、かつフィードバック信号２８８に接続されて、誤差信号２０４を生成する第１加算器２５２を含む。Ａ／Ｄ変換器２００は、第１加算器２５２に接続され濾過誤差信号２１６を生成する従来のロー・パス・フィルタ２０６も含むことが好ましい。信号レベルを調節するために必要であれば、従来の増幅器２９０、２９２（任意の選択肢）もあってもよい。

更に、Ａ／Ｄ変換器２００は、低および高基準電圧Ｖ_RLおよびＶ_RH間に接続された一連の抵抗器２５４間に形成される複数の基準電圧２１０、２１２、２１４に接続された複数の比較器２１８、２２０、２２２も含む。複数の比較器２１８、２２０、２２２は、濾過誤差信号２１６にも接続され、濾過誤差信号２１６を複数の基準電圧２１０、２１２、２１４と比較し、複数の判定信号２２６、２２８、２３０を生成する。複数の比較器２１８、２２０、２２２は、サンプル・クロック信号を搬送するサンプル・クロック・ライン２２４にも接続され、複数の比較器２１８、２２０、２２２がサンプル・クロック信号に従って複数の判定信号２２６、２２８、２３０を周期的に更新する。

また、Ａ／Ｄ変換器２００は、加算器２５２に接続され、かつそれぞれ複数の比較器２１８、２２０、２２２に接続されて、複数の判定信号２２６、２２８、２３０を誤差信号２０４と相関付けて、複数の相関値２７０、２７２、２７４を生成する複数の相関乗算器２３２、２３４、２３６も含む。また、Ａ／Ｄ変換器２００は、複数の相関乗算器２３２、２３４、２３６に接続され、複数の相関値２７０、２７２、２７４の各々を累積して、複数の累積値２７６、２７８、２８０を生成する複数の累積器２３８、２４０、２４２も含む。加えて、Ａ／Ｄ変換器２００は、複数の累積器２３８、２４０、２４２に接続され、かつ複数の比較器２１８、２２０、２２２に接続されて、複数の制御値２８２、２８４、２８６を生成する複数の符号判定器２４４、２４６、２４８も含む。制御値２８２、２８４、２８６の大きさは、複数の累積値２７６、２７８、２８０によって決定され、その符号は、複数の判定信号２２６、２２８、２３０によって決定される。

更に、Ａ／Ｄ変換器２００は、複数の制御値２８２、２８４、２８６を加算し、フィードバック信号２８８を生成する第２加算器２５０も含む。尚、代わりに、複数の制御値２８２、２８４、２８６を反転してこれらの符号を変化させることによって、第２加算器を第１加算器２５２と組み合わせることも可能であることは理解され得る。

また、Ａ／Ｄ変換器２００は、複数の比較器２１８、２２０、２２２に接続され、複数の判定信号２２６、２２８、２３０を第１および第２の二進信号２６０、２６２に変換する従来のエンコーダ２５６も有する。更に、Ａ／Ｄ変換器２００は、エンコーダ２５６に接続され、かつサンプル・クロック・ライン２２４に接続されて、第１および第２の二進信号２６０、２６２を格納し、サンプル・クロックに応答して第１および第２の二進出力２６４、２６８を生成する従来のレジスタ２５８も含むことが好ましい。

Ａ／Ｄ変換器１００と同様、Ａ／Ｄ変換器２００は、アナログ・デバイセズ社から入手可能であり、先にこの明細書中で説明したようなデバイスを用いて別個に実現することができる。動作周波数を高める場合、例えば、ギガヘルツ範囲の周波数では、Ａ／Ｄ変換器２００は、燐化インディウム（ＩｎＰ）ＩＣとして、あるいはガリウム砒素（ＧａＡｓ）ＩＣとしての実施態様によって、一層の性能レベル向上を可能にすることが好ましい。

図３のフロー図３００は、本発明によるＡ／Ｄ変換器の動作を示す。３０２において、アナログ入力信号を基準信号と比較して、判定信号を生成する。ステップ３０４において、アナログ入力信号を、その大きさが累積値によって決定され、かつその符号が判定信号によって決定された制御値と加算することによって、誤差信号を生成する。３０６において、誤差信号と判定信号との間の相関値を計算する。これは、誤差信号および判定信号を乗算して積信号を生成することによって行うことが好ましい。３０８において、相関値を累積器において累積し、累積値を得ることによって、Ａ／Ｄ変換器における誤りを適応的に補償する。相関値の累積は、好ましくは、積信号の所定の部分を累積値に加算することから成る。

上記したように、第１実施形態では、Ａ／Ｄ変換器は、複数の段を有するパイプライン型変換器である。第１実施形態では、相関値の累積は、積信号の等比級数的に減少した部分、例えば、段毎に半減する部分を、順次下位ビットの段において累積値に加算することを含む。加えて、第１実施形態では、複数の段において所定の分散送信遅延を、アナログ入力信号及びアナログ入力信号に基づく誤差信号を搬送する経路に導入する。又、複数の段の各々に関連するディジタル出力を読み出すためのサンプル・クロック信号が所定の分散伝送遅延に一致する量だけ遅延される。第１実施形態では、好ましくは、集積回路チップは、追加の外部部品を必要とすることなく全ての動作を実行する。

第２実施形態では、Ａ／Ｄ変換器は、複数の比較器を有する並列シグマ・デルタ変換器である。第２実施形態では、アナログ入力信号の基準信号との比較は、アナログ入力信号に基づく濾過誤差信号を複数の基準信号と比較して複数の判定信号を生成することを含み、アナログ入力信号の加算は、アナログ入力信号を、その大きさが複数の累積値によって決定され、かつその符号が複数の判定信号によって決定される複数の制御値と加算することによって誤差信号を生成することを含む。また、第２実施形態では、相関値の計算は、誤差信号と複数の判定信号との間の複数の相関値を計算することを含み、相関値の累積は、複数の相関値の各々を累積して、複数の累積値を生成することにより、Ａ／Ｄ変換器における誤りを適応的に補償することを含む。第２実施形態では、集積回路チップが、追加の外部部品を必要とすることなく全ての動作を実行する。

以上の開示から、本発明は、アナログ／ディジタル変換器における誤りを適応的に補償する方法および装置を提供することが明かとなる。この方法および装置の利点は、量子化器の利得およびオフセットを補償して、これらを時間および温度に対して十分に安定とし、多キャリアＡ／Ｄ変換器に必要な精度および線形性を得ることである。ここに開示した技法は概略的であり、多くの自由度で実施可能であることを当業者は認めよう。例えば、先に説明した簡略化した三段パイプラインＡ／Ｄ変換器１００の例は、事実上あらゆる段数にでも拡張することができる。これは、簡略化した４レベル並列シグマ・デルタＡ／Ｄ変換器２００の例にも言えることであり、これも規定の限度なく拡張することができる。

この開示は、本発明の真の意図した公正な範囲および主旨を限定するのではなく、本発明による種々の実施形態をどのように構築し使用するかについて説明することを意図している。前述の説明は、全てを網羅し、かつ開示した内容に本発明を限定することを意図するものではない。前述の説明を参考にすれば、変更や変形が可能である。実施形態は、本発明の原理およびその実用的な用途の最良の例示を与えるため、そして当業者が種々の実施形態において個々の使用に適した種々の変更と共に本発明を利用できるようにするために、選択し説明されたものである。かかる変更や変形は全て、本特許出願の係属中に補正される場合もあるが、添付した特許請求の範囲によって決定される本発明の範囲、および適正に、法的に、そして公平に与えられた権利の大きさに応じて解釈する際の、そのあらゆる均等物に該当するものとする。

本発明の第１実施形態のパイプライン型Ａ／Ｄ変換器の電気ブロック図。 本発明の第２実施形態の並列シグマ・デルタＡ／Ｄ変換器の電気ブロック図。 Ａ／Ｄ変換器の動作を示す流れ図。

符号の説明

１００…アナログ／ディジタル変換器、１０２…アナログ入力信号、１０４…比較器、１０８…基準信号、１１０…判定信号、１１２…加算器、１１４…誤差信号、１１６…相関乗算器、１２４…累積器、１２６…累積値、１３０…制御信号。

Claims (7)

1. アナログ／ディジタル変換器における誤りを適応的に補償する装置であって、
   アナログ入力信号に接続され、かつ基準信号に接続されて、前記アナログ信号を前記基準信号と比較して判定信号を生成する比較器と、
   前記比較器に接続され、かつ累積器に接続されて、その大きさが累積値であり、かつその符号が前記判定信号によって決定される制御値を生成する符号判定部と、
   前記アナログ入力信号に接続され、かつ前記符号判定部に接続されて、前記アナログ入力信号を前記制御値と加算することによって、誤差信号を生成する加算器と、
   前記加算器に接続され、かつ前記比較器に接続されて、前記誤差信号と前記判定信号との間の相関値を計算する相関乗算器と、
   前記相関乗算器に接続され、前記相関値を累積して、前記累積値を生成して、前記誤りを適応的に補償する前記累積器とを備えることを特徴とする装置。
2. 請求項１記載の装置において、
   前記相関乗算器は、前記誤差信号と前記判定信号とを乗算して積信号を生成するように構成されており、
   前記累積器は、前記積信号の所定部分を前記累積値に加算するように構成されていることを特徴とする装置。
3. 請求項２記載の装置において、
   前記アナログ／ディジタル変換器は、複数の段を有するパイプライン型変換器であり、
   前記装置は、複数の累積値を生成する複数の累積器を備え、更に複数の積信号を生成する複数の相関乗算器を備え、
   前記複数の乗算器が、前記複数の積信号の等比級数的に減少する部分を、順次下位ビットの段において、前記累積値に加算するように構成されていることを特徴とする装置。
4. 請求項１記載の装置において、
   前記アナログ／ディジタル変換器は、複数の段を有するパイプライン型変換器であり、
   前記装置は、更に、
   前記アナログ入力信号に接続された第１の複数の伝送遅延線であって、前記アナログ入力信号と、前記複数の段において前記アナログ入力信号から得た誤差信号とを搬送する第１経路において、所定の分散伝送遅延を有する第１の複数の伝送遅延線と、
   サンプル・クロック信号に接続された第２の複数の伝送遅延線であって、前記複数の段の各々に関連するディジタル出力を読み出すための前記サンプル・クロック信号を搬送する第２経路において、一致する分散伝送遅延を生成する第２の複数の伝送遅延線とを備えていることを特徴とする装置。
5. 請求項４記載の装置において、前記比較器、前記符号判定器、前記加算器、前記相関乗算器、前記累積器、ならびに前記第１および第２の複数の遅延線が全て集積回路チップ内に設けられていることを特徴とする装置。
6. 請求項１記載の装置において、
   前記アナログ／ディジタル変換器は、複数の段を有する並列デルタ・シグマ変換器であり、
   前記装置は、
   アナログ入力信号から得られる誤差信号を生成する加算器に接続され、濾過誤差信号を生成するフィルタと、
   前記濾過誤差信号と、対応する複数の基準信号とに接続され、前記濾過誤差信号を前記複数の基準信号と比較して、複数の判定信号を生成する複数の比較器と、
   前記複数の比較器と、複数の累積器とに接続され、その大きさが複数の累積値であり、かつその符号が前記複数の判定信号によって決定される複数の制御値を生成する複数の符号判定器と、
   前記アナログ入力信号に接続され、かつ前記複数の符号判定器に接続され、前記アナログ入力信号を前記複数の制御値と加算することによって、誤差信号を生成する加算器と、
   前記加算器に接続され、かつ前記複数の比較器に接続され、前記誤差信号と前記複数の判定信号との間の複数の相関値を計算する複数の相関乗算器と、
   前記複数の相関乗算器に接続され、前記複数の相関値を累積して、前記複数の累積値を生成することにより、前記誤りを適応的に補償する前記複数の累積器とを備えたことを特徴とする装置。
7. 請求項６記載の装置において、前記加算器、前記フィルタ、前記複数の比較器、前記複数の符号判定器、前記複数の相関乗算器、および前記複数の累積器が全て集積回路チップ内に設けられていることを特徴とする装置。

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