JPH0583134A - デイジタル誤差補正サブレンジング・アナログ−デイジタル変換器 - Google Patents

デイジタル誤差補正サブレンジング・アナログ−デイジタル変換器

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JPH0583134A
JPH0583134A JP3159546A JP15954691A JPH0583134A JP H0583134 A JPH0583134 A JP H0583134A JP 3159546 A JP3159546 A JP 3159546A JP 15954691 A JP15954691 A JP 15954691A JP H0583134 A JPH0583134 A JP H0583134A
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JP3159546A
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David B Ribner
デビツド・バード・リブナー
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Abstract

(57)【要約】 （修正有） 【目的】高分解能アナログ−ディジタル変換器を実現す
るための改良された手法を提供する。 【構成】多段パイプライン形サブレンジング・アナログ
−ディジタル変換器６４の変換誤差を補正するための全
体的構成は縦続接続された段１，２…Ｍを含み、各段は
アナログ入力信号のレベルより低くそれに最も近い量子
化レベルを表わす２進変換信号および次の変換段に印加
される残留アナログ信号を発生する。各段からの２進変
換信号は変換器構成要素の非理想性を補償するように選
択された補償済み２進信号を発生する個別または共通の
ルックアップ・テーブル３０のアドレス指定を行なう。
補償済み２進信号は加算されて補正済み出力信号を構成
する。変換器の簡単な較正法は最小自乗平均適応アルゴ
リズムを使用する。このＡ／Ｄ６４変換器は構成要素不
整合、利得誤差および電圧オフセットのような実際の回
路の非理想性に対処し、高レベルの増幅器非直線性を処
理する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に多段パイプライン
形サブレンジング（subranging）アナログ−ディジタル
変換器に関するものであり、更に詳しくは多段パイプラ
イン形サブレンジング・アナログ−ディジタル変換器の
変換誤差を補正する方式に関するものである。
【０００２】
【従来の技術】サブレンジング・アナログ−ディジタル
変換器についてはＩＥＥＥジャーナル・ソリッドステー
トサーキッツ（IEEE J.Solid-state Circuits ）、ＳＣ
−２０巻、１９８５年１２月号の１１３８−１１４３頁
所載のエー・ジー・エフ・ディングウォールおよびダブ
リュ・ザッズの論文「８MHz ＣＭＯＳサブレンジング８
ビットＡ／Ｄ変換器」（１９８５）および同誌のＳＣ−
２２巻、１９８７年１２月号の９５４−９６１頁所載の
エス・エッチ・ルイスおよびピー・アール・グレーの論
文「パイプライン形５Ｍサンプル／Ｓ９ビットアナログ
−ディジタル変換器」に述べられている。
【０００３】上記のルイスおよびグレーによるいわゆる
「ディジタル補正」方法では、段間利得は通常の量の半
分、すなわちＬビットのアナログ−ディジタル（Ａ／
Ｄ）変換部およびディジタル−アナログ（Ｄ／Ａ）変換
部を使用する段に対して２L-1 とされている。したがっ
て、残留信号は後続の段のレンジ（range ）の半分に及
ぶだけである。この場合、最下位ビット（ＬＳＢ）の±
１／２まで、任意の段のＡ／Ｄ変換部の誤差は受け入れ
ることができる。このような誤差は、増幅された残留信
号を予測されるレンジすなわち範囲よりも上または下に
入るようにして、前の段に対するＬビットのＡ／Ｄ変換
コードをそれぞれ増加または減少させることによって補
正することができる。この方法は非常に簡単ではある
が、Ｄ／Ａ変換部、または利得段の誤差を補正すること
ができず、高分解能（すなわち９ビットより高い分解
能）のためには充分でない。
【０００４】ディジタル係数とともに基数２のかわりに
基数１．８５を用いて補正された出力信号を得ることも
知られている。この技術はISSCC Dig.Tech.Papers 、１
９８１年２月号の６２−６３頁所載のエス・ジー・ボヤ
シギラー他による論文「誤差補正１４ｂ／２０μｓ Ｃ
ＭＯＳ Ａ／Ｄ変換器」に説明されている。この手法は
構成要素整合誤差および利得誤差を補正することができ
る。しかし、これは利得段等の非直線性を受け入れるこ
とができないので、高分解能変換器の実際の具体化が制
限される。
【０００５】サブレンジング・アナログ−ディジタル変
換器は速度がフラッシュ（flash ）変換器とほぼ同等で
あると共に、使用するハードウェアがそれよりずっと少
ないので、高速動作用に魅力的である。たとえば、Ｎビ
ットのフラッシュ変換器は２N −１個の比較器を使うの
に対して、Ｌ段のサブレンジング構成の同じ分解能の変
換器ではＬ（２N/L −１）個の比較器しか必要としな
い。都合の悪いことに、高分解能を得ようとする努力は
構成要素の不整合、非直線性、オフセット、雑音等の実
際の回路の理想的でない点によって妨げられる。特にサ
ブレンジングＡ／Ｄ変換器の場合には、第１段のＡ／Ｄ
変換部およびＤ／Ａ変換部の直線性の度合いによって正
確さが制限される。しかし、上記の理想的でない構成要
素の限界を超えた正確さのレベルでの分解能が本発明の
使用によって得ることができる。
【０００６】
【発明の目的】本発明の１つの目的は構成要素の非理想
性を補償するように容易に較正することができる多段パ
イプライン形サブレンジング・アナログ−ディジタル変
換器を提供することである。
【０００７】もう１つの目的は変換器の動作の誤差を避
けるためにサブレンジング・アナログ−ディジタル変換
器の較正を容易にするディジタル誤差補正方式を提供す
ることである。
【０００８】もう１つの目的はサブレンジング構成を用
いた高分解能アナログ−ディジタル変換を容易にするこ
とである。
【０００９】
【発明の概要】本発明は高分解能アナログ−ディジタル
変換器を実現するための改良された手法を提供するもの
である。その趣旨はできる限り多くディジタル技術を使
うことにより、分解能をより低いレベルに抑えるような
構成要素の不整合と非直線性の影響を緩和するものであ
る。ディジタル的に補正可能なＡ／Ｄ変換器を支持する
構成は必要なチップ面積と電力消費の点で効率的である
ように一般のサブレンジング構成との一貫性がある。こ
の構成は高速動作のためのパイプライン構成にも適して
おり、限定された数のディジタル係数を使うことにより
回路の非理想性の補正を行なっている。本発明の適用に
よって、回路の非理想性または悪化によって生じる限界
をかなり超えた正確さのレベルでアナログ−ディジタル
変換を行なえるようにしている。本発明を使用した標準
集積回路技術によって、現在の技術状態をかなり超えて
２５MHz 以上の変換速度で１６ビットの分解能を得るこ
とができるものと考えられる。
【００１０】多段パイプライン形サブレンジング・アナ
ログ−ディジタル変換器の変換誤差を補正するための一
般的な構成が提供される。変換器は縦続接続された複数
の変換段を含み、各段はサンプルホールド回路、アナロ
グ入力信号をそのアナログ入力信号のレベルより低くそ
れに最も近い量子化レベルに対応する２進変換信号に変
換するアナログ−ディジタル変換部、２進変換信号をア
ナログ入力信号のレベルより低くそれに最も近い量子化
レベルに対応する量子化アナログ信号に変換するディジ
タル−アナログ変換部、アナログ入力信号から上記量子
化アナログ信号を減算することにより残留アナログ信号
を発生する加算手段、ならびに残留アナログ信号を増幅
して次の変換段に印加する利得増幅器を含んでいる。各
段で、２進変換信号は個別のルックアップ・テーブルの
アドレス指定を行なうことにより、変換器構成要素の非
理想性を補償するように選定された補償済み２進信号を
発生する。ルックアップ・テーブルからの補償済み２進
信号は組合わせ又は加算されて補正済み出力信号を構成
する。もう１つの実施例では、上位ビット用の段におけ
る２進変換信号は共通ルックアップ・テーブルのアドレ
ス指定を行ない、残りの各段はそれぞれの個別のルック
アップ・テーブルのアドレス指定を行なう。
【００１１】最小自乗平均適応アルゴリズムを使用する
簡単な較正法も提供される。この技術は構成要素の不整
合、利得誤差、電圧オフセットのような実際の回路の非
理想性に対処するとともに、高レベルの増幅器の非直線
性も処理する。本発明の構成は任意の段数および任意の
段当りビット数をそなえた任意のサブレンジング変換器
に適用できる。
【００１２】上記および他の目的、側面および利点は図
面を参照した本発明の一実施例の以下の詳細な説明によ
り更に明らかとなる。
【００１３】
【実施例の説明】従来の技術で知られているような基本
的なサブレンジング変換器のブロック図が図１に示され
ている。変換器には縦続接続された２つ以上の類似した
変換段（１，２，--- Ｍ）が含まれている。各変換段に
はアナログ入力信号が印加されるサンプルホールド（Ｓ
／Ｈ）回路１０が含まれている。各段は低分解能アナロ
グ−ディジタル（Ａ／Ｄ）変換部１２を使うことによ
り、その段のサンプルホールド回路１０に印加されるア
ナログ入力信号のレベルより低くそれに最も近い量子化
レベルに対応する２進変換信号を発生する。また、これ
と対をなすディジタル−アナログ（Ｄ／Ａ）変換部１４
はその段のサンプルホールド回路１０に印加されるアナ
ログ入力信号のレベルより低くそれに最も近い量子化レ
ベルに対応する量子化アナログ信号を発生する。各段の
この量子化アナログ信号は加算回路１６によってその段
のアナログ入力信号から減算される。加算回路１６はそ
の段でＤ／Ａ変換部１４の１のＬＳＢより小さい残留ア
ナログ信号を発生する。各段の後続の利得増幅器１８は
その段の残留信号を再び昇圧して次の段の入力範囲（レ
ンジ）と適合したレベルとする。したがって、各段はそ
のアナログ入力信号をディジタル的に近似し、そのアナ
ログ信号の残りを（増幅後に）次段に通過させて以後の
処理を行なわせる。通常、残留信号を次段のフルスケー
ル・レベルまで残留信号を昇圧するためＬビットのＡ／
ＤおよびＤ／Ａ変換部をそなえた段に対して段間利得を
２L ビットとする設計になる。
【００１４】パイプライン形動作では、各段によって処
理される信号は前の段から１サンプル周期だけ遅延され
る。したがって、最終段から出力信号が得られるまで
に、Ｍ個のクロック・サイクルの待ち時間が必要とな
る。早い段の出力信号ほど早く得られるので、組合わせ
て単一の出力信号を構成する前に対応する遅延を生じさ
せなければならない。これは図１に示すように各変換段
のＡ／Ｄ変換部１２からの２進変換信号を各変換段のシ
フトレジスタの複数の段２０を通して進めることによっ
て実現される。各変換段のシフトレジスタは前の変換段
のシフトレジスタに比べて１個少ない段２０をそなえて
いる。但し、最終変換段はシフトレジスタを用いていな
い。各変換段からの並列出力は組合わされて、その結
果、多段アナログ−ディジタル変換器へのアナログ入力
信号を表わす２進出力信号が作成される。
【００１５】図２に示す多段アナログ−ディジタル変換
器６４の構成は上記の図１のサブレンジング構成を改良
したものである。この改良された構成は変換段（１，
２，--- Ｍ）の各々に対して個別のディジタル・ルック
アップ・テーブル３０を付加して図１の基本的なパイプ
ライン形サブレンジング構造に含めたものである。補正
された変換を行なうため、Ｍ個のサブレンジング変換段
からのＭ組みの未補正ディジタル出力信号Ｄi （１≦ｉ
≦Ｍ）はＭ個のルックアップ・テーブル３０のアドレス
指定をそれぞれ行なう。ルックアップ・テーブル３０の
Ｍ個の出力信号Ｆi （Ｄi ）は加算器３２で組合わされ
て補正された信号が得られる。変換器の較正方法、すな
わち必要な係数をルックアップ・テーブルに組み入れる
方法について以下に説明する。
【００１６】各ルックアップ・テーブル３０は所望の較
正方法に応じて読取専用記憶装置（ＲＯＭ）または等速
呼出し記憶装置（ＲＡＭ）で構成することができる。各
ルックアップ・テーブル３０はその対応する段のＡ／Ｄ
変換部１２のビット数に等しい数の２進アドレス入力を
持っている。すなわち、図２の任意の段ｉに対してｎi
個の２進アドレス入力を持ち、したがって２のｎi乗個
の係数を持つ。どの段でも、これらの係数の２進ワード
サイズはその段のＡ／Ｄ変換部１２のビット総数より大
きいので、補正および較正が容易になる。
【００１７】従来技術について説明した補正方式に若干
類似した方法で、段間増幅器１８の利得は通常のサブレ
ンジング・アナログ−ディジタル変換器の場合に必要と
された利得より小さい。図１の従来技術の構成では、補
正を行なわない段間増幅器の利得は次式で表わされる。
【００１８】
【数１】 しかし、図２の構成では、利得増幅器１８およびサンプ
ルホールド回路１０の利得を小さくして、段間のＡ／Ｄ
変換部およびＤ／Ａ変換部の誤差を受け入れられるよう
にしている。すなわち
【００１９】
【数２】 利得の実際的な選択はディジタル補正方法で使用される
ものであり、
【００２０】
【数３】 である。選択される実際の利得値は予測される誤差の値
に応じてこれらの量より大きくしたり小さくしたりする
ことができる。
【００２１】利得をできる限り大きくすることにより、
与えられた段数に対して、より多くの出力ビットが得ら
れる。たとえば、段数がＭで利得が式１で指定されてい
る未補正の変換器ではその出力ビット数は（非理想性を
無視して））
【００２２】
【数４】 となる。しかし、アナログ−ディジタル変換器が式３の
利得を使用している場合には、出力ビット数は
【００２３】
【数５】 となる。したがって、出力ビット数は段間増幅器利得の
選択によって左右される。
【００２４】多段アナログ−ディジタル変換器の段数お
よび段当りビット数によって定まる必要な係数の数は
【００２５】
【数６】 となる。一例として、ｎ1 ＝ｎ2 ＝５，ｎ3 ＝４でＧ1
＝Ｇ2 ＝１６の３段のパイプラインはそのアナログ入力
信号から生じる未補正の１４ビットを有し、８０個の係
数を必要とし、１２ビットの補正済み出力信号を発生す
る。各係数は較正アルゴリズムの平均化に備えるため約
１６ビットのワードサイズを必要とし、総所要記憶容量
は１２８０ビットである。
【００２６】パイプライン形多段アナログ−ディジタル
変換器の変形例が６４' として図３に示されている。図
３で図２と同様の参照番号は同じ（または対応する）素
子を表わす。図３では、各変換段の別個のルックアップ
・テーブル３０のかわりに、最初のＬ段のＤL 個の出力
信号に対応する上位ビット（ＭＳＢ）に対して単一のル
ックアップ・テーブル３１が使用される。残りの各段に
対しては個別のルックアップ・テーブル３０' が使用さ
れる。この構成では必要な係数の数は増加して下式とな
る。
【００２７】
【数７】 第１のルックアップ・テーブル３１に接続される段数Ｌ
をできる限り小さく保つことにより係数の数を最小限に
することが望ましい。
【００２８】補正可能な誤りの種類 変換段のＡ／ＤおよびＤ／Ａ変換部の非直線性を含むす
べての静的な整合、利得およびオフセットの誤差が完全
に補正される。図２の変換器６４の場合、利得増幅器お
よび加算器の静的非直線性が明瞭に補正されることはな
いが、これらの悪化が存在するとき基本的に（最小自乗
平均の意味で）最善の適合が得られる。非直線性も本
来、この構成のそれらの入力参照利得によって減衰され
る。たとえば、上記の例の３段１２ビットの変換器は段
間の非直線性に耐える性質が非常に強い。第１段はその
出力に於いて非直線加算または利得の誤りを２5 ＝３２
分の１に減衰する。この構成のシミュレーションによれ
ば、利得段の２％の非直線性にも拘わらず１２ビットの
正確さが得られた。図３のＡ／Ｄ変換器６４' はディジ
タル係数の総数としてより大きな数を使用することによ
り、静的非直線性による誤差をより正確に補正すること
ができる。Ａ／Ｄ変換器６４' の第１のテーブルの入力
として組み入れられた段数Ｌによって、その中で補正し
得る非直線性の度合いが支配される。一般に、受け入れ
可能な非直線補正を行なう最小段数を使うことにより、
必要なテーブル係数の総数を削減しなければならない。
後続の段Ｌ＋１から段Ｍの非直線性は補正されない。し
かし、それらの影響は前記のようなそれらの入力参照さ
れた利得によって減衰される。
【００２９】更に、整定時間動作に関係した動的誤差は
補正可能である。しかし、たとえば電源または温度の変
動によりこれらの誤差の大きさが著しく変化する場合、
変換器を周期的に再較正しなければならないことがあ
る。
【００３０】較正 較正は用途に応じて種々のやり方で行なうことができ
る。たとえば、最小自乗平均（ＬＭＳ）適応アルゴリズ
ムを使用する一般的な手法はビー・ウィドローおよびエ
ス・ディー・スターンズ著「アダプティブ・シグナル・
プロセシング（Adaptive Signal Processing）、プレン
ティスホール発行、１９８５年」の９９−１１４頁に述
べられている。図４Ａおよび４Ｂに示される２つの例は
（特定の用途に対して）理想的な、いわゆる「ゴールド
・スタンダード（gold standard ）」変換器を使って
「正確な」出力と呼ばれるものを発生し、ルックアップ
・テーブル係数のＬＭＳ適応を使用する。実際上、「ゴ
ールド・スタンダード」すなわち基準の変換器は較正後
のアナログ−ディジタル変換器に対する目標仕様に比べ
て正確さで１桁（以下）だけ良ければよい。たとえば、
較正後に１２ビットの分解能を得るためには、１４ビッ
トの「ゴールド・スタンダード」変換器が適している。
図４Ａと４Ｂに示される技術は、図４Ａでは「ゴールド
・スタンダード」基準としてディジタル−アナログ変換
器４０が使用されるのに対して、図４Ｂではアナログ−
ディジタル変換器５０が使用されるという点だけが相違
している。高精度Ｄ／Ａ変換器を作る方がＡ／Ｄ変換器
より通常容易であるので、Ｄ／Ａ変換器を使用する方が
最も実際的な実行手法であると考えられる。
【００３１】両方の手法は次のように動作する。理想的
なランダム入力信号のディジタル表現と補正済み出力信
号との差に基づいて、誤差が計算される。次に誤差を使
用して各テーブルの適当な係数を更新する。２進入力Ｄ
i nのｎ番目の値によってアドレス指定されるｉ番目の
段の係数のｎ番目の値をＦi n （Ｄi n ）と表わし、各
ルックアップ・テーブルを２進メモリのブロックと見な
すと、Ｆi （Ｄi）は入力Ｄi によってアドレス指定さ
れるメモリ・ブロックｉの出力信号であり、肩文字ｎは
Ｆi （）およびＤi の繰返し数を表わす。テーブル・ル
ックアップＬＭＳアルゴリズムは、図２のＡ／Ｄ変換器
６４の場合は
【００３２】
【数８】 と表わされ、図３のＡ／Ｄ変換器６４' の場合は
【００３３】
【数９】 と表わされる。但し、εn はｎ番目の繰返しの後の誤差
であり、γは収束係数、通常は定数であり、通常はγ＜
＜１である。テーブルＦ1 （Ｄ1 ，Ｄ2 --- ＤL ）は出
力がアドレス・ビットＤ1 乃至ＤL の連鎖によって選択
されるメモリブロックを表わす。γ＜１を考慮に入れる
ためテーブル係数のワードサイズは所望のビット数より
大きくなければならない。このアルゴリズムでは、ｎ番
目の出力を形成する際に使用された各テーブルからの係
数だけが各繰返しで更新される。したがって、使用され
るテーブルのサイズに対して適応速度が低下する。すな
わち、テーブル当り１つの係数だけが各変換で調節され
るので、テーブル当りの係数が多くなる程、収束に要す
る時間が長くなる。適当であれば、他の適応アルゴリズ
ムを使用してもよい。
【００３４】図４Ａのシステムで使用される較正技術で
は、ランダム・シーケンス発生器４８が理想的な（「ゴ
ールド・スタンダード」）ディジタル−アナログ変換器
４０にランダム２進信号を印加する。この２進信号はア
ナログ信号に変換され、このアナログ信号はスイッチＳ
１を介して多段アナログ−ディジタル変換器６４の入力
に印加される。ディジタル減算器５２はランダム・シー
ケンス発生器４８からの２進信号と（図２および図３に
示される）加算器３２からの２進出力信号との差を計算
し、これら２進信号の間の差を表わす誤差信号εを発生
する。誤差信号εはプロセッサ（図示しない）に印加さ
れる。プロセッサは適応アルゴリズムを逐行し、多段ア
ナログ−ディジタル変換器６４の各ルックアップ・テー
ブルに補正済みの係数を戻す。ここで注意すべきことは
（図２の）アナログ−ディジタル変換器６４のかわりに
（図３の）アナログ−ディジタル変換器６４' を用いて
も図４Ａのシステムの動作についての上記の説明は変ら
ないということである。
【００３５】図４Ｂのシステムで使用される較正技術で
は、ランダム信号発生器６０がスイッチＳ１を介してラ
ンダム・アナログ信号を理想的（「ゴールド・スタンダ
ード」）アナログ−ディジタル変換器５０および多段ア
ナログ−ディジタル変換器６４の入力に印加する。ディ
ジタル減算器５２がアナログ−ディジタル変換器５０の
発生する２進信号と（図２および図３に示される）加算
器３２からの２進出力信号との差を計算し、これら２進
信号の間の差を表わす誤差信号εを生ずる。誤差信号ε
はプロセッサ（図示しない）に印加される。プロセッサ
は適応アルゴリズムを逐行し、補正済みの係数を多段ア
ナログ−ディジタル変換器６４の各ルックアップ・テー
ブルに戻す。ここで注意すべきことは、（図２の）アナ
ログ−ディジタル変換器６４のかわりに（図３の）アナ
ログ−ディジタル変換器６４' を用いても図４Ｂのシス
テムの動作についての上記の説明は変らないということ
である。
【００３６】較正のためのハードウェア 適当な一組の係数をそれらのルックアップ・テーブルの
メモリに記憶した状態で、本発明のＡ／Ｄ変換器は適正
に動作し、また高度の正確さを得るために誤差を補正す
る。Ａ／Ｄ変換器は製造中に較正することができ、また
係数をＡ／Ｄ変換器の補正メモリに記憶して後で使うこ
とができる。この場合、Ａ／Ｄ変換器自体は較正ハード
ウェアを必要としないので、複雑になったりそれに伴な
うコストが避けられる。また、Ａ／Ｄ変換器自体は図２
または図３に示される回路だけで構成される。
【００３７】製造中、または再較正を要する用途に於い
て、Ａ／Ｄ変換器のこれらの実施例のいずれかを較正す
るための装置が図５に示されている。この装置は、外部
の「ゴールド・スタンダード」基準Ａ／ＤまたはＤ／Ａ
変換器、外部ルックアップ・テーブル（またはメモリ・
ブロック）およびプロセッサ、ならびに較正すべきＡ／
Ｄ変換器６４（かわりに図３に示すＡ／Ｄ変換器６４'
を使ってもよい）を含んでいる。収束が達成されたと
き、外部係数はＡ／Ｄ変換器チップ上のプログラマブル
ＲＯＭ（ＰＲＯＭ）または電子的消去可能ＰＲＯＭ（Ｅ
ＥＰＲＯＭ）にプログラム入力することができる。ＰＲ
ＯＭ３０の使用が図５の較正装置（すなわち較正設備）
に示されている。この装置では、チップ外のハードウェ
アの中のメモリは更新アルゴリズム、すなわち前に述べ
たテーブル・ルックアップＬＭＳアルゴリズムを使って
較正された１組みの係数値に収束する。この技術を使用
することの利点は較正のためのオンチップ回路が最小限
に維持されることである。電源レベルまたは温度の変動
による回路動作状態の大きな変化によって補正されたＡ
／Ｄ変換器が仕様からはずれてしまうことがあり得る環
境では、周期的再較正を可能とするためにＡ／Ｄ変換器
とともに図４Ａ，４Ｂまたは５の較正回路を含めなけれ
ばならない。
【００３８】図５に示すように、多段アナログ−ディジ
タル変換器６４（かわりにアナログ−ディジタル変換器
６４' を同様に使ってもよい）は較正設備の中に配置さ
れる。較正設備には「ゴールド・スタンダード」ディジ
タル−アナログ変換器７２にランダム２進信号を供給す
るためのランダム・シーケンス発生器７０が含まれてい
る。ディジタル−アナログ（Ｄ／Ａ）変換器７２の中で
は、２進信号がアナログ信号に変換される。Ｄ／Ａ変換
器７２の出力アナログ信号はスイッチＳ１を介して多段
アナログ−ディジタル変換器６４のアナログ入力に印加
される。多段アナログ−ディジタル変換器の各段からの
未補正の出力信号は多段アナログ−ディジタル変換器６
４の変換段の中のルックアップ・テーブル３０に対応す
る１組みの外部ルックアップ・テーブル７４に印加され
る。外部ルックアップ・テーブル７４は２進信号または
係数を生じ、加算器７６がこれらを組合わせることによ
り２進出力信号を発生する。ディジタル減算器７８がラ
ンダム・シーケンス発生器７０からの２進信号と加算器
７６からの２進出力信号との差を計算し、この２つの２
進信号の間の差を表わす誤差信号εを発生する。誤差信
号εはプロセッサ８０または有限状態機械（図示しな
い）に印加される。プロセッサ８０または有限状態機械
は更新アルゴリズムを逐行することにより、誤差信号ε
が小さくなって零に近いレベルになるまでルックアップ
・テーブル７４の係数を補正する。誤差信号εが零に近
いレベルになったとき、外部ルックアップ・テーブル７
４に記憶されている係数が多段アナログ−ディジタル変
換器６４の内部ルックアップ・テーブル３０に格納され
る。代案として、図５の較正設備は多段アナログ−ディ
ジタル変換器６４の較正のため図４Ｂに示されるように
配置されたランダム・アナログ信号発生器および「ゴー
ルド・スタンダード」アナログ−ディジタル変換器を用
いることができる。もちろんいずれの場合も、図３に示
すアナログ−ディジタル変換器６４' をアナログ−ディ
ジタル変換器６４と同様に図５の較正装置に使うことが
できる。
【００３９】代案として較正回路をオンチップで組み入
れることもできる。低い変換速度で動作するオーバサン
プリングされたＤ／ＡまたはＡ／Ｄ変換器もしくは他の
高精度のＤ／ＡまたはＡ／Ｄ変換器を「ゴールド・スタ
ンダード」基準として使うことができる。補正係数を外
部に記憶し、較正後に内部ＲＡＭにロードする構成を含
めて、構成の他の変形が本発明の範囲内で可能である。
本発明の範囲内のもう１つの構成は別個のディジタル装
置またはチップを用いることにより、プロセッサまたは
有限状態機械とともにＰＲＯＭまたＲＡＭを用いて補正
を実行する。本発明はここに説明している集積回路指向
の手法の他に、個別（すなわち基板レベル）の構成をも
包含する。
【００４０】較正プロセスの論理が図２のＡ／Ｄ変換器
６４について図６の流れ図に示されている。説明するプ
ロセスは図４Ａに示される較正システムについてのもの
である。プロセスはステップ９０で多段Ａ／Ｄ変換器６
４のｎレジスタをリセットすることによって始まる。ｎ
レジスタは逐行された較正サイクル数を記録するレジス
タである。次にステップ９２でまずランダム・シーケン
ス発生器４８から「ゴールド・スタンダード」Ｄ／Ａ変
換器４０にランダム数を入力することによって電圧ＶIN
が発生され、ステップ９４でこのランダム数がＤ／Ａ変
換器４０によりＡ／Ｄ変換器６４に与えられる。ステッ
プ９６でアナログ−ディジタル変換が開始される。この
変換が完了すると、ステップ１０６でｌレジスタが１に
セットされる。次に、変換された出力信号の誤差εが
（図４Ａに示される）減算器５２または（図５に示され
る）減算器７８によって上述のように決定される。ステ
ップ１１０で１番目のテーブルに対する補正済み係数が
Ｄ1 の入力アドレスに対する１番目のテーブルの出力信
号と誤差の変化γεとの和として作成され、次にステッ
プ１１２でｌレジスタが１だけ増加する。このプロセス
はステップ１１４で定められているようにｌがパイプラ
イン形Ａ／Ｄ変換器の段数（ｎ段）より大きくなるまで
継続される。この点に於いて、ステップ１１６でｎレジ
スタが１だけ増加される。
【００４１】次にステップ１１８でｎレジスタの内容が
較正サイクル数より大きいか否か判定するための試験が
行なわれる。ｎレジスタの内容が較正サイクル数より大
きくなければ、プロセスはステップ９２へ戻り、プロセ
スが繰り返される。ｎレジスタの内容が較正サイクル数
を超えたとき、較正プロセスが完了する。
【００４２】次に起きることはＡ／Ｄ変換器を較正して
いる情況によって左右される。図５に示すように外部ハ
ードウェアを使って製造中に較正を逐行している場合に
は、次に較正係数がＡ／Ｄ変換器６４（または６４' ）
の内部ルックアップ・テーブルにプログラムにより入力
される。較正ハードウェアがＡ／Ｄ変換器自体と一緒に
装置に組み入れられている場合には、次のステップは外
部テーブルが使用されていれば係数をＡ／Ｄ変換器の内
部ルックアップ・テーブルに移すことである。これが行
なわれれば、いずれの状況でもＡ／Ｄ変換器は正規の信
号変換動作を行なえる状態にある。
【００４３】試験データまたは実施 ここに説明した構成および較正方法を確認するためにサ
ブレンジングＡ／Ｄ変換器の高度シミュレーションのた
めのコンピュータ・プログラムが書かれた。段間利得増
幅器の非直線性とともに構成要素の不整合、電圧オフセ
ット、および利得誤差のような非理想性を組み入れるこ
とができる。テストケースとして、ｎ1 ＝ｎ2 ＝５，ｎ
3 ＝４およびＧ1 ＝Ｇ2 ＝１６の３段パイプライン形の
前記例のシミュレーションを行なった。アナログ入力信
号から未補正の１４ビットが得られ、これから段間利得
の選択に基いて１２ビットの補正された出力信号を生じ
るものと予想した。２％の構成要素不整合、１０mVのオ
フセット、および２％の非直線性でのシミュレーション
が補正されて１ＬＳＢの最悪積分非直線性を生じた。高
速フーリエ変換（ＦＦＴ）正弦波試験を使用する総信号
対雑音比と信号対調波歪比との和は７０．９dBであっ
た。このシミュレーションは理想的な１２ビットの性能
に近づき、実際、２％の非直線性がなければ理想的な性
能が得られた。
【００４４】本発明のある好ましい特徴だけを図示し、
説明してきたが、当業者は多数の変形および変更を考え
付き得る。したがって、本発明の趣旨に入るこのような
すべての変形および変更を包含するように請求の範囲は
記載してある。
【図面の簡単な説明】
【図１】従来技術で知られている基本的なパイプライン
形サブレンジング・アナログ−ディジタル変換器を示す
ブロック図である。
【図２】本発明による補正可能なパイプライン形サブレ
ンジング・アナログ−ディジタル変換器を示すブロック
図である。
【図３】本発明のもう１つの側面による図２の補正可能
なパイプライン形サブレンジング・アナログ−ディジタ
ル変換器の一変形を示すブロック図である。
【図４】本発明によるアナログ−ディジタル変換器に対
する較正技術を示すブロック図である。
【図５】チップ上の所要ハードウェアが最小限である本
発明によるアナログ−ディジタル変換器用較正装置を示
すブロック図である。
【図６】本発明によるアナログ−ディジタル変換器の較
正モードの理論を示す流れ図である。
【符号の説明】
１０ サンプルホールド回路 １２ アナログ−ディジタル変換部 １４ ディジタル−アナログ変換部 １６ 加算回路 １８ 利得増幅器 ３０，３０' ，３１ ルックアップ・テーブル ３２，７６ 加算器 ６０ ランダム信号発生器 ６４ 多段アナログ−ディジタル変換器 ７０ ランダム・シーケンス発生器 ７４ 外部ルックアップ・テーブル ７８ ディジタル減算器 ８０ プロセッサ Ｓ１ スイッチ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年９月２９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】従来技術で知られている基本的なパイプライン
形サブレンジング・アナログ−ディジタル変換器を示す
ブロック図である。
【図２】本発明による補正可能なパイプライン形サブレ
ンジング・アナログ−ディジタル変換器を示すブロック
図である。
【図３】本発明のもう１つの側面による図２の補正可能
なパイプライン形サブレンジング・アナログ−ディジタ
ル変換器の一変形を示すブロック図である。
【図４】本発明によるアナログ−ディジタル変換器に対
する較正技術を示すブロック図である。
【図５】本発明によるアナログ−ディジタル変換器に対
する較正技術を示すブロック図である。
【図６】チップ上の所要ハードウェアが最小限である本
発明によるアナログ−ディジタル変換器用較正装置を示
すブロック図である。
【図７】本発明によるアナログ−ディジタル変換器の較
正モードの理論を示す流れ図である。
【符号の説明】 １０ サンプルホールド回路 １２ アナログ−ディジタル変換部 １４ ディジタル−アナログ変換部 １６ 加算回路 １８ 利得増幅器 ３０，３０´ ，３１ ルックアップ・テーブル ３２，７６ 加算器 ６０ ランダム信号発生器 ６４ 多段アナログ−ディジタル変換器 ７０ ランダム・シーケンス発生器 ７４ 外部ルックアップ・テーブル ７８ ディジタル減算器 ８０ プロセッサ Ｓ１ スイッチ
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図４】
【図１】
【図５】
【図２】
【図３】
【図６】
【図７】

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 多段パイプライン形サブレンジング・ア
    ナログ−ディジタル変換器において、 複数の縦続結合された変換段であって、各段が、アナロ
    グ入力信号に応答してアナログ入力信号のレベルより低
    くそれに最も近い量子化レベルに対応する２進変換信号
    を発生する第１の手段、上記２進変換信号に応答してア
    ナログ入力信号のレベルより低くそれに最も近い量子化
    レベルに対応する量子化アナログ信号を発生する第２の
    手段、上記のアナログ入力信号から量子化アナログ信号
    を減算することにより次の変換段に印加するための残留
    アナログ信号を発生する第３の手段、および上記２進変
    換信号によって選択された補償済み２進信号を発生する
    ルックアップ・テーブルを含んでいる複数の縦続結合さ
    れた変換段、ならびに上記ルックアップ・テーブルから
    の上記補償済み２進信号を組合わせて２進出力信号を発
    生する手段を含むことを特徴とする多段パイプライン形
    サブレンジング・アナログ−ディジタル変換器。
  2. 【請求項２】 上記ルックアップ・テーブルの各々が上
    記変換段の構成要素の非理想性を補償するように調節さ
    れた補償済み２進信号を記憶するメモリ手段を含んでい
    る請求項１記載の多段パイプライン形サブレンジング・
    アナログ−ディジタル変換器。
  3. 【請求項３】 相次ぐ各組の変換段の間にそれぞれ配置
    された個別の段間増幅器を含み、上記増幅器の利得がそ
    れぞれ２のｎi 乗より小さく、ｎi が上記各増幅器に先
    行する段の２進変換信号のビット数である請求項１記載
    の多段パイプライン形サブレンジング・アナログ−ディ
    ジタル変換器。
  4. 【請求項４】 各変換段において、上記ルックアップ・
    テーブルが上記各変換段の上記第１の手段のビット数ｎ
    i に等しい数の２進アドレス入力を有し、かつ２のｎi
    乗個の係数を格納している請求項３記載の多段パイプラ
    イン形サブレンジング・アナログ−ディジタル変換器。
  5. 【請求項５】 各変換段において、上記アナログ−ディ
    ジタル変換器の補正と較正を容易にするために上記ルッ
    クアップ・テーブルの各係数の２進ワードサイズを上記
    第１の手段の総ビット数ｎi より大きくしてある請求項
    ４記載の多段パイプライン形サブレンジング・アナログ
    −ディジタル変換器。
  6. 【請求項６】 多段パイプライン形サブレンジング・ア
    ナログ−ディジタル変換器において、 複数の縦続結合された変換段であって、各段が、アナロ
    グ入力信号に応答してアナログ入力信号のレベルより低
    くそれに最も近い量子化レベルに対応する２進変換信号
    を発生する第１の手段、上記２進変換信号に応答してア
    ナログ入力信号のレベルより低くそれに最も近い量子化
    レベルに対応する量子化アナログ信号を発生する第２の
    手段、および上記のアナログ入力信号から量子化アナロ
    グ信号を減算することにより次の変換段に印加するため
    の残留アナログ信号を発生する第３の手段を含んでいる
    複数の縦続結合された変換段、 少なくとも所定数の上位ビット変換段に対して設けられ
    て、これらの上位ビット変換段の上記２進変換信号によ
    って選択される補償済み２進信号を発生する共通ルック
    アップ・テーブル、 上記所定数の中に含まれない変換段の各々に対してそれ
    ぞれ設けられ、上記所定数の中に含まれない変換段の各
    々の上記２進変換信号によって選択される補償済み２進
    信号を発生する個別のルックアップ・テーブル、ならび
    に上記共通ルックアップ・テーブルおよび上記個別のル
    ックアップ・テーブルからの上記補償済み２進信号を組
    合わせて２進出力信号を構成する手段を含むことを特徴
    とする多段パイプライン形サブレンジング・アナログ−
    ディジタル変換器。
  7. 【請求項７】 相次ぐ各組の変換段の間にそれぞれ配置
    された個別の段間増幅器を含み、上記増幅器の利得がそ
    れぞれ２のｎi 乗より小さく、ｎi が上記各増幅器に先
    行する段の２進変換信号のビット数である請求項６記載
    の多段パイプライン形サブレンジング・アナログ−ディ
    ジタル変換器。
  8. 【請求項８】 多段パイプライン形サブレンジング・ア
    ナログ−ディジタル変換器において、 複数の縦続結合された変換段であって、各変換段が、ア
    ナログ入力信号を該アナログ入力信号のレベルより低く
    それに最も近い量子化レベルに対応する２進変換信号に
    変換するアナログ−ディジタル変換部、上記２進変換信
    号をアナログ入力信号のレベルより低くそれに最も近い
    量子化レベルに対応する量子化アナログ信号に変換する
    ディジタル−アナログ変換部、上記のアナログ入力信号
    から量子化アナログ信号を減算することにより次の変換
    段に印加するための残留アナログ信号を発生する加算手
    段、上記各変換段を次に続く変換段に結合する段間増幅
    器であって、上記増幅器の利得が２のｎi 乗より小さ
    く、ｎi が上記各変換段の２進変換信号のビット数であ
    る段間増幅器、および上記２進変換信号によって選択さ
    れる補償済み２進信号を発生するルックアップ・テーブ
    ルであって、ｎi 個の２進アドレス入力および２のｎi
    乗個の係数を有するルックアップ・テーブルを含んでい
    る複数の縦続結合された変換段、ならびに上記ルックア
    ップ・テーブルからの上記補償済み２進信号を組合わせ
    ることにより２進出力信号を発生する手段を含むことを
    特徴とする多段パイプライン形サブレンジング・アナロ
    グ−ディジタル変換器。
  9. 【請求項９】 上記各変換段において、上記ルックアッ
    プ・テーブルが上記各変換段の構成要素の非理想性を補
    償するように選択された補償済み２進出力信号を記憶す
    るメモリ手段を含んでいる請求項８記載の多段パイプラ
    イン形サブレンジング・アナログ−ディジタル変換器。
  10. 【請求項１０】 上記多段パイプライン形サブレンジン
    グ・アナログ−ディジタル変換器の補正および較正を容
    易にするため、上記各変換段で上記ルックアップ・テー
    ブルの各係数の２進ワードサイズをその中のアナログ−
    ディジタル変換器の総ビット数ｎi より大きくした請求
    項８記載の多段パイプライン形サブレンジング・アナロ
    グ−ディジタル変換器。
  11. 【請求項１１】 多段パイプライン形サブレンジング・
    アナログ−ディジタル変換器において、 複数の縦続結合された変換段であって、変換段の各々
    が、アナログ入力信号を該アナログ入力信号のレベルよ
    り低くそれに最も近い量子化レベルに対応する２進変換
    信号に変換するアナログ−ディジタル変換部、上記２進
    変換信号をアナログ入力信号のレベルより低くそれに最
    も近い量子化レベルに対応する量子化アナログ信号に変
    換するディジタル−アナログ変換部、上記のアナログ入
    力信号から量子化アナログ信号を減算することにより次
    の変換段に印加するための残留アナログ信号を発生する
    加算手段、および上記各変換段を次に続く変換段に結合
    する段間増幅器を含み、上記増幅器の利得が２のｎi 乗
    より小さく、ｎi が上記各変換段の２進変換信号のビッ
    ト数である複数の縦続結合された変換段、 上記２進変換信号によって選択される補償済み２進信号
    を発生する複数のルックアップ・テーブルであって、そ
    のうちの第１のルックアップ・テーブルが上位ビットを
    発生する複数の変換段に結合され、かつ少なくとも１個
    の個別のルックアップ・テーブルが最下位ビットを生ず
    る変換段に結合されている複数のルックアップ・テーブ
    ル、ならびに上記ルックアップ・テーブルからの上記補
    償済み２進信号を組合わせて２進出力信号を発生する手
    段を含むことを特徴とする多段パイプライン形サブレン
    ジング・アナログ−ディジタル変換器。
  12. 【請求項１２】 上記各々の変換段に結合されたルック
    アップ・テーブルが、上記各変換段の構成要素の非理想
    性を補償するように選択された補償済み２進出力信号を
    記憶するメモリ手段を含んでいる請求項１１記載の多段
    パイプライン形サブレンジング・アナログ−ディジタル
    変換器。
  13. 【請求項１３】 上記多段パイプライン形サブレンジン
    グ・アナログ−ディジタル変換器の補正および較正を容
    易にするため、上記各変換段で、上記ルックアップ・テ
    ーブルの各係数の２進ワードサイズをそれに結合された
    アナログ−ディジタル変換器の総ビット数より大きくし
    た請求項１１記載の多段パイプライン形サブレンジング
    ・アナログ−ディジタル変換器。
  14. 【請求項１４】 上位ビットを発生する上記複数の変換
    段の後の複数の変換段に結合された少なくとも１個の第
    ３のルックアップ・テーブルが含まれる請求項１１記載
    の多段パイプライン形サブレンジング・アナログ−ディ
    ジタル変換器。
  15. 【請求項１５】 複数の縦続結合された変換段を含む多
    段パイプライン形サブレンジング・アナログ−ディジタ
    ル変換器のディジタル較正装置であって、上記各変換段
    が、アナログ入力信号を該アナログ入力信号のレベルよ
    り低くそれに最も近い量子化レベルに対応する２進変換
    信号に変換するアナログ−ディジタル変換部、上記２進
    変換信号をアナログ入力信号のレベルより低くそれに最
    も近い量子化レベルに対応する量子化アナログ信号に変
    換するディジタル−アナログ変換部、上記のアナログ入
    力信号から量子化アナログ信号を減算することにより次
    の変換段に印加するための残留アナログ信号を発生する
    加算手段、および上記２進変換信号によって選択された
    補償済み２進信号を発生するルックアップ・テーブルを
    含み、上記変換器が更に、上記各変換段のルックアップ
    ・テーブルからの補償済み２進信号を組合わせて２進出
    力信号を発生する手段も含んでいる構成の多段パイプラ
    イン形サブレンジング・アナログ−ディジタル変換器の
    ディジタル較正装置において、 上記アナログ−ディジタル変換器の変換段のルックアッ
    プ・テーブルにそれぞれ対応する複数の較正用ルックア
    ップ・テーブル、 アナログ入力信号を上記多段アナログ−ディジタル変換
    器に印加する手段、 上記変換段のアナログ−ディジタル変換部からの２進変
    換信号を上記較正用ルックアップ・テーブルに印加する
    手段、 上記較正用ルックアップ・テーブルからの補償済み２進
    信号を組合わせて２進較正信号を発生する手段、 上記２進較正信号を、上記多段アナログ−ディジタル変
    換器に印加されるアナログ入力信号に対応する別の２進
    信号と比較して、誤差信号を発生する手段、ならびに上
    記誤差信号に応答して、上記較正用ルックアップ・テー
    ブルに記憶された補償済み２進信号を補正する手段を含
    むことを特徴とするディジタル較正装置。
  16. 【請求項１６】 較正完了後、上記較正用ルックアップ
    ・テーブルの記憶データを上記多段アナログ−ディジタ
    ル変換器のルックアップ・テーブルに書き込む手段を含
    む請求項１５記載のディジタル較正装置。
  17. 【請求項１７】 ２進較正信号と比較される２進信号を
    上記別の２進信号として発生するランダム・シーケンス
    発生器、ならびに該２進信号を上記多段アナログ−ディ
    ジタル変換器に印加されるアナログ入力信号に変換する
    手段を含む請求項１５記載のディジタル較正装置。
  18. 【請求項１８】 上記多段アナログ−ディジタル変換器
    に印加するためのランダム・アナログ信号を上記アナロ
    グ入力信号として発生するランダム信号発生器、ならび
    に上記ランダム・アナログ信号を上記２進較正信号と比
    較するための上記別の２進信号に変換する手段を含む請
    求項１５記載のディジタル較正装置。
  19. 【請求項１９】 誤差信号に応答する上記手段が、上記
    多段アナログ−ディジタル変換器の各変換段からの２進
    変換信号に更に応答して、上記較正用ルックアップ・テ
    ーブルに記憶された補償済み２進信号を補正し、この補
    正された補償済み２進信号を上記多段アナログ−ディジ
    タル変換器の上記ルックアップ・テーブルに記憶させる
    プロセッサを含んでいる請求項１５記載のディジタル較
    正装置。
  20. 【請求項２０】 複数の縦続結合された変換段を含む多
    段パイプライン形サブレンジング・アナログ−ディジタ
    ル変換器のディジタル較正装置であって、上記各変換段
    が、アナログ入力信号を該アナログ入力信号のレベルよ
    り低くそれに最も近い量子化レベルに対応する２進変換
    信号に変換するアナログ−ディジタル変換部、上記２進
    変換信号をアナログ入力信号のレベルより低くそれに最
    も近い量子化レベルに対応する量子化アナログ信号に変
    換するディジタル−アナログ変換部、ならびに上記のア
    ナログ入力信号から量子化アナログ信号を減算すること
    により次の変換段に印加するための残留アナログ信号を
    発生する加算手段を含み、上記変換器が更に、それぞれ
    印加される２進変換信号によって選択される補償済み２
    進信号を発生する複数のルックアップ・テーブル、なら
    びにこれらのルックアップ・テーブルからの補償済み２
    進信号を組合わせて２進出力信号を構成する手段も含ん
    でいる構成の多段パイプライン形サブレンジング・アナ
    ログ−ディジタル変換器のディジタル較正装置におい
    て、 上記アナログ−ディジタル変換器の変換段のルックアッ
    プ・テーブルにそれぞれ対応する複数の較正用ルックア
    ップ・テーブル、 アナログ入力信号を上記多段アナログ−ディジタル変換
    器に印加する手段、 上記変換段のアナログ−ディジタル変換部からの２進変
    換信号を上記較正用ルックアップ・テーブルに印加する
    手段、 上記較正用ルックアップ・テーブルからの補償済み２進
    信号を組合わせて２進較正信号を発生する手段、 ２進較正信号を上記多段アナログ−ディジタル変換器に
    印加されるアナログ入力信号に対応する別の２進信号と
    比較することにより誤差信号を発生する手段、ならびに
    誤差信号に応答して、上記較正用ルックアップ・テーブ
    ルに記憶された補償済み２進信号を補正する手段を含む
    ことを特徴とするディジタル較正装置。
  21. 【請求項２１】 較正完了後、上記較正用ルックアップ
    ・テーブルの記憶データを上記多段アナログ−ディジタ
    ル変換器のルックアップ・テーブルに書き込む手段を含
    む請求項２０記載のディジタル較正装置。
  22. 【請求項２２】 ２進較正信号と比較される２進信号を
    上記別の２進信号として発生するランダム・シーケンス
    発生器、ならびに上記ランダム２進信号を上記多段アナ
    ログ−ディジタル変換器に印加されるアナログ入力信号
    に変換する手段を含む請求項２０記載のディジタル較正
    装置。
  23. 【請求項２３】 上記多段アナログ−ディジタル変換器
    に印加するためのランダムアナログ信号を上記アナログ
    入力信号として発生するランダム信号発生器、ならびに
    上記ランダム・アナログ信号を上記２進較正信号と比較
    するための上記別の２進信号に変換する手段を含む請求
    項２０記載のディジタル較正装置。
  24. 【請求項２４】 誤差信号に応答する上記手段が、上記
    多段アナログ−ディジタル変換器の各変換段からの２進
    変換信号に更に応答して、上記較正用ルックアップ・テ
    ーブルに記憶された補償済み２進信号を補正し、この補
    正された補償済み２進信号を上記多段アナログ−ディジ
    タル変換器の上記ルックアップ・テーブルに記憶させる
    プロセッサを含んでいる請求項２０記載のディジタル較
    正装置。
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