KR0157123B1 - 디지탈 보상형 멀티 비트 시그마 델타 아날로그 디지탈 변환기 - Google Patents

디지탈 보상형 멀티 비트 시그마 델타 아날로그 디지탈 변환기 Download PDF

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Abstract

본 발명은 클럭신호에 응답하여 클럭신호의 하이상태에서 샘플링하고 로우상태에서 샘플링된 신호를 홀딩하는 샘플 앤드 홀딩 수단; 클럭신호에 응답하여 상기 홀딩된 신호를 디지탈신호로 변환하여 디지탈신호를 발생하는 아날로그 디지탈 변환기; 클럭신호에 응답하여 상기 아날로그 디지탈 변환기에서 출력된 디지탈신호에 의해 상기 샘플 앤드 홀딩수단에서 제공되는 홀딩된 신호를 재구성하여 재구성 아날로그 신호를 출력하는 멀티 비트 디지탈 아날로그 변환기; 아날로그 디지탈 변환기로부터 제공되는 디지탈신호를 입력하여 디지탈 정정하고 정정된 디지탈 신호를 출력하는 디지탈 정정수단; 정정된 디지탈신호와 디지탈 보상신호를 가산하여 디지탈 보상된 디지탈신호를 출력하는 가산수단; 및 클럭신호에 응답하여 정정된 디지탈신호에 응답하는 대응되는 디지탈 보상신호를 발생하여 가산수단에 제공하는 디지탈 보상수단을 구비한 것을 특징으로 한다.
따라서, 본 발명에서는 전력소모를 줄일 수 있고 하드웨어의 감소효과를 얻을 수 있다.

Description

디지탈 보상형 멀티 비트 시그마 델타 아날로그 디지탈 변환기
제1도는 종래의 보상형 아날로그 디지탈 변환기의 구성을 나타낸 블록도.
제2도는 본 발명에 의한 디지탈 보상형 멀티 비트 시그마 델타 아날로그 디지탈 변환기의 구성을 나타낸 블록도.
제3도는 제2도의 디지탈 보상수단의 구성을 보다 구체적으로 나타낸 블록도.
본 발명은 디지탈 보상형 멀티 비트 시그마 델타 아날로그 디지탈 변환기에 관한 것으로서, 특히 아날로그 변환기의 에러 데이터를 재순환(Recyclic) 아날로그 디지탈 변환기를 사용하여, 디지탈 정정 및 보상을 수행함으로써, 낮은 오버샘플링 비율과 적은 하드웨어 구성이 가능한 디지탈 보상형 멀티 비트 시그마 델타 아날로그 디지탈 변환기에 관한 것이다.
디지탈 오디오(CD:Compact Disk player, DAT:Digital Audio Tape player, MD:Mini Disk player, DCC)의 발달에 따라 오디오 주파수 대역(20 KHz)에서 고해상도(16-18bit)의 아날로그 디지탈 변환의 요구가 점차 증가하게 되었다. 그러나, 이러한 고해상도는 일반적인 VLSI 기술로는 외부 트리밍(Trimming)없이 얻기가 상당히 어려운 수준이었다.
이러한 문제를 해결하기 위하여 등장한 기술이 오버샘플링(Oversampling)과 노이즈 샤핑(Noise Shaping) 기술을 조합하여 만든 시그마 델타 아날로그 디지탈 변환기(Sigma-Delta ADC)이다. 이 방식은 일반적으로 내부에 1bit ADC와 1bit DAC로 구성되어 있기 때문에 근본적으로 선형성 문제를 해결하고 있어, 이미 많은 오디오 분야에 적용되고 있다.
그러나, 이러한 1bit Sigma-Delta ADC는 고해상도를 얻기 위하여, 오버샘플링(Oversampling) 비율(Ratio)를 64배 또는 256배로 크게 하여야 할 뿐만 아니라, 차수도 2차 이상 사용하여야 한다. 이런 문제로 디지탈 회로부(Decimation Filter)의 클럭 주파수가 256Fs 또는 512Fs로 높아져서 많은 전류소모를 하게 될 뿐 아니라, 안정도에 있어서도 많은 문제를 일으킬 수 있으므로 변조기의 필터 계수를 구하는데 각별한 주의가 요구된다. 이 방식과는 달리 멀티 비트을 사용한 Sigma-Delta ADC는 양자화 노이즈를 보다 랜덤하게 할 수 있으며 (1bit의 경우, 차수가 높아야만 패턴 노이즈(pattern noise)를 없앨 수 있음), 피드백 루프(feedback loop)를 비교적 쉽게 안정시킬 수 있을 뿐아니라, 상대적으로 오버샘플링 비율(Oversampling Ratio)를 낮출 수 있고, 따라서 아날로그 회로부(특히 Opamp)의 설계 스펙(Spec)이 쉽게 된다.
그러나, 이러한 장점에도 불구하고, 멀티 비트 ADC가 일반적이지 못한 이유는 내부 멀티비트 DAC의 선형성이 전체 특성을 좌우하게 됨으로, 이러한 문제를 해결하기 위하여, 트리밍방법, 랜덤아이징 방법, 평균방법등이 제시되었으나, 이러한 것들은 아날로그 또는 디지탈 회로의 복잡성을 더하게 되어, 디지탈 정정 방법이 제시되기에 이르렀다.
제1도를 참조하면, 종래의 데시메이션 필터를 사용한 멀티 비트 시그마 델타 ADC의 보상값 산출에 관련되는 구성은 클럭(CLK)을 입력하여 카운팅하는 4비트 카운터(10), 카운터(10)의 출력을 입력하여 디지탈 아날로그 변환하는 4비트 디지탈 아날로그 변환기(12), 디지탈 아날로그 변환기의 출력신호와 기준신호를 가산하는 가산수단(14), 가산수단(14)의 출력을 샘플링하는 샘플링수단(16), 샘플링된 신호를 디지탈 변환하는 4비트 아날로그 디지탈 변환기(18), 아날로그 디지탈 변환기(18)의 출력에 응답하여 포지티브 기준신호(Vref+)와 네가티브 기준신호(Vref-)를 선택하는 선택수단(20), 아날로그 디지탈 변환기(18)의 출력신호를 데시메이션 필터링하여 18비트의 디지탈신호로 출력하는 데시메이션 필터(22), 18비트의 디지탈신호와 카운터(10)에서 제공되는 4비트 디지탈신호를 감산하여 10비트의 디지탈신호를 발생하는 18비트 풀가산기(24), 상기 카운터(10)의 출력에 의해 어드레싱되고 기입제어신호에 응답하여 상기 10비트의 디지탈신호를 저장하는 메모리(26)를 포함한다.
그러나, 종래 기술로 제시되는 멀티 비트 시그마 델타(Multibit Sigma-Delta) ADC에서는 DAC의 비선형성(Nonilinearity)를 보상(Calibration)하기 위하여 내부 1비트 시그마 델타 ADC를 사용하게 됨에 따라, 보상을 위한 데시메이션 필터(Decimation Filter)를 따로 사용해야 할 뿐만 아니라, 충분히 정확한 에러 데이터를 얻기 위하여 높은 클럭, 예를 들면 1bit 시그마 델타 ADC를 사용함에 따라, 128Fs 또는 256Fs의 오버 샘플링 비율이 필요하게 된다.
본 발명의 목적은 이와 같은 문제점을 해결하기 위하여 디지탈 아날로그 변환기의 에러 데이터를 재순환(Recyclic) 아날로그 디지탈 변환기를 사용하여, 디지탈 정정 및 보상을 수행함으로써, 낮은 오버샘플링 비율과 적은 하드웨어 구성으로 원하는 기능을 수행할 수 있는 디지탈 보상형 멀티 비트 시그마 델타 아날로그 디지탈 변환기를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명에 의한 변환기는 클럭신호의 하이상태에서 샘플링하고 로우상태에서 샘플링된 신호를 홀딩하는 샘플 앤드 홀딩 수단; 클럭신호에 응답하기 상기 홀딩된 신호를 디지탈신호로 변환하여 디지탈신호를 발생하는 아날로그 디지탈 변환기; 클럭신호에 응답하여 상기 아날로그 디지탈 변환기에서 출력된 디지탈신호에 의해 상기 샘플 앤드 홀딩수단에서 제공되는 홀딩된 신호를 재구성하여 재구성 아날로그 신호를 출력하는 멀티 비트 디지탈 아날로그 변환기; 아날로그 디지탈 변환기로부터 제공되는 디지탈신호를 입력하여 디지탈 정정하고 정정된 디지탈 신호를 출력하는 디지탈 정정수단; 정정된 디지탈신호와 디지탈 보상신호를 가산하여 디지탈 보상된 디지탈신호를 출력하는 가산수단; 및 클럭신호에 응답하여 정정된 디지탈신호에 응답하는 대응되는 디지탈 보상신호를 발생하여 가산수단에 제공하는 디지탈 보상수단을 구비한 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.
제2도는 본 발명에 의한 디지탈 보상형 멀티 비트 시그마 델타 아날로그 디지탈 변환기의 구성을 나타낸다. 제2도의 변환기는 크게 가산기(30), 샘플 앤드 홀딩수단(32), 제1내지 제3스위칭 수단(34, 36, 38), N비트 아날로그 디지탈 변환기(40), N비트 디지탈 아날로그 변환기(42), 디지탈 정정수단(44), 및 디지탈 보상수단(46)을 포함한다.
보상제어신호(CAL)이 로우상태로 DAC(42)에서 발생한 비선형 에러 데이터를 디지탈 정정수단(44) 및 디지탈 보상수단(46)에서 보상을 해주게 된다. 여기서 사용된 N-bit은 주로 4bit을 사용하게 되는데, 이것은 N-bit ADC(40)가 주로 플래쉬형으로 구성되기 때문에, 이것에 따라 하드웨어의 복잡성을 고려하여야 할 뿐만 아니라 DAC(42)의 에러를 보상하기 위해 산출된 보상값을 저장하기 위한 SRAM과 같은 메모리의 사이즈도 적절히 선택되어야 하기 때문이다.
제3도는 제2도의 디지탈 보상수단의 구성을 보다 구체적으로 나타낸다. 제3도에서 변환기는 샘플 앤드 홀딩수단(32), 플래쉬 아날로그 디지탈 변환기(40), 멀티비트 디지탈 아날로그 변환기(42), 디지탈 정정수단(44), 디지탈 보상수단(46), 가산수단(48)을 포함한다.
샘플 앤드 홀딩수단(32)는 클럭신호(Q1)에 응답하여 클럭신호의 하이상태에서 샘플링하고 로우상태에서 샘플링된 신호를 홀딩한다.
플래쉬 아날로그 디지탈 변환기(40)는 클럭신호(Q1)에 응답하여 상기 홀딩된 신호를 디지탈신호로 변환하여 4비트의 디지탈신호를 발생한다.
멀티비트 디지탈 아날로그 변환기(42)는 클럭신호(Q1)에 응답하여 플래쉬 아날로그 디지탈 변환기(40)에서 출력된 4비트 디지탈신호에 의해 샘플 앤드 홀딩수단(32)에서 제공되는 홀딩된 신호를 재구성하여 재구성 아날로그 신호를 출력한다.
디지탈 정정수단(44)은 플래쉬 아날로그 디지탈 변환기(40)로부터 제공되는 4비트 디지탈신호를 입력하여 디지탈 정정하고 16비트의 디지탈 신호를 출력한다.
디지탈 보상수단(46)은 클럭신호(Q1)에 응답하여 정정된 16비트의 디지탈신호의 상위 4비트 신호에 응답하는 대응되는 디지탈 보상신호를 발생한다.
가산수단(48)은 디지탈 정정된 16비트의 신호와 16비트의 디지탈 보상신호를 가산하여 디지탈 보상된 16비트의 신호를 발생한다.
디지탈 보상수단(40)은 디지탈 정정수단(44)에서 출력되는 16비트의 디지탈 신호 중 상위 4비트신호에 의해 지정된 장소에 기입제어신호(Q1*WR)에 응답하여 9비트의 산출된 보상값을 저장하는 9*4메모리(46A), 가산수단(48)에서 출력되는 16비트 디지탈신호를 반올림하여 9비트의 보상값을 메모리(46A)에 전달하는 반올림수단(46B), 가산수단(48)에서 출력되는 16비트의 디지탈신호를 클럭신호(Q1)에 응답하여 저장하고 저장된 신호를 상기 가산수단(48)에 제공하는 레지스터(46C)를 포함한다.
여기서 제3도의 샘플 앤드 홀딩수단(32)는 제2도의 H1(z)로 표시되어지는 2차 또는 고차의 스위칭 캐패시터 필터 중 최종단을 공통으로 사용하는 것이 가능하다.
먼저 4bit MDAC(42)은 2진 웨이팅(Binary Weighting) 방식으로 캐패시터 어레이(Capacitor Array)가 구성되는데, 이러한 구성함으로써 유니트 어레이(Unit Array)를 사용하는 경우보다 보상용 메모리(Calibration SRAM)의 사이즈를 반으로 줄일 수 있게 된다.
이 캐패시터 어레이의 각 캐패시터 간의 에러를 S/H-ADC-MDAC-S/H-ADC-MDAC-S/H-ADC-MDAC-S/H-ADC로 3번에 걸쳐 재순환하고 난 후 디지탈 정정수단(44)를 거치면, 16bit의 에러 데이터가 출력되게 되고, 이값을 가산수단(48) 및 레지스터(46C)를 통하여 누산한 후, 하위 9bit (캐패시터 미스 매칭을 +/- .4%로 했을 경우 유효 bit수 임)를 반올리수단(46B)을 통하여 반올림하여서 메모리(46A)에 저장한다. 이 값은 정상동작시 4bit ADC(40)의 출력에서 16bit 가산수단(48)를 사용하여 감산한 후 출력되어 데시메이션 필터(Decimation Filter)에 입력되게 된다.
이때 데시메이션 필터의 구성이 멀티 비트 방식이면 바로 16bit을 출력하고, 싱크 필터(Sinc Filter)와 같은 멀티플라이어(Multiplier tree)구조이면, 디지탈 변조기를 사용하여 4bit 수준으로 줄여서 내보낼 수 있다. 이것은 선택은 전적으로 후단에 접속되는 데시메이션 필터의 구조에 의해 결정 된다.
이와 같은 본 발명의 방식은 상술한 기존 방식에 비하여, 변조기의 로우패스필터를 구성하고 있는 연산증폭기의 스펙 중 세팅 시간을 256Fs에서 16Fs로 줄일 수 있기 때문에 전력 소모를 획기적으로 줄일 수 있을 뿐 아니라, 보상을 위한 데시메이션 필터가 필요하지 않기 때문에 상당한 하드웨어의 감소효과가 있다.

Claims (2)

  1. 클럭신호에 응답하여 클럭신호의 하이상태에서 샘플링하고 로우상태에서 샘플링된 신호를 홀딩하는 샘플 앤드 홀딩 수단; 상기 클럭신호에 응답하여 상기 홀딩된 신호를 디지탈신호로 변환하여 디지탈신호를 발생하는 아날로그 디지탈 변환기; 상기 클럭신호에 응답하여 상기 아날로그 디지탈 변환기에서 출력된 디지탈신호에 의해 상기 샘플 앤드 홀딩수단에서 제공되는 홀딩된 신호를 재구성하여 재구성 아날로그 신호를 출력하는 멀티 비트 디지탈 아날로그 변환기; 상기 아날로그 디지탈 변환기로부터 제공되는 디지탈신호를 입력하여 디지탈 정정하고 정정된 디지탈 신호를 출력하는 디지탈 정정수단; 상기 정정된 디지탈신호와 디지탈 보상신호를 가산하여 디지탈 보상된 디지탈신호를 출력하는 가산수단; 및 상기 클럭신호에 응답하여 정정된 디지탈신호에 응답하는 대응되는 상기 디지탈 보상신호를 발생하여 상기 가산수단에 제공하는 디지탈 보상수단을 구비한 것을 특징으로 하는 디지탈 보상형 멀티 비트 시그마 델타 아날로그 디지탈 변환기.
  2. 제1항에 있어서, 상기 디지탈 보상수단은 상기 디지탈 정정수단에서 출력되는 의해 지정된 장소에 기입제어신호에 응답하여 산출된 보상값을 저장하는 메모리; 상기 가산수단에서 출력되는 디지탈신호를 반올림하여 얻은 보상값을 상기 메모리에 전달하는 반올림수단; 상기 가산수단에서 출력되는 디지탈신호를 상기 클럭신호에 응답하여 저장하고 저장된 신호를 상기 가산수단에 제공하는 레지스터를 구비하는 것을 특징으로 하는 디지탈 보상형 멀티 비트 시그마 델타 아날로그 디지탈 변환기.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6154497A (en) * 1996-12-19 2000-11-28 Texas Instruments Incorporated Method and system for analog to digital conversion
US6501404B2 (en) 2001-01-08 2002-12-31 Agilent Technologies, Inc. System and method for encoding an input data stream by utilizing a predictive, look-ahead feature
JP2003060509A (ja) * 2001-08-10 2003-02-28 Teac Corp ディジタル信号のエラー補償装置及び方法
US6946983B2 (en) * 2002-04-26 2005-09-20 Telefonaktiebolaget L M Ericcson Digital-to-analog converter having error correction
EP1471332A1 (en) * 2003-04-17 2004-10-27 Dialog Semiconductor GmbH Digital interface for an angular sensor
US7362247B2 (en) * 2005-05-06 2008-04-22 Agere Systems Inc. Digital correction of nonlinearity errors of multibit delta-sigma digital to analog converters
US8106800B2 (en) * 2008-02-21 2012-01-31 Honeywell International Inc. Self-calibrating signal reconstruction system
DE102008038690A1 (de) * 2008-08-12 2010-02-18 Prüftechnik Dieter Busch AG Vorrichtung und Verfahren zur Maschinendiagnostik mittels Schwingungsmessung
US8659455B2 (en) * 2012-05-30 2014-02-25 Infineon Technologies Ag System and method for operating an analog to digital converter
US11942960B2 (en) * 2022-01-31 2024-03-26 Analog Devices, Inc. ADC with precision reference power saving mode

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4612533A (en) * 1985-06-12 1986-09-16 The United States Of America As Represented By The Secretary Of The Air Force Harmonic distortion reduction technique for data acquistion
US4903023A (en) * 1985-11-06 1990-02-20 Westinghouse Electric Corp. Subranging analog-to-digital converter with digital error correction
US4908621A (en) * 1988-07-06 1990-03-13 Tektronix, Inc. Autocalibrated multistage A/D converter
US5017920A (en) * 1989-05-05 1991-05-21 Rockwell International Corporation High-speed modified successive approximation analog to digital converter
US5047772A (en) * 1990-06-04 1991-09-10 General Electric Company Digital error correction system for subranging analog-to-digital converters
US5381148A (en) * 1993-07-12 1995-01-10 Analog Devices, Inc. Method and apparatus for calibrating a gain control circuit
KR970005828B1 (ko) * 1993-12-31 1997-04-21 김정덕 파이프 라인 구조의 다단 아날로그/디지탈 변환기

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Publication number Publication date
JP3318219B2 (ja) 2002-08-26
US5936561A (en) 1999-08-10
JPH09223968A (ja) 1997-08-26
KR970055591A (ko) 1997-07-31

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