JP4890561B2 - 補正dacを含むデジタル補正sar変換器 - Google Patents
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Description
補正されていない従来型SAR変換器においては、最終結果は、理想保持ビット重みの合計である。例えば、結果101011を出力する6ビット変換器に対して、この結果の値は32+8+2+1=43であるとされる。しかしながら、この変換器に対して、実際のビット重みは32.5、16.0、8.4、4.0、2.1および1であることがわかっているとする。デジタル補正変換器は、保持ビットの実際重みを互いに加算し32.5+8.4+2.1+1=44、次いでその結果を代表する適当なデジタル値を出力することによって、最終結果を決定する。そうすると、最終結果、デジタル式で補正された2値結果は、101100である。
好ましくは、補正DACは、ゼロからフルスケールまでわずかに数LSBの範囲である出力を有する。
a.逐次近似変換の一部として少なくとも1回のビットトライアルを実行するために、逐次近似変換器を使用するステップ、
b.逐次近似変換器内の実際のビット重みと、それらの理想値との不一致を補償する変換補正器出力値を形成するステップ、
c.逐次近似変換器に供給される補正を形成するために、変換補正器出力の値拘束表現を使用するステップ、および
d.逐次近似変換を継続するステップを含む、アナログ‐デジタル変換を実行する方法が提供される。
a.逐次近似変換の一部として複数回のビットトライアルを実行するステップ、
b.前記ビットトライアルから得られる実際重みを特定して、残差を計算するステップ、
c.アナログ‐デジタル変換器に適用される補正を形成するために、残差を使用するステップ、および
d.逐次近似ビットトライアルを完了させるステップを含む、アナログ‐デジタル変換を実行する方法が提供される。
本発明を、非限定の例だけを用いて、添付の図面を参照して、さらに詳細に説明する。
図1は、ADCの最上レベル図を示す。ブロック1は逐次変換エンジンを示し、これにはSAR変換器の主構成要素を形成する、DAC2、コンパレータ4、および逐次近似レジスタ6が含まれる。ブロック2は変換補正器を示し、これには(理想に対して)実際のビット重みの代表値を含むROM10と、これらのビット重みを加算するためのアキュムレータ(accumulator)12とが含まれる。制御ロジック14は、これらのブロックによって共有されており、当業者には知られているものである。補正DAC20は、コンパレータ4によって比較される電圧を修正するために設けられており、アキュムレータ12の出力に対して応答性がある。ブロック1およびそのDACは、任意のADC/DAC技術で形成することが可能であり、それゆえに詳細な説明は必要でない。なお、DAC2は、スイッチドキャパシタ技術における実装に、特に適していることを理解すべきである。
補正DAC20の追加によって、ADCの動作は、以下のようになる。通常のデジタル補正された変換器に関して、各ビットトライアル後に、ビットを保持すべき場合には、そのビットの現実の重みがROMから引き出されて、アキュムレータ内で、以前に保持されたすべての重みの合計に加算される。しかしながら、この累算された合計の一部分、例えば、小数点の後に続く、結果の部分(または1LSB未満の残余)である「残差」が計算されて、変換エンジンのアナログ部分へ出力するために、補正DACに対して利用可能にされる。
残差DACにおけるサブLSBビットの数より、多数のサブLSBビットを備えるアキュムレータを有するのがより効率的であり得る。
先に注記したように、逐次近似変換エンジンは冗長性を必要とする。これは、当業者には知られている方法、例えば、冗長ビットの挿入によるか、または2未満の基数の変換エンジンを使用することによって、行うことができる。
Claims (7)
- 複数ビットを有するデジタル−アナログ変換器(2)を含む逐次近似エンジン(ブロック1)であって、複数のビットトライアルが該逐次近似エンジンにより実行され、あるビットトライアルについて結果がコンパレータ(4)に提供されコンパレータの応答に応じてそのビットが保持されまたは除外されるものである、前記逐次近似エンジンと、
変換補正器(ブロック2)と、
前記逐次近似エンジンと通信する、補正デジタル−アナログ変換器(20)とを含み、 逐次近似アナログデジタル変換中に、ビットトライアルの結果として1つのビットが保持されたとき、そのビットの実際ビット重みを表わす値が、それまでの逐次近似変換中に保持されたビットの実際ビット重みを表わす変換補正器の出力値を形成するために用いられるか、または、そのビットの実際ビット重みと理想ビット重みとの差を表わす値が、それまでの逐次近似変換中に保持されたビットの実際ビット重みと理想ビット重みとの差を表わす変換補正器の出力値を形成するために用いられ、
変換補正器出力値は、デジタル−アナログ変換器の最下位ビット(LSB)より小さい値を表わす残差(residue)と、整数部分とからなるものであり、
アナログ−デジタル変換器は、変換補正器出力を打ち切って、残差、または範囲内となるように整数部の境界を定めて得られた残差および整数部を、補正デジタル−アナログ変換器(20)へ入力として提供するように構成されたものであり、補正デジタル−アナログ変換器は、逐次近似エンジンに供給されて逐次近似エンジン内のコンパレータ(4)に提示され次のビットトライアルのためにアナログ信号を修正するために使用される信号を生成し、一定の数のビットについてビットトライアルを実行し、対応する変換補正器出力を形成した後に、アナログ−デジタル変換器が残余のビットについてビットトライアルを実行するように適合されており、前記残余のビットは冗長性を含むものであることを特徴とする、アナログ−デジタル変換器。 - メモリ(10)が、逐次近似エンジンのビット重みの実際値を記憶し、前記逐次近似エンジンによって保持されたビット重みの実際値が合計されて変換補正器出力値が形成される、請求項1に記載のアナログ‐デジタル変換器。
- 変換補正値が、逐次近似エンジンのDAC(2)の出力と、前記逐次近似エンジンのコンパレータ(4)における基準入力との差を増大させるように、逐次近似エンジン(ブロック1)に適用される、請求項1または2に記載のアナログ−‐デジタル変換器。
- アナログ−デジタル変換器が、逐次近似変換過程中にトライアル値を提示するための第1のスイッチドキャパシタアレイ(42、46)を含むとともに、補正デジタル−アナログ変換器が、前記第1のスイッチドキャパシタアレイと通信するさらに別のアレイ(40)内に、複数のスイッチドキャパシタとして形成される、請求項1〜3のいずれか1項に記載のアナログ−デジタル変換器。
- アナログ−デジタル変換器への少なくともいくつかの入力に対して、そうでなければ非保持の後続ビット重みが次いで保持されるように、補正値が逐次近似エンジンに適用される、請求項1〜4のいずれか1項に記載のアナログ−デジタル変換器。
- a.逐次近似変換の一部として複数回のビットトライアルをデジタル−アナログ変換器を使用して実行し、あるビットトライアルについてデジタル−アナログ変換器の出力をコンパレーターに供給し、コンパレーターの応答に依存して当該ビットを保持または除外するステップ、
b.1つのビットが保持されたとき、そのビットの実際ビット重みを表わす値を、逐次近似変換中にそれまでに保持されたビットの実際ビット重みを表わす変換補正値を形成するために用いるか、または、そのビットの実際ビット重みと理想ビット重みとの差を表わす値を、逐次近似変換中にそれまでに保持されたビットの実際ビット重みと理想ビット重みとの差を表わす変換補正値を形成するために用いるステップ、ここにおいて変換補正値は、デジタルアナログ変換器の最下位ビット(LSB)より小さい値を表わす残差(residue)と、整数部分とからなるものであり、
c.補正デジタル−アナログ変換器への入力として、範囲内となるように整数部の境界を定めて得られた、残差、または、残差および整数部を供給するために、変換補正値を打ち切るステップ、
d.アナログ−デジタル変換器内のコンパレーターにおける電圧を修正するための信号を発生させるために補正デジタルアナログ変換器を使用するステップ、および
e.所定の数のビットについてビットトライアルを実行し、対応する変換補正値を生成した後に、アナログ−デジタル変換器が、残余のビットのビットトライアルを実行し、前記残余のビットは冗長性を含むものであることを特徴とする、逐次近似変換アナログ−デジタル変換器を使用したアナログ−デジタル変換を実行する方法。 - 逐次近似過程の一部として、ADCによってコンパレーターに生成される電圧から、生成された信号が差し引かれる、請求項6に記載の方法。
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