KR20160058140A - 파이프라인식 연속 아날로그-투-디지털 변환기 - Google Patents

파이프라인식 연속 아날로그-투-디지털 변환기 Download PDF

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Abstract

다중스테이지 아날로그-투-디지털 데이터 변환(multistage analog-to-digital data conversion)을 제공하기 위한 시스템이 개시되며, 이 시스템은 제 1 기준 신호를 이용하여 제 1 수의 최상위 비트들로 아날로그 입력 신호를 프로세싱하고 제 1 스테이지 잔차(residue) 신호를 출력하도록 구성된 제 1 스테이지 유닛; 상기 제 1 스테이지 잔차 신호를 수신하여 제 2 기준 신호를 이용하여 제 2 수의 잔여 최하위 비트들로 프로세싱하도록 구성된 제 2 스테이지 유닛; 수동(passive) 엘리먼트로 상기 제 2 스테이지 유닛 상에서 상기 제 1 스테이지 유닛으로부터 수신된 제 1 스테이지 잔차 신호를 샘플링하도록 구성된 샘플링 유닛; 및 상기 제 1 수의 최상위 비트들 및 상기 제 2 수의 잔여 최하위 비트들의 결합인 디지털 값을 출력하도록 구성된 출력 유닛을 포함한다.

Description

파이프라인식 연속 아날로그-투-디지털 변환기{PIPELINED SUCCESSIVE APPROXIMATION ANALOG TO DIGITAL CONVERTER}
[0001] 본 발명은 데이터 변환기들에 관한 것으로서, 보다 구체적으로는, 파이프라인식 연속 근사 아날로그-투-디지털 변환기들(pipelined successive approximation analog-to-digital converters)에 관한 것이다.
[0002] SAR(successive approximation register) ADC(analog-to-digital converters)는 중간 속도 및 중간 내지 고해상도 애플리케이션에 대한 전력-효율적 후보로서 널리 이용되었다. 기술에 의해 부과되는 속도 제한을 극복하기 위해, 시간-인터리빙(time-interleaving)이 종종 SAR ADC들에 대해 이용되었다. 그러나 구성 시간 인터리빙 SAR ADC 코어들(서브-ADC들)의 수가 증가하고 그리고/또는 파이프라인 SAR ADC에서의 능동 엘리먼트들의 이용에 따라 몇 개의 문제점들이 나타났다. 직접 시간-인터리빙을 갖는 알려진 문제들은 증가된 입력 로딩, 엄격한 서브-ADC 매칭 및 타이밍 스큐 요건들, 증가된 전력 및 증가된 면적을 포함한다. 또한, 증폭을 제공하는데 통상적으로 이용되는 능동 엘리먼트들을 이용하는 파이프라이닝(pipelining)은 열등한 전력 효율 및 변하는 환경에 따른 복잡한 에러 교정의 필요성을 초래한다.
[0003] 본 발명은 수동 엘리먼트들만으로 파이프라이닝되는 다중스테이지 아날로그-투-디지털 데이터 변환(multistage analog-to-digital data conversion)을 제공한다.
[0004] 일 실시예에서, 다중스테이지 아날로그-투-디지털 데이터 변환을 제공하기 위한 시스템이 개시된다. 이 시스템은 제 1 기준 신호를 이용하여 제 1 수의 최상위 비트들로 아날로그 입력 신호를 프로세싱하고 제 1 스테이지 잔차(residue) 신호를 출력하도록 구성된 제 1 스테이지 유닛; 제 1 스테이지 잔차 신호를 수신하고 제 2 기준 신호를 이용하여 제 2 수의 잔여 최하위 비트들로 프로세싱하도록 구성된 제 2 스테이지 유닛; 수동(passive) 엘리먼트로 제 2 스테이지 유닛 상에서 제 1 스테이지 유닛으로부터 수신된 제 1 스테이지 잔차 신호를 샘플링하도록 구성된 샘플링 유닛; 및 제 1 수의 최상위 비트들 및 제 2 수의 잔여 최하위 비트들의 결합인 디지털 값을 출력하도록 구성된 출력 유닛을 포함한다.
[0005] 다른 실시예에서, 다중스테이지 아날로그-투-디지털 변환을 제공하기 위한 방법이 개시된다. 이 방법은 제 1 스테이지에서 제 1 기준 신호를 이용하여 제 1 수의 최상위 비트들로 아날로그 입력 신호를 프로세싱하는 단계; 제 1 스테이지에서 제 1 잔차 신호를 출력하는 단계; 제 1 스테이지 잔차 신호를 수신하고 제 2 스테이지에서 제 2 기준 신호를 이용하여 제 2 수의 잔여 최하위 비트들로 제 1 스테이지 잔차 신호를 프로세싱하는 단계 ― 제 1 스테이지로부터 수신된 제 1 스테이지 잔차 신호는 어떠한 능동 엘리먼트들도 이용하지 않고 제 2 스테이지 상에서 샘플링됨 ― ; 및 제 1 수의 최상위 비트들 및 제 2 수의 최하위 비트들의 결합인 디지털 값을 출력하는 단계를 포함한다.
[0006] 다른 실시예에서, 다중스테이지 아날로그-투-디지털 변환을 제공하기 위한 장치가 개시된다. 이 장치는 제 1 스테이지에서 제 1 기준 신호를 이용하여 제 1 수의 최상위 비트들로 아날로그 입력 신호를 프로세싱하기 위한 수단; 제 1 스테이지에서 제 1 잔차 신호를 출력하기 위한 수단; 제 1 스테이지 잔차 신호를 수신하고 제 2 스테이지에서 제 2 기준 신호를 이용하여 제 2 수의 잔여 최하위 비트들로 제 1 스테이지 잔차 신호를 프로세싱하기 위한 수단 ― 제 1 스테이지로부터 수신된 제 1 스테이지 잔차 신호는 어떠한 능동 엘리먼트들도 이용하지 않고 제 2 스테이지 상에서 샘플링됨 ― ; 및 제 1 수의 최상위 비트들 및 제 2 수의 최하위 비트들의 결합인 디지털 값을 출력하기 위한 수단을 포함한다.
[0007] 또 다른 실시예에서, 어떠한 능동 엘리먼트들 없이 파이프라이닝되는 다중스테이지 아날로그-투-디지털 변환을 제공하기 위한 방법이 개시된다. 이 방법은 제 1 스테이지에서 제 1 기준 신호를 이용하여 제 1 수의 최상위 비트들로 아날로그 입력 신호를 프로세싱하는 단계; 제 1 스테이지로부터의 제 1 잔차 신호를 출력하는 단계; 제 1 스테이지 잔차 신호를 수신하고 제 2 스테이지에서 제 2 기준 신호를 이용하여 제 2 수의 잔여 최하위 비트들로 제 1 스테이지 잔차 신호를 프로세싱하는 단계 ― 제 1 스테이지로부터 수신된 제 1 스테이지 잔차 신호는 어떠한 능동 엘리먼트들도 이용하지 않고 제 2 스테이지 상에서 샘플링되고, 제 1 기준 신호는 제 2 스테이지에 대한 제 2 기준 신호를 생성하도록, 2의 '최상위 비트들의 제 1 수' 거듭제곱으로 나눠짐 ― ; 및 제 1 수의 최상위 비트들 및 제 2 수의 잔여 최하위 비트들의 결합인 디지털 값을 출력하는 단계를 포함한다.
[0008] 본 발명의 다른 특징들 및 이점들은 예로서 본 발명의 양상들을 예시하는 본 설명으로부터 자명해질 것이다.
[0009] 구조 및 동작 둘 다에 관한 본 발명의 세부사항들은, 유사한 참조 번호들이 유사한 부분들을 지칭하는 첨부된 추가의 도면들의 검토에 의해 부분적으로 모아질 수 있다.
[0010] 도 1은 능동 엘리먼트들 없이 파이프라이닝되는 M-비트, 2-스테이지 아날로그-투-디지털 변환기 아키택처의 기능적 블록도이다.
[0011] 도 2는 능동 엘리먼트들 없이 파이프라이닝되는 M-비트, 2-스테이지 SAR(successive approximation register) ADC(analog-to-digital converter)의 상세한 기능적 블록도이다.
[0012] 도 3은 능동 엘리먼트들 없이 파이프라이닝되는 3-스테이지, d-비트 SAR ADC의 상세한 기능적 블록도이다.
[0013] 위에서 설명된 바와 같이, 기술에 의해 부과되는 속도 제한을 해결하기 위해 SAR ADC에 대해 이용되었던 구성 시간 인터리빙된 SAR ADC 코어들의 수의 증가, 및/또는 파이프라인 SAR ADC에서 능동 엘리먼트들의 이용에 따른 몇 개의 문제점들이 나타났다. 직접 시간-인터리빙을 갖는 알려진 문제들은 증가된 입력 로딩, 엄격한 서브-ADC 매칭 및 타이밍 스큐 요건들, 증가된 전력 및 증가된 면적을 포함한다. 또한, 능동 엘리먼트들을 이용하는 파이프라이닝은 열등한 전력 효율 및 변하는 환경에 따른 복잡한 에러 교정의 필요성을 초래한다. 여기서 설명되는 바와 같은 특정한 실시예들은, 능동 엘리먼트들을 이용하는 종래의 시간-인터리빙 및 파이프라이닝의 단점들을 더 작은 면적 및 전력으로 해결하면서도 속도 개선을 제공한다. 이 설명을 읽은 후에, 다양한 구현들 및 애플리케이션에서 본 발명을 어떻게 구현하는지가 자명하게 될 것이다. 본 발명의 다양한 구현들이 여기서 설명되지만, 이들 구현들은 제한이 아닌 단지 예로서 제시된다는 것이 이해될 것이다. 이에 따라, 다양한 구현들의 이러한 상세한 설명은 본 발명의 범위 또는 폭을 제한하는 것으로 해석되어선 안 된다.
[0014] 일 실시예에서, 데이터 변환기 회로는, 수동 엘리먼트들만으로 파이프라이닝되는 다중스테이지 아날로그-투-디지털 변환(예를 들어, M-비트 변환)을 제공한다. 데이터 변환기 회로는 제 1 스테이지, 제 2 스테이지 및 출력 유닛을 포함한다. 제 1 스테이지는 아날로그 입력 신호를 수신하고, 제 1 기준 신호를 이용하여 제 1 수의 최상위 비트들(즉, M-N 비트들)로 입력 신호를 프로세싱한다. 제 1 스테이지는 또한 제 1 잔차 신호(residue signal)를 출력한다. 제 2 스테이지는 제 1 스테이지 잔차 신호를 수신하고 이를 제 2 기준 신호를 이용하여 제 2 수의 잔여 최하위 비트들(즉, N 비트들)로 프로세싱하며, 제 2 기준 신호는 제 1 스테이지에서 프로세싱되는 비트들의 수의 함수인 배수만큼 제 1 기준 신호보다 더 작도록 조정된다. 또한, 제 1 스테이지로부터 수신된 제 1 잔차 신호는 능동 엘리먼트들에 의해 증폭됨 없이 제 2 스테이지 상에서 샘플링된다. 출력 유닛은 제 1 수의 최상위 비트들 및 제 2 수의 최하위 비트들의 결합인 디지털 값을 출력한다.
[0015] 도 1은 본 발명의 일 실시예에 따른 M-비트, 2-스테이지 아날로그-투-디지털 변환기 아키택처(100)의 기능적 블록도이다. 도 1에서, 제 1 스테이지(110)는 입력 전압들(Vin 및 Vref1) 및 출력 전압들(Vapp1 및 Vres1)로 (M-N)개의 MSB(most significant bits)을 프로세싱하도록 구성된다. 출력 전압(Vapp1)은 제 1 스테이지(110)에서 CDAC(capacitive digital-to-analog converter)의 아날로그 출력 전압이며, 이는 제 1 비교기(130)에 입력되는 제 1 스테이지 SAR ADC의 디지털 출력들에 기초한 입력 신호의 아날로그 근사치이다. 제 1 비교기(130)의 다른 입력은 입력 전압(Vin)이다. 제 1 스테이지로부터의, 입력 전압(Vin 및 Vapp1) 간의 차이인 출력 잔차 전압(Vres1)은 능동 증폭기에 의해 증폭됨 없이 제 2 스테이지(120) 상에서 샘플링된다. 도 1의 실시예에서, 제 1 스테이지의 출력 잔차 전압(Vres1)은 샘플 및 홀드(sample and hold) 스위치(150)와 같은 샘플링 유닛만을 이용하여 제 2 스테이지(120) 상에서 샘플링된다. 다른 실시예들에서, 제 2 스테이지 상에서 제 1 스테이지의 출력 잔차 전압의 샘플링은, 다이오드들, 레지스터들과 같은 다른 수동 엘리먼트들, 또는 트랜지스터들 또는 광전도성 디바이스들과 같은 다른 형태의 스위치들을 이용하여 행해질 수 있다. 샘플링의 완료 시에, 제 2 스테이지(120)는 원래 제 1 샘플의 SAR 프로세싱을 계속하는 반면에, 제 1 스테이지(110)는 독립적으로, 새로운 제 2 샘플에 대한 SAR 샘플링/프로세싱을 개시한다. 제 2 스테이지(120)는 입력 전압들(Vres1 및 Vref2) 및 출력 전압들(Vapp2 및 Vres2)로 N개의 LSB(least significant bits)들을 프로세싱하도록 구성된다. 제 1 스테이지 잔차 전압의 증폭의 부재를 보상하기 위해, 제 2 스테이지에 대한 기준 신호(Vref2)가 적절히 조정된다. 도 1의 예시된 실시예에서, 제 2 스테이지에 대한 기준 신호(Vref2)는, 제 1 스테이지에 대한 기준 신호(Vref1)를 2의 (M-N) 거듭제곱(power)으로 나눈 것과 실질적으로 등가가 되도록 조정된다. 따라서, 몇몇 실시예들에서, 제 2 스테이지에 대한 기준 신호는, 제 1 스테이지에 대한 기준 신호를 2의 '제 1 스테이지에서 프로세싱되는 비트들의 수' 거듭제곱으로 나눈 것으로 세팅된다. 제 2 스테이지에서 CDAC의 아날로그 출력 전압(Vapp2)은 제 2 비교기(140)에 입력된다. 예시된 실시예에서, 제 2 스테이지의 잔차 전압(Vres2)은, 제 2 스테이지가 마지막 스테이지 때문에 이용되지 않는다. 예시된 실시예에서, 제 2 스테이지에 대한 기준 신호가 2의 '제 1 스테이지에서 프로세싱되는 비트들의 수(M-N과 동일함)' 거듭제곱으로 프로그래밍되지만, 제 2 스테이지 기준 신호는 다르게(예를 들어, 1-비트 리던던시가 제 1 스테이지와 제 2 스테이지 사이에 부가되는 경우 2의 'M-N-1' 거듭제곱) 프로그래밍될 수 있다. 다른 실시예에서, 신호 분할기 유닛은, 제 2 기준 신호를 생성하기 위해 제 1 기준 신호를, 2의 '(최상위 비트들의 제 1 수) - (스테이지들 간의 리던던트 비트들(redundant bit)의 수)' 거듭제곱으로 나눈다. 스테이지들 간의 리던던트 비트들은 교정과 같은 몇 개의 목적들을 위해 이용될 수 있다.
[0016] 도 2는 능동 엘리먼트들 없이 파이프라이닝되는 M-비트, 2-스테이지 SAR(successive approximation register) ADC(analog-to-digital converter)(200)의 상세한 기능 블록도이다. 도 2에서 도시된 M-비트, 2-스테이지 SAR ADC(200)의 예시된 실시예는 제 1 스테이지 유닛(202), 제 2 스테이지 유닛(204), 신호 분할기 유닛(250) 및 출력 유닛(280)을 포함한다. M-비트 SAR ADC(200)는 또한 M-비트 SAR ADC(200)의 전체 변환 정밀도를 증가시키기 위해 신호 분할기 유닛(250)을 교정하도록 구성된 교정 유닛(252)을 포함한다. 제 1 스테이지 유닛(202)은 (M-N)-비트 레지스터(210), (M-N)-비트 CDAC(230) 및 제 1 비교기(260)를 포함한다. 제 2 스테이지 유닛(204)은 N-비트 레지스터(220), N-비트 CDAC(240), 샘플 앤드 홀드 스위치(206)와 같은 샘플링 유닛 및 제 2 비교기(270)를 포함한다. 홀드 스위치(206)는 앞선 SAR ADC 스테이지가 그의 입력을 프로세싱하는 전체 기간 동안 또는 선행 스테이지에서 잔차 생성의 완료 직후 연결될 수 있다. 선행 스테이지의 샘플링 또는 프로세싱 기간을 정의하는 것에 관련되는 신호는 홀드 스위치(206)를 제어하는데 이용될 수 있다. 출력 유닛(280)은 (M-N)개의 최상위 비트들 및 N개의 최하위 비트들의 결합인 M-비트 디지털 값을 출력한다.
[0017] 동작에서, (M-N)-비트 CDAC(230)는 최상위(M-N) 비트들을, 초기 값이 입력 풀-스케일(full-scale) 범위의 중간에 대응하는 값으로 세팅되는 아날로그 출력 값(Vapp1)으로 변환한다. 제 1 비교기(260)는 입력 전압(Vin)을 (M-N)-비트 CDAC(230)의 변환된 아날로그 출력 값(Vapp1)에 비교한다. 제 1 비교기(260)는 변환 시퀀스의 MSB로부터의 다음 다운(down) 비트로서 (M-N)-비트 레지스터(210)에 비교의 결과를 출력하고 피드백한다. (M-N)-비트 CDAC(230)는 그 후 (M-N)-비트 레지스터(210)에 의해 출력된 (M-N) 비트 디지털 값에 기초하여 제 1 비교기(260)에 대한 그의 출력(Vapp1)을 조정한다. (M-N)-비트 CDAC(230)는 또한 입력 전압(Vin)과 아날로그 출력 전압(Vapp1) 간의 차이를 계산함으로써 잔차 출력(Vres1)을 계산 및 출력하는 감산 유닛(232)을 포함한다. 잔차 출력 전압(Vres1)은 그 후 제 1 샘플의 SAR 프로세싱을 지속하는 제 2 스테이지 유닛(204)에 의한 프로세싱을 위해 제 2 스테이지 상에서 샘플링되는 반면에, 제 1 스테이지 유닛(202)은 제 2 샘플에 대해 독립적으로 샘플링/프로세싱을 개시한다.
[0018] 제 2 스테이지에서, N-비트 CDAC(240)는 최하위 N 비트들을 아날로그 출력 전압(Vapp2)으로 변환한다. 제 2 비교기(270)는 그 후 N-비트 CDAC(240)의 아날로그 출력 전압(Vapp2)을 제 1 스테이지(Vres1)로부터의 잔차 출력 전압에 비교한다. 또한, 제 2 비교기(270)는 이러한 제 2 스테이지가 분해(resolve)하도록 할당되는 N-비트 시퀀스에서의 제 1 비트로서 N-비트 레지스터(220)에 비교의 결과를 출력한다. N-비트 레지스터(220)의 N-비트 디지털 값 출력은 그 후 N-비트 CDAC(240)에 공급되어서, 그것은 자신의 아날로그 출력을 조정하고 모든 N 비트들이 분해될 때까지 위에서 설명된 프로세스를 반복하게 된다. 제 1 스테이지 유닛(202)의 (M-N)-비트 CDAC(230)와 유사하게, N-비트 CDAC(240)는 또한, 제 1 스테이지로부터의 잔차 전압(Vres1)과 아날로그 출력 전압(Vapp2) 간의 차이를 계산함으로써 잔차 출력 전압(Vres2)을 계산하는 감산 유닛(242)을 포함한다. 제 2 스테이지 유닛(204)이 마지막 스테이지이기 때문에, 제 2 스테이지(204)의 N-비트 CDAC(240)에 의해 계산된 잔차 전압(Vres2)은 이용되지 않는다. 그러나 제3 스테이지(도시되지 않음)와 같은 추가의 스테이지들이 있는 경우, 제 2 스테이지의 잔차 전압(Vres2)은 제 3 스테이지 상에서 샘플링될 것이다.
[0019] N개의 최하위 비트들을 프로세싱하기 위해, N-비트 CDAC(240)는 또한 신호 분할기 유닛(250)으로부터 기준 신호(Vref2)를 수신한다. 도 2에서 예시된 실시예에서, 신호 분할기 유닛(250)은 제 2 스테이지 유닛(204)에 대한 기준 신호(Vref2)를 생성하기 위해 제 1 스테이지 기준 신호(Vref1)를 2의 (M-N) 거듭제곱의 배수(factor)로 나눈다. 따라서, 제 2 스테이지 프로세싱에 대한 기준 신호는, 2의 제 1 스테이지에서 프로세싱되는 비트들의 수(즉, M-N)' 거듭제곱의 배수로 감소된다. 제 2 스테이지 기준 신호(Vref2)는, 제 1 스테이지 기준 신호(Vref1)를 2의 '제 1 스테이지에서 프로세싱되는 비트들의 수(예를 들어, 이 경우 M-N)' 거듭제곱으로 나눈 것과 상이한 값이 되도록 프로그래밍될 수 있다. 일 실시예에서, 위에서 설명된 바와 같이, 제 2 스테이지 기준 신호(Vref2)는, 1-비트 리던던시가 2개의 SAR 파이프라인 스테이지들 사이에 부가되는 경우, 제 1 스테이지 기준 신호(Vref1)를 2의 '(제 1 스테이지에서 프로세싱되는 비트들의 수) - 1' 거듭제곱으로 나눈 것으로 프로그래밍될 수 있다.
[0020] 한 스테이지로부터 다음 스테이지로 샘플링되는 잔차 전압에서의 이득 불확실성들 및 부정확성들을 포함하는 몇 개의 상이한 팩터들로 인해, 다음 스테이지(이 경우, 제 2 스테이지)에 대한 기준 신호는 다음 스테이지에서 측정된 바와 같은 잔차 전압의 값에 따라 교정될 수 있다. 이에 따라, M-비트 SAR ADC(200)는 또한 신호 분할기 유닛(250)을 교정하고 M-비트 SAR ADC(200)의 전체 변환 정밀도를 증가시키기 위해 신호 분할기 유닛(250)에 커플링되는 교정 유닛(252)을 포함한다. 예를 들어, 교정 유닛(252)은 제 2 스테이지에 대한 기준 신호(Vref2)를 미세하게 조정하기 위해 부가적인 레지스터들 또는 다른 컴포넌트들을 부가하도록 신호 분할기 유닛(250)의 스위치들을 제어할 수 있다. 따라서, 조정의 양은, 그것이 한 스테이지로부터 다음 스테이지로 전달되는 동안 이득 불확실성에 의해 야기되는 잔차 전압의 변동의 크기에 의존한다. 다른 실시예에서, 이득 불확실성에 의해 야기되는 에러는 위에서 언급된 아날로그 기준 교정 대신 디지털 도메인에서 직접 교정될 수 있다.
[0021] 도 3은 능동 엘리먼트들 없이 파이프라이닝되는 3-스테이지, d-비트 SAR ADC(300)의 상세한 기능적 블록도이다. 도 2에서 예시된 2-스테이지 SAR ADC(200)에 대한 확장으로서, 3-스테이지 SAR ADC(300)는 총 'd' 비트들에 대해 제 1 스테이지에서 'a' 비트들, 제 2 스테이지에서 'b' 비트들, 및 제 3 스테이지에서 'c' 비트들을 프로세싱한다. 도 3에서 도시된 3-스테이지, d-비트 SAR ADC(300)는 제 1 스테이지 유닛(310), 제 2 스테이지 유닛(320) 및 제 3 스테이지 유닛(330)을 포함한다. 3-스테이지, d-비트 SAR ADC(300)는 또한, 제 1 신호 분할기 유닛(318), 제 2 신호 분할기 유닛(342), 교정 유닛(340) 및 출력 유닛(350)을 포함한다. 2-스테이지 SAR ADC(200)의 교정 유닛(252)에서와 마찬가지로, 교정 유닛(340)은 d-비트 SAR ADC(300)의 전체 변환 정밀도를 증가시키기 위해 (각각 제 2 및 제 3 스테이지들에 대한 기준 신호를 제공하는) 신호 분할기 유닛들(318, 342)을 교정하도록 구성된다.
[0022] 제 1 스테이지 유닛(310)은 a-비트 레지스터(312), a-비트 CDAC(314) 및 제 1 비교기(316)를 포함한다. 제 2 스테이지 유닛(320)은 b-비트 레지스터(322), b-비트 CDAC(324), 샘플 및 홀드 스위치(328)와 같은 샘플링 유닛 및 제 2 비교기(326)를 포함한다. 제 3 스테이지 유닛(330)은 c-비트 레지스터(332), c-비트 CDAC(334), 샘플 및 홀드 스위치(338)와 같은 샘플링 유닛 및 제 3 비교기(336)를 포함한다. 2-스테이지 SAR ADC(200)와 마찬가지로, 홀드 스위치들(328, 338)은 선행 SAR ADC 스테이지가 그의 입력을 프로세싱하는 전체 기간 동안 또는 선행 스테이지에서의 잔차 생성의 완료 직후 연결될 수 있다. 선행 스테이지의 샘플링 또는 프로세싱 기간을 정의하는 것에 관련되는 신호는 홀드 스위치들(328, 338)을 제어하는데 이용될 수 있다. 출력 유닛(350)은 'a' 최상위 비트들, 'b' 중간 비트들 및 'c' 최하위 비트들의 결합인 d-비트 디지털 값을 출력한다.
[0023] 동작에서, a-비트 CDAC(314)는 최상위 'a' 비트들을, 초기 값이 입력 풀-스케일 범위의 중간에 대응하는 값으로 세팅되는 아날로그 출력 값(Vapp1)으로 변환한다. 제 1 비교기(316)는 입력 전압(Vin)을 a-비트 CDAC(314)의 변환된 아날로그 출력 값(Vapp1)과 비교한다. 제 1 비교기(316)는 변환 시퀀스에서 MSB로부터 다음 다운 비트로서 비교의 결과를 a-비트 레지스터(312)에 출력 또는 피드백한다. a-비트 CDAC(314)는 그 후, a-비트 레지스터(312)에 의해 출력된 'a' 비트 디지털 값에 기초하여 제 1 비교기(316)에 대한 그의 출력(Vapp1)을 조정한다. a-비트 CDAC(314)는 또한 입력 전압(Vin)과 아날로그 출력 전압(Vapp1) 간의 차이를 컴퓨팅함으로써 잔차 출력(Vres1)을 계산 및 출력한다. 잔차 출력 전압(Vres1)은 그 후 제 1 샘플의 SAR 프로세싱을 지속하는 제 2 스테이지 유닛(320)에 의한 프로세싱을 위해 제 2 스테이지 상에서 샘플링되는 반면에, 제 1 스테이지 유닛(310)은 제 2 샘플에 대해 독립적으로 SAR 샘플링/프로세싱을 개시한다.
[0024] 제 2 스테이지 동작에서, b-비트 CDAC(324)는 중간 'b' 비트들을 아날로그 출력 값(Vapp2)으로 변환한다. 제 2 비교기(326)는 제 1 스테이지로부터의 잔차 전압(Vres1)을 b-비트 CDAC(324)의 변환된 아날로그 출력 값(Vapp2)과 비교한다. 제 2 비교기(326)는 변환 시퀀스에서의 다음 다운 비트로서 비교의 결과를 b-비트 레지스터(322)에 출력 또는 피드백한다. b-비트 CDAC(324)는 그 후 b-비트 레지스터(322)에 의해 출력된 'b' 비트 디지털 값에 기초하여 제 2 비교기(326)에 대한 그의 출력(Vapp2)을 조정한다. b-비트 CDAC(324)는 또한 제 1 스테이지로부터의 잔차 전압(Vres1)과 아날로그 출력 전압(Vapp2) 간의 차이를 컴퓨팅함으로써 잔차 출력 전압(Vres2)을 계산 및 출력한다. 이 잔차 출력 전압(Vres2)은 그 후 제 1 샘플의 SAR 프로세싱을 지속하는 제 3 스테이지 유닛(330)에 의한 프로세싱을 위해 제 3 스테이지 상에서 샘플링되는 반면에, 제 2 스테이지 유닛(320)은 제 2 샘플에 대해 독립적으로 SAR 샘플링/프로세싱을 개시하고, 제 1 스테이지 유닛(310)은 제 3 샘플에 대해 독립적으로 SAR 샘플링/프로세싱을 개시한다.
[0025] 제 3 스테이지에서, c-비트 CDAC(334)는 최하위 'c' 비트들을 아날로그 출력 전압(Vapp3)으로 변환한다. 제 3 비교기(336)는 그 후 c-비트 CDAC(334)의 아날로그 출력 전압(Vapp3)을 제 2 스테이지(Vres2)로부터의 잔차 출력 전압과 비교한다. 또한, 제 3 비교기(336)는 제 3 스테이지가 분해하도록 할당된 c-비트 시퀀스의 제 1 비트로서 비교의 결과를 c-비트 레지스터(332)에 출력한다. c-비트 레지스터(332)의 c-비트 디지털 출력 값은 그 후 c-비트 CDAC(334)에 공급되어서, 그것은 c-비트 CDAC(334)의 아날로그 출력을 조정하고, 모든 c 비트들이 분해될 때까지 위에서 설명된 프로세스를 반복할 수 있다. 제 1 스테이지 유닛(310)의 a-비트 CDAC(314) 및 제 2 스테이지 유닛(320)의 b-비트 CDAC(324)와 유사하게, c-비트 CDAC(334)는 또한 제 2 스테이지로부터의 잔차 전압(Vres2)과 아날로그 출력 전압(Vapp3) 간의 차이를 컴퓨팅함으로써 아날로그 출력 전압(Vres3)을 계산한다. 제 3 스테이지 유닛(330)이 마지막 스테이지이기 때문에, 제 3 스테이지 유닛(330)의 c-비트 CDAC(334)에 의해 계산된 잔차 전압(Vres3)은 이용되지 않는다. 그러나 제 4 스테이지(도시되지 않음)와 같은 추가의 스테이지들이 있는 경우, 제 3 스테이지의 잔차 전압(Vres3)은 제 4 스테이지 상에서 샘플링될 것이다. 이에 따라, 부가적인 스테이지들(예를 들어, 3개 초과의 스테이지들)은 부가적인 스테이지 유닛들을, 도 3에서 제 3 스테이지를 부가하는데 설명된 것과 유사하게 설계함으로써 부가될 수 있다는 것을 알 수 있다.
[0026] 'b' 중간 비트들을 프로세싱하기 위해, b-비트 CDAC(324)는 또한 제 1 신호 분할기 유닛(318)으로부터 기준 신호(Vref2)를 수신한다. 도 3의 예시된 실시예에서, 제 1 신호 분할기 유닛(318)은 제 2 스테이지 유닛(320)에 대한 기준 신호(Vref2)를 생성하기 위해 제 1 스테이지 기준 신호(Vref1)를 2의 'a' 거듭제곱의 배수로 나눈다. 따라서, 제 2 스테이지 프로세싱에 대한 기준 신호는, 2의 '제 1 스테이지에서 프로세싱되는 비트들의 수(즉, 'a')' 거듭제곱의 배수만큼 감소된다. 'c' 최하위 비트들을 프로세싱하기 위해, c-비트 CDAC(334)는 또한 제 2 신호 분할기 유닛(342)으로부터 기준 신호(Vref3)를 수신한다. 도 3의 예시된 실시예에서, 제 2 신호 분할기 유닛(342)은 제 3 스테이지 유닛(330)에 대한 기준 신호(Vref3)를 생성하기 위해 제 2 스테이지 기준 신호(Vref2)를 2의 'b' 거듭제곱 배수로 나눈다. 따라서, 제 3 스테이지 프로세싱에 대한 기준 신호는, 2의 '제 2 스테이지에서 프로세싱되는 비트들의 수(즉, 'b')' 거듭제곱의 배수만큼 감소된다. 앞서와 같이, 제 2 및 제 3 스테이지 기준 신호들(Vref2 및 Vref3)은, 위에서 언급된 비트 리던던시가 파이프라인 스테이지들 사이에 도입되는 경우, 이전의 스테이지 기준 신호들이 2의 '이전 스테이지에서 프로세싱되는 비트들의 수' 거듭제곱으로 나눠지는 것과 상이한 값들이 되도록 프로그래밍될 수 있다.
[0027] 3-스테이지, d-비트 SAR ADC(300)는 또한 신호 분할기 유닛들(318, 342)에 커플링되어 이들을 교정하고 3-스테이지, d-비트 SAR ADC(300)의 전체 변환 정밀도를 증가시키는 교정 유닛(340)을 포함한다. 예를 들어, 교정 유닛(340)은 제 2 스테이지(Vref2) 및 제 3 스테이지(Vref3)에 대한 기준 신호들을 미세하게 조정하기 위해 부가적인 레지스터들을 부가하도록 신호 분할기 유닛들(318, 342)의 스위치들을 제어할 수 있다. 따라서, 조정의 양은, 전달 프로세스 동안 이득 불확실성들에 의해 야기되는, 한 스테이지로부터 다음 스테이지로 전달되는 잔차 전압의 변동의 크기에 의존한다.
[0028] 더 작은 면적, 감소된 전력 및 더 높은 속도 외에도, 도 1 내지 도 3에서 도시된 제안된 파이프라인 SAR 아키택처를 이용하는 것에 관해 몇 개의 이점들이 있다. 예를 들어, 잔차 경로에서 능동 엘리먼트들의 부재는 면적 및 전력을 감소시키고, 능동 엘리먼트들이 실제로 이용되는 경우에 비해 프로세스, 온도 및 공급 전압에 대한 속도 및 정확도를 향상시킨다. 또한, 이러한 능동 엘리먼트는 CMOS 기술 스케일링이 계속됨에 따라 심각한 문제에 직면할 수 있는 정밀한 능동 증폭기 설계를 필요로 할 수 있다. 제안된 파이프라인 SAR 아키택처는 또한 제 1, 제 2 및 제 3 스테이지들에 대한 CDAC 유닛 커패시터들을 독립적으로 결정하는 능력을 제공한다. 파이프라이닝이 이용되지 않고, 스테이지들이 단일 SAR ADC에서 단일화된 경우, 제 2 및 제 3 스테이지들에 대응하는 단일화된 CDAC의 해당 부분을 포함하는 커패시터들은 본질적으로 정해진 총 입력 커패시턴스 요건에 대해 더 작게 될 것이고, 이에 따라, 더 작은 유닛 커패시터 크기로부터의 잠재적인 미스매치로 인해 변환 성능을 제한할 수 있다. 이들 커패시터들은 전체 ADC 입력 커패시턴스를 제한하기 위한 일환으로 소형일 수 있다. 제안된 실시예들에서는, 이 제한이 제거되고, 제 2 및 제 3 스테이지들의 커패시터들의 크기는 ADC의 입력 커패시턴스의 추가의 증가 없이도 증가될 수 있다.
[0029] 본 발명의 몇 개의 실시예들이 위에서 설명되었지만, 본 발명의 다수의 변동들이 가능하다. 예를 들어, 몇몇 실시예들에서, 서브-ADC들의 3개 초과의 파이프라이닝 스테이지들이 이용될 수 있다. 다른 예에서, 임의의 DAC(digital-to-analog converter)가 CDAC(capacitive digital-to-analog converter) 대신 이용될 수 있다. 부가적으로, 다양한 실시예들의 특징들은 위에서 설명된 것들과 상이한 결합들로 결합될 수 있다. 예를 들어, 위에서 설명된 실시예들에서, 비교기들(130, 140, 260, 270, 316, 326, 336)은 적절한 CDAC에 의해 생성된 근사 신호에 대해 입력 또는 잔차 신호를 비교하는 것으로 도시된다. 이들 비교기들은 (i) 그의 입력/잔차 신호를 (ii) 그의 근사 신호에 대해 여전히 비교하지만, 신호들(i) 및 (ii)은 위에서 설명된 바와 같이 2개의 완전히 별개의 신호들 보단 오히려 CDAC에 의해 상이한 방식으로 결합된다. 또한, 명확하고 간결한 설명을 위해, 시스템들 및 방법들의 다수의 설명들이 단순화되었다. 다수의 설명들은 특정 표준들의 용어 및 구조들을 이용한다. 그러나 개시된 시스템들 및 방법들은 보다 광범위하게 적용 가능하다.
[0030] 당업자는 여기서 개시된 실시예들과 관련하여 설명된 다양한 예시적인 블록들 및 모듈들이 다양한 형태들로 구현될 수 있다는 것을 이해할 것이다. 몇몇 블록들 및 모듈들은 대체로 그의 기능성의 견지에서 위에서 설명되었다. 이러한 기능성이 구현되는 방법은 전체 시스템에 부과되는 설계 제약들에 의존한다. 당업자들은 각각의 특정한 애플리케이션에 대해 상이한 방식으로 설명된 기능성을 구현할 수 있지만, 이러한 구현 결정들이 본 발명의 범위로부터 벗어나게 하는 것으로서 해석되어선 안 된다. 또한, 모듈, 블록 또는 단계 내의 기능들의 그룹핑은 설명의 용이함을 위한 것이다. 특정 기능들 또는 단계들은 본 발명으로부터 벗어남 없이 하나의 모듈 또는 블록으로부터 이동될 수 있다.
[0031] 여기서 개시된 실시예들과 관련하여 설명된 다양한 예시적인 로직 블록들, 유닛들, 단계들, 컴포넌트들 및 모듈들은 범용 프로세서, DSP(digital signal processor), ASIC(application specific integrated circuit), FPGA(field programmable gate array) 또는 다른 프로그래밍 가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 여기서 설명된 기능들을 수행하도록 설계된 이들의 임의의 결합과 같은 프로세서로 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 결합, 예를 들어, DSP와 마이크로프로세서의 결합, 복수의 마이크로프로세서들, DSP 코어에 결합된 하나 또는 그 초과의 마이크로프로세서들, 또는 임의의 다른 이러한 구성으로서 구현될 수 있다. 또한, 여기서 설명된 실시예들 및 기능적 블록들 및 모듈들을 구현하는 회로들은 다양한 트랜지스터 타입들, 로직 패밀리들 및 설계 방법들을 이용하여 실현될 수 있다.
[0032] 개시된 실시예들의 위의 설명은 임의의 당업자가 본 발명을 제조 또는 이용하는 것을 가능케 하도록 제공된다. 이들 실시예들에 대한 다양한 변형들은 당업자들에게 쉽게 자명하게 될 것이고, 여기서 설명된 일반적인 원리들은 본 발명의 사상 또는 범위로부터 벗어남 없이 다른 실시예들에 적용될 수 있다. 따라서, 여기서 제시된 설명 및 도면들은 본 발명의 현재 바람직한 실시예들을 나타내며, 이에 따라 본 발명에 의해 넓게 고려되는 청구 대상을 대표한다는 것이 이해될 것이다. 본 발명의 범위는 당업자들에게 자명하게 될 수 있는 다른 실시예들을 완전히 포함하며, 본 발명의 범위는 이에 따라 첨부된 청구항들 이외의 어떤 것에 의해서도 제한되지 않는다는 것이 추가로 이해된다.

Claims (18)

  1. 다중스테이지 아날로그-투-디지털 데이터 변환(multistage analog-to-digital data conversion)을 제공하기 위한 시스템으로서,
    제 1 기준 신호를 이용하여 제 1 수의 최상위 비트들로 아날로그 입력 신호를 프로세싱하고 제 1 스테이지 잔차(residue) 신호를 출력하도록 구성된 제 1 스테이지 유닛;
    상기 제 1 스테이지 잔차 신호를 수신하여 상기 제 1 스테이지 잔차 신호를 제 2 기준 신호를 이용하여 제 2 수의 잔여 최하위 비트들로 프로세싱하도록 구성된 제 2 스테이지 유닛;
    수동(passive) 엘리먼트로 상기 제 2 스테이지 유닛 상에서 상기 제 1 스테이지 유닛으로부터 수신된 제 1 스테이지 잔차 신호를 샘플링하도록 구성된 샘플링 유닛; 및
    상기 제 1 수의 최상위 비트들 및 상기 제 2 수의 잔여 최하위 비트들의 결합인 디지털 값을 출력하도록 구성된 출력 유닛
    을 포함하는,
    다중스테이지 아날로그-투-디지털 데이터 변환을 제공하기 위한 시스템.
  2. 제 1 항에 있어서,
    상기 제 2 스테이지 유닛에 대한 제 2 기준 신호를 생성하도록 상기 제 1 기준 신호를 나누도록 구성되는 신호 분할기 유닛
    을 더 포함하고,
    상기 제 2 기준 신호는 상기 제 1 수의 최상위 비트들의 함수인 배수(factor)만큼 상기 제 1 기준 신호보다 더 작게 되도록 조정되는,
    다중스테이지 아날로그-투-디지털 데이터 변환을 제공하기 위한 시스템.
  3. 제 2 항에 있어서,
    상기 신호 분할기 유닛은 상기 제 2 기준 신호를 생성하도록, 상기 제 1 기준 신호를 2의 '상기 최상위 비트들의 제 1 수' 거듭제곱(power)으로 나누는,
    다중스테이지 아날로그-투-디지털 데이터 변환을 제공하기 위한 시스템.
  4. 제 2 항에 있어서,
    상기 신호 분할기 유닛은 상기 제 2 기준 신호를 생성하도록 상기 제 1 기준 신호를, 2의 '(최상위 비트들의 제 1 수) - (스테이지들 간의 리던던트 비트(redundant bit)들의 수)' 거듭제곱으로 나누는,
    다중스테이지 아날로그-투-디지털 데이터 변환을 제공하기 위한 시스템.
  5. 제 2 항에 있어서,
    상기 신호 분할기 유닛을 교정하고 상기 제 2 기준 신호를 조정함으로써 상기 시스템의 전체 변환 정밀도를 증가시키도록 상기 신호 분할기 유닛에 커플링되는 교정 유닛
    을 더 포함하고,
    상기 제 2 기준 신호에 대한 조정의 양은, 상기 제 1 스테이지 잔차 신호의 후속 스테이지로의 전달 동안 이득 불확실성 및 부정확성으로 인한 상기 제 1 스테이지 잔차 신호의 변동에 비례하는,
    다중스테이지 아날로그-투-디지털 데이터 변환을 제공하기 위한 시스템.
  6. 제 1 항에 있어서,
    상기 샘플링 유닛은 샘플 및 홀드 스위치인,
    다중스테이지 아날로그-투-디지털 데이터 변환을 제공하기 위한 시스템.
  7. 제 1 항에 있어서,
    상기 제 1 스테이지 유닛은, 상기 아날로그 입력 신호에 대응하는 상기 제 1 수의 최상위 비트들을 저장하기 위한 제 1 레지스터;
    상기 아날로그 입력 신호의 제 1 스테이지 근사치로 상기 제 1 수의 최상위 비트들을 변환하고 상기 제 1 스테이지 잔차 신호를 생성하기 위한 제 1 DAC(digital-to-analog converter); 및
    상기 아날로그 입력 신호를 상기 아날로그 입력 신호의 제 1 스테이지 근사치와 비교하고 제 1 디지털 출력을 출력하기 위한 제 1 비교기를 포함하고,
    상기 제 1 디지털 출력은 상기 제 1 수의 최상위 비트들을 조정하도록 상기 제 1 레지스터에 피드백되는,
    다중스테이지 아날로그-투-디지털 데이터 변환을 제공하기 위한 시스템.
  8. 제 1 항에 있어서,
    상기 제 2 스테이지 유닛은,
    상기 제 1 스테이지 잔차 신호에 대응하는 제 2 수의 잔여 최하위 비트들을 저장하기 위한 제 2 레지스터;
    상기 제 1 스테이지 잔차 신호의 제 2 스테이지 근사치로 상기 제 2 수의 잔여 최하위 비트들을 변환하기 위한 제 2 DAC(digital-to-analog converter); alc
    상기 제 1 스테이지 잔차 신호를 상기 제 1 스테이지 잔차 신호의 근사치와 비교하고, 상기 제 2 수의 잔여 최하위 비트들을 조정하도록 상기 제 2 레지스터에 피드백되는 제 2 디지털 출력을 출력하기 위한 제 2 비교기를 포함하는,
    다중스테이지 아날로그-투-디지털 데이터 변환을 제공하기 위한 시스템.
  9. 다중스테이지 아날로그-투-디지털 변환을 제공하기 위한 방법으로서,
    제 1 스테이지에서 제 1 기준 신호를 이용하여 제 1 수의 최상위 비트들로 아날로그 입력 신호를 프로세싱하는 단계;
    상기 제 1 스테이지에서 제 1 잔차 신호를 출력하는 단계;
    제 1 스테이지 잔차 신호를 수신하고 상기 제 1 스테이지 잔차 신호를 제 2 스테이지에서 제 2 기준 신호를 이용하여 제 2 수의 잔여 최하위 비트들로 제 1 스테이지 잔차 신호를 프로세싱하는 단계 ― 상기 제 1 스테이지로부터 수신된 제 1 스테이지 잔차 신호는 어떠한 능동 엘리먼트들도 이용하지 않고 상기 제 2 스테이지 상에서 샘플링됨 ― ; 및
    상기 제 1 수의 최상위 비트들 및 상기 제 2 수의 최하위 비트들의 결합인 디지털 값을 출력하는 단계
    를 포함하는,
    다중스테이지 아날로그-투-디지털 변환을 제공하기 위한 방법.
  10. 제 9 항에 있어서,
    상기 제 2 스테이지에 대한 제 2 기준 신호를 생성하도록, 상기 제 1 기준 신호를, 2의 '상기 최상위 비트들의 제 1 수' 거듭제곱으로 나누는 단계
    를 더 포함하는,
    다중스테이지 아날로그-투-디지털 변환을 제공하기 위한 방법.
  11. 제 9 항에 있어서,
    상기 제 1 스테이지에서 제 1 수의 최상위 비트들로 아날로그 입력 신호를 프로세싱하는 단계는,
    제 1 레지스터를 이용하여 상기 아날로그 입력 신호에 대응하는 상기 제 1 수의 최상위 비트들을 저장하는 단계;
    상기 아날로그 입력 신호의 제 1 스테이지 근사치로 상기 제 1 수의 최상위 비트들을 변환하고, 제 1 DAC(digital-to-analog converter)를 이용하여 상기 제 1 스테이지 잔차 신호를 생성하는 단계; 및
    상기 아날로그 입력 신호를 상기 아날로그 입력 신호의 제 1 스테이지 근사치와 비교하고, 상기 비교에 기초하여 제 1 디지털 출력을 출력하는 단계를 포함하고,
    상기 제 1 디지털 출력은 상기 제 1 수의 최상위 비트들을 조정하도록 상기 제 1 레지스터에 피드백되는,
    다중스테이지 아날로그-투-디지털 변환을 제공하기 위한 방법.
  12. 제 9 항에 있어서,
    상기 제 1 스테이지로부터 상기 제 1 스테이지 잔차 신호를 수신하고 상기 제 1 스테이지 잔차 신호를 제 2 스테이지에서 제 2 수의 잔여 최하위 비트들로 프로세싱하는 단계는,
    제 2 레지스터를 이용하여 상기 제 1 스테이지 잔차 신호에 대응하는 제 2 수의 최하위 비트들을 저장하는 단계;
    제 2 DAC(digital-to-analog converter)를 이용하여 상기 제 1 스테이지로부터의 제 1 스테이지 잔차 신호의 제 2 스테이지 근사치로 상기 제 2 수의 최하위 비트들을 변환하는 단계; 및
    상기 제 1 스테이지 잔차 신호를 상기 제 1 스테이지 잔차 신호의 제 2 스테이지 근사치와 비교하고 상기 비교에 기초하여 제 2 디지털 출력을 출력하는 단계를 포함하고,
    상기 제 2 디지털 출력은 상기 제 2 수의 최하위 비트들을 조정하도록 상기 제 2 레지스터에 피드백되는,
    다중스테이지 아날로그-투-디지털 변환을 제공하기 위한 방법.
  13. 다중스테이지 아날로그-투-디지털 변환을 제공하기 위한 장치로서,
    제 1 스테이지에서 제 1 기준 신호를 이용하여 제 1 수의 최상위 비트들로 아날로그 입력 신호를 프로세싱하기 위한 수단;
    상기 제 1 스테이지에서 제 1 잔차 신호를 출력하기 위한 수단;
    제 1 스테이지 잔차 신호를 수신하고 상기 제 1 스테이지 잔차 신호를 제 2 스테이지에서 제 2 기준 신호를 이용하여 제 2 수의 잔여 최하위 비트들로 제 1 스테이지 잔차 신호를 프로세싱하기 위한 수단 ― 상기 제 1 스테이지로부터 수신된 제 1 스테이지 잔차 신호는 어떠한 능동 엘리먼트들도 이용하지 않고 상기 제 2 스테이지 상에서 샘플링됨 ― ; 및
    상기 제 1 수의 최상위 비트들 및 상기 제 2 수의 잔여 최하위 비트들의 결합인 디지털 값을 출력하기 위한 수단
    을 포함하는,
    다중스테이지 아날로그-투-디지털 변환을 제공하기 위한 장치.
  14. 제 13 항에 있어서,
    상기 제 2 스테이지에 대한 제 2 기준 신호를 생성하도록, 상기 제 1 기준 신호를 2의 '상기 최상위 비트들의 제 1 수' 거듭제곱으로 나누기 위한 수단
    을 더 포함하는,
    다중스테이지 아날로그-투-디지털 변환을 제공하기 위한 장치.
  15. 제 13 항에 있어서,
    상기 제 2 스테이지에 대한 제 2 기준 신호를 생성하도록 상기 제 1 기준 신호를, 2의 '(최상위 비트들의 제 1 수) - (스테이지들 간의 리던던트 비트들의 수)' 거듭제곱으로 나누기 위한 수단
    을 더 포함하는,
    다중스테이지 아날로그-투-디지털 변환을 제공하기 위한 장치.
  16. 제 13 항에 있어서,
    상기 제 1 스테이지에서 제 1 수의 최상위 비트들로 아날로그 입력 신호를 프로세싱하기 위한 수단은,
    제 1 레지스터를 이용하여 상기 아날로그 입력 신호에 대응하는 상기 제 1 수의 최상위 비트들을 저장하기 위한 수단;
    상기 아날로그 입력 신호의 제 1 스테이지 근사치로 상기 제 1 수의 최상위 비트들을 변환하고, 제 1 DAC(digital-to-analog converter)를 이용하여 상기 제 1 스테이지 잔차 신호를 생성하기 위한 수단; 및
    상기 아날로그 입력 신호를 상기 아날로그 입력 신호의 제 1 스테이지 근사치와 비교하고, 상기 비교에 기초하여 제 1 디지털 출력을 출력하기 위한 수단을 포함하고,
    상기 제 1 디지털 출력은 상기 제 1 수의 최상위 비트들을 조정하도록 상기 제 1 레지스터에 피드백되는,
    다중스테이지 아날로그-투-디지털 변환을 제공하기 위한 장치.
  17. 제 13 항에 있어서,
    상기 제 1 스테이지 잔차 신호를 수신하고 상기 제 1 스테이지 잔차 신호를 제 2 스테이지에서 제 2 수의 잔여 최하위 비트들로 프로세싱하기 위한 수단은,
    제 2 레지스터를 이용하여 상기 제 1 스테이지 잔차 신호에 대응하는 제 2 수의 잔여 최하위 비트들을 저장하기 위한 수단;
    제 2 DAC(digital-to-analog converter)를 이용하여 상기 제 1 스테이지 잔차 신호의 제 2 스테이지 근사치로 상기 제 2 수의 최하위 비트들을 변환하기 위한 수단; 및
    상기 제 1 스테이지 잔차 신호를 상기 제 1 스테이지 잔차 신호의 제 2 스테이지 근사치와 비교하고 상기 비교에 기초하여 제 2 디지털 출력을 출력하기 위한 수단을 포함하고,
    상기 제 2 디지털 출력은 상기 제 2 수의 최하위 비트들을 조정하도록 상기 제 2 레지스터에 피드백되는,
    다중스테이지 아날로그-투-디지털 변환을 제공하기 위한 장치.
  18. 어떠한 능동 엘리먼트들 없이 파이프라이닝되는 다중스테이지 아날로그-투-디지털 변환을 제공하기 위한 방법으로서,
    제 1 스테이지에서 제 1 기준 신호를 이용하여 제 1 수의 최상위 비트들로 아날로그 입력 신호를 프로세싱하는 단계;
    상기 제 1 스테이지로부터의 제 1 잔차 신호를 출력하는 단계;
    제 1 스테이지 잔차 신호를 수신하고 제 2 스테이지에서 제 2 기준 신호를 이용하여 제 2 수의 잔여 최하위 비트들로 제 1 스테이지 잔차 신호를 프로세싱하는 단계 ― 상기 제 1 스테이지로부터 수신된 제 1 스테이지 잔차 신호는 어떠한 능동 엘리먼트들도 이용하지 않고 상기 제 2 스테이지 상에서 샘플링되고, 상기 제 1 기준 신호는 상기 제 2 스테이지에 대한 제 2 기준 신호를 생성하도록 2의 멱 내지 상기 제 1 수의 최상위 비트들로 나눠짐 ― ;
    상기 제 1 수의 최상위 비트들 및 상기 제 2 수의 잔여 최하위 비트들의 결합인 디지털 값을 출력하는 단계
    를 포함하는,
    어떠한 능동 엘리먼트들 없이 파이프라이닝되는 다중스테이지 아날로그-투-디지털 변환을 제공하기 위한 방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9455737B1 (en) 2015-09-25 2016-09-27 Qualcomm Incorporated Delta-sigma analog-to-digital converter (ADC) with time-interleaved (TI) or two-step successive approximation register (SAR) quantizer
JP2017135616A (ja) * 2016-01-28 2017-08-03 日本放送協会 アナログ・デジタル変換回路
US9705520B1 (en) 2016-09-08 2017-07-11 Stmicroelectronics International N.V. Circuit and method for generating reference signals for hybrid analog-to-digital convertors
US9973202B2 (en) * 2016-09-20 2018-05-15 Kabushiki Kaisha Toshiba Successive approximation register analog-to-digital converter
US9647740B1 (en) 2016-10-25 2017-05-09 Motorola Mobility Llc Proximal user detection with a complex measurement receiver
EP3334049B1 (en) * 2016-12-08 2021-04-21 Stichting IMEC Nederland A method of digital-to-analog converter mismatch calibration in a successive approximation register analog-to-digital converter and a successive approximation register analog-to-digital converter
EP3334050A1 (en) * 2016-12-08 2018-06-13 Stichting IMEC Nederland A method of offset calibration in a successive approximation register analog-to-digital converter and a successive approximation register analog-to-digital converter
EP3334047B1 (en) * 2016-12-08 2021-04-21 Stichting IMEC Nederland A method of gain calibration in a two-stage pipelined successive approximation register analog-to-digital converter and a two-stage pipelined successive approximation register analog-to-digital converter
US11018668B2 (en) * 2017-11-14 2021-05-25 Shuze Zhao Characterization of power delivery network in field programmable gate arrays or digital integrated circuits
CN108880546B (zh) * 2018-07-09 2021-04-30 电子科技大学 一种应用于逐次逼近模数转换器的电容校正方法
US10763886B1 (en) * 2019-08-20 2020-09-01 Texas Instruments Incorporated Dithering and calibration technique in multi-stage ADC
KR20210100438A (ko) 2020-02-06 2021-08-17 삼성전자주식회사 아날로그 디지털 변환 장치 및 아날로그 디지털 변환 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5151700A (en) * 1989-08-04 1992-09-29 Matsushita Electric Industrial Co., Ltd. Serial-parallel type a/d converter
JP3182444B2 (ja) * 1992-03-04 2001-07-03 株式会社日立製作所 Ａｄ変換器
JPH0774635A (ja) * 1993-07-02 1995-03-17 Mitsubishi Electric Corp アナログ・デジタル変換装置
JP3510306B2 (ja) * 1994-01-31 2004-03-29 ソニー株式会社 アナログデイジタル変換回路
US5771012A (en) 1996-09-11 1998-06-23 Harris Corporation Integrated circuit analog-to-digital converter and associated calibration method and apparatus
US6124818A (en) 1998-10-21 2000-09-26 Linear Technology Corporation Pipelined successive approximation analog-to-digital converters
US6489914B1 (en) 2001-12-04 2002-12-03 Motorola, Inc. RSD analog to digital converter
JP5072607B2 (ja) * 2008-01-07 2012-11-14 株式会社東芝 Ａ／ｄ変換装置
DE102009004564B4 (de) 2009-01-14 2013-08-22 Texas Instruments Deutschland Gmbh ADC mit energiesparender Abtastung
KR101381250B1 (ko) 2010-09-15 2014-04-04 한국전자통신연구원 아날로그 디지털 변환 장치 및 그것의 기준 전압 제어 방법
KR101678842B1 (ko) 2010-10-22 2016-11-23 삼성전자주식회사 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서
CN102571094B (zh) * 2010-12-10 2014-11-26 乐金显示有限公司 逐次逼近寄存器模数转换器以及利用其的模数转换方法
US8471751B2 (en) * 2011-06-30 2013-06-25 Intel Corporation Two-stage analog-to-digital converter using SAR and TDC
US8643529B2 (en) * 2012-06-05 2014-02-04 Himax Technologies Limited SAR assisted pipelined ADC and method for operating the same
US8614638B1 (en) * 2012-06-19 2013-12-24 Qualcomm Incorporated Hybrid successive approximation analog-to-digital converter
JP6111662B2 (ja) * 2012-12-28 2017-04-12 富士通株式会社 アナログ／デジタル変換器
CN103281080B (zh) * 2013-04-25 2017-03-15 清华大学 一种流水线结构模数转换器的前端电路及其时序控制方法

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