KR101381250B1

KR101381250B1 - 아날로그 디지털 변환 장치 및 그것의 기준 전압 제어 방법

Info

Publication number: KR101381250B1
Application number: KR1020100090583A
Authority: KR
Inventors: 전영득
Original assignee: 한국전자통신연구원
Priority date: 2010-09-15
Filing date: 2010-09-15
Publication date: 2014-04-04
Also published as: US20120062400A1; KR20120029019A; US8344927B2

Abstract

본 발명의 목적은 신뢰도가 향상된 아날로그 디지털 변환 장치 및 그것의 동작 방법을 제공하는 것이다. 본 발명의 실시 예에 따른 아날로그 디지털 변환 장치는 제 1 및 제 2 기준 전압들을 각각 발생하는 제 1 및 제 2 기준 전압 발생 회로들을 포함한다. 그리고 아날로그 디지털 변환 장치는 아날로그 입력 신호를 수신하고, 제 1 기준 전압을 이용하여 아날로그 입력 신호를 제 1 디지털 신호로 변환하는 제 1 서브 아날로그 디지털 변환기를 포함한다. 또한, 아날로그 디지털 변환 장치는 아날로그 입력 신호의 전압 레벨 및 상기 제 1 디지털 신호에 대응하는 전압 레벨의 차이를 소정의 증폭 이득을 갖도록 증폭하여 잔류 신호를 출력하는 증폭부, 그리고 상기 제 2 기준 전압을 이용하여 상기 잔류 신호를 제 2 디지털 신호로 변환하는 제 2 서브 아날로그 디지털 변환기를 포함한다.

Description

아날로그 디지털 변환 장치 및 그것의 기준 전압 제어 방법{ANALOG DIGITAL CONVERTING DEVICE AND REFERENCE VOLTAGE CONTROL METHOD THEROF}

본 발명은 아날로그 디지털 변환 장치에 관한 것으로, 구체적으로 파이프라인 아날로그 디지털 변환기에 관한 것이다.

최근에 들어, 혼성 시스템(mixed-mode system)의 사용이 증가됨에 따라, 아날로그-디지털 변환기(Analog Digital Converter,ADC)의 필요성이 점차적으로 증가되는 추세이다. 특히, DVDP(Digital Video Disk Player)나 DBSR(Direct Broadcasting For Satellite Receiver) 등과 같은 시스템에서는 저가격화를 위해 CMOS 공정을 통한 원 칩(one chip)화에 대한 연구가 활발히 진행되고 있다. 이를 위해 무선 신호(Radio Frequency signal; RF)를 직접 처리할 수 있는 ADC의 설계 기술이 최대 쟁점으로 부각되고 있다.

현재까지 다양한 타입들의 ADC들이 제안되었다. 플래시 ADC(Flash ADC), 파이프라인 ADC(Pipeline ADC) 및 순차 접근 ADC(Successive Approximation ADC) 등이 각각의 특성에 맞도록 적절한 응용 분야에서 사용된다. 플래시 ADC는 일반적으로 빠른 동작 특성을 갖는 장점이 있으나, 해상도가 1비트 증가할 때마다 2배의 면적이 증가하는 단점이 있다. 순차 접근 ADC는 낮은 전력 소모율을 갖고 회로의 구성이 간단하다는 장점이 있으나, 동작 주파수가 제한되는 단점이 있다. 현재까지 구현된 ADC 중에서, 10비트들의 해상도와 100MHz 이상의 동작 주파수에서의 면적 및 전력소모 등을 고려할 때, 파이프라인 ADC가 가장 적합한 구조로 여겨지고 있다.

본 발명의 목적은 파이프라인 ADC의 각 스테이지에서 발생하는 증폭 에러를 보정함으로 신뢰도가 향상된 아날로그 디지털 변환 장치 및 그것의 기준 전압 제어 방법을 제공하는 것이다.

본 발명의 실시 예에 따른 아날로그 디지털 변환 장치는 제 1 기준 전압을 발생하는 제 1 기준 전압 발생 회로 및 제 2 기준 전압을 발생하는 제 2 기준 전압 발생 회로를 포함한다. 그리고 아날로그 디지털 변환 장치는 아날로그 입력 신호를 수신하고, 상기 제 1 기준 전압을 이용하여 상기 아날로그 입력 신호를 제 1 디지털 신호로 변환하는 제 1 서브 아날로그 디지털 변환기; 상기 제 1 기준 전압에 기반하여 상기 제 1 디지털 신호를 제 1 디지털 신호에 대응하는 전압으로 변환하고, 상기 아날로그 입력 신호의 전압 레벨 및 상기 제 1 디지털 신호에 대응하는 전압 레벨의 차이를 증폭하여 잔류 신호를 출력하는 증폭 부를 포함한다. 그리고 아날로그 디지털 변환 장치는 상기 잔류 신호를 수신하고, 상기 제 2 기준 전압을 이용하여 상기 잔류 신호를 제 2 디지털 신호로 변환하는 제 2 서브 아날로그 디지털 변환기를 포함한다.

본 발명의 다른 실시 예에 따른 아날로그 디지털 변환 장치는 제 1 기준 전압을 발생하는 제 1 기준 전압 발생 회로, 및 제 2 기준 전압을 발생하는 제 2 기준 전압 발생 회로를 포함한다. 그리고 아날로그 디지털 변환 장치는 아날로그 입력 신호를 수신하고, 상기 제 1 기준 전압을 이용하여 상기 아날로그 입력 신호를 제 1 디지털 신호로 변환하는 제 1 서브 아날로그 디지털 변환기; 상기 아날로그 입력 신호의 전압 레벨, 및 상기 제 1 디지털 신호에 대응하는 전압 레벨의 차이를 증폭하여 잔류 전압을 발생하는 증폭 부; 및 상기 잔류 전압을 수신하고, 상기 제 2 기준 전압을 이용하여 상기 잔류 전압을 제 2 디지털 신호로 변환하는 제 2 서브 아날로그 디지털 변환기를 포함한다. 한편, 상기 제 2 기준 전압 발생 회로는 상기 제 2 디지털 신호에 따라 상기 제 2 기준 전압의 레벨을 증가 또는 감소시킨다.

본 발명의 다른 일면은 아날로그 디지털 변환 장치의 기준 전압 제어 방법에 관한 것이다. 본 발명의 실시 예에 따른 기준 전압 제어 방법은 제 1 기준 전압에 기반하여 아날로그 입력 신호를 제 1 디지털 신호로 변환하는 단계; 상기 아날로그 입력 신호의 전압 레벨 및 상기 제 1 디지털 신호에 대응하는 전압 레벨의 차이를 소정의 증폭 이득을 갖도록 증폭하여 잔류 신호를 발생하는 단계; 제 2 기준 전압에 기반하여 상기 잔류 신호를 제 2 디지털 신호로 변환하는 단계; 및 상기 제 2 디지털 신호에 따라 상기 제 2 기준 전압 레벨을 증가 또는 감소시키는 단계를 포함한다.

실시 예로서, 상기 제 2 기준 전압 레벨을 결정하는 단계는 상기 제 2 디지털 신호를 참조한 결과, 상기 잔류 신호가 상기 소정의 증폭 이득보다 크게 증폭된 경우에 상기 제 2 기준 전압 레벨을 증가시키는 단계를 포함한다.

실시 예로서, 상기 제 2 기준 전압 레벨을 결정하는 단계는 상기 제 2 디지털 신호를 참조한 결과, 상기 잔류 신호가 상기 소정의 증폭 이득보다 작거나 같게 증폭된 경우에 상기 제 2 기준 전압 레벨을 감소시키는 단계를 포함한다.

본 발명의 실시 예에 따르면, 제 1 및 제 2 서브 아날로그 디지털 변환기에 서로 다른 기준 전압들이 제공된다. 그리고 제공되는 기준 전압들은 잔류 신호의 증폭 이득이 변경되는 경우에 가변된다. 따라서, 신뢰도가 향상된 아날로그 디지털 변환 장치 및 그것의 기준 전압 제어 방법이 제공된다.

도 1은 본 발명의 실시 예에 따른 파이프라인 ADC를 보여주는 블록도이다.
도 2는 도 1의 제 1 스테이지를 보여주는 블록도이다.
도 3은 도 2의 제 1 잔류 전압을 수신하는 제 2 스테이지를 보여주는 블록도이다.
도 4는 도 3의 제 2 잔류 전압을 수신하는 제 3 스테이지를 보여주는 블록도이다.
도 5는 도 2의 제 1 증폭기의 증폭량을 예시적으로 보여준다.
도 6는 도 1의 아날로그 전압과 제 1 잔류 전압의 비율을 보여주는 그래프이다.
도 7은 도 1의 제 2 기준 전압 발생 회로를 보여주는 블록도이다.
도 8은 도 1의 파이프라인 ADC에 있어서 기준 전압 제어 방법을 보여주는 순서도이다.
도 9는 본 발명의 다른 실시 예에 따른 파이프라인 ADC를 보여주는 블록도이다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1은 본 발명의 실시 예에 따른 파이프라인 ADC(Analog Digital Converter,100)를 보여주는 블록도이다. 도 1를 참조하면, 파이프라인 ADC(100)는 제 1 내지 제 3 스테이지들(111~113), 디지털 정정 로직(120), 제 1 내지 제 3 기준 전압 발생 회로들(131~133) 및 제 2 및 제 3 기준 제어 회로들(142,143)을 포함한다. 도 1에 파이프라인 ADC(100)가 3 개의 스테이지들을 포함하는 것으로 도시된다. 그러나, 이는 예시적인 것으로서 파이프라인 ADC(100)는 3 개의 스테이지들보다 더 많은 스테이지들을 포함할 수 있을 것이다.

제 1 스테이지(111)는 제 2 스테이지(112), 디지털 정정 로직(120) 및 제 1 기준 전압 발생 회로(131)와 연결된다. 제 1 스테이지(111)는 제 1 기준 전압 발생 회로(131)로부터 제 1 기준 전압(Vref1)을 수신한다. 제 1 스테이지(111)는 제 1 기준 전압(Vref1)을 이용하여 아날로그 전압(Vin)을 제 1 디지털 신호(DS1)로 변환한다. 제 1 스테이지(111)는 제 1 디지털 신호(DS1)를 디지털 정정 로직(120)으로 전송한다.

제 1 스테이지(111)는 제 1 디지털 신호(DS1)에 대응하는 전압 레벨, 그리고 아날로그 전압(Vin)의 전압 레벨의 차이를 증폭하여 제 1 잔류 전압(RV1)을 발생한다. 발생된 제 1 잔류 전압(RV1)은 제 2 스테이지(112)에 전송된다.

제 2 스테이지(112)는 제 1 및 제 3 스테이지들(111,113), 디지털 정정 로직(120), 제 2 기준 전압 발생 회로(132) 및 제 2 기준 제어 회로(142)에 연결된다. 제 2 스테이지(112)는 제 2 기준 전압 발생 회로(132)로부터 제 2 기준 전압(Vref2)을 수신한다. 그리고 제 2 스테이지(112)는 제 2 기준 전압(Vref2)을 이용하여 제 1 잔류 전압(RV1)을 제 2 디지털 신호(DS2)로 변환한다. 제 2 스테이지(112)는 변환된 제 2 디지털 신호(DS2)를 디지털 정정 로직(120) 및 제 2 기준 제어 회로(142)에 전송한다. 그리고 제 2 스테이지(112)는 제 2 디지털 신호(DS2)에 대응하는 전압 레벨 및 제 1 잔류 전압(RV1)의 차이를 증폭하여 제 2 잔류 전압(RV2)을 발생한다. 제 2 스테이지(112)는 발생된 제 2 잔류 전압(RV2)을 제 3 스테이지(113)에 전송한다.

제 3 스테이지(113)는 제 3 기준 전압 발생 회로(133)로부터 수신된 제 3 기준 전압(Vref3)을 이용하여, 제 2 잔류 전압(RV2)을 제 3 디지털 신호(DS3)로 변환한다. 제 3 스테이지(113)는 변환된 제 3 디지털 신호(DS3)를 디지털 정정 로직(120) 및 제 3 기준 제어 회로(143)에 전송한다. 도 1에 도시된 바와 같이 파이프라인 ADC(100)가 3 개의 스테이지들을 포함하는 경우, 마지막 스테이지인 제 3 스테이지(113)는 잔류 전압을 발생하지 않을 것이다. 이 경우, 제 3 스테이지(113)는 제 3 디지털 신호(DS3)에 대응하는 전압 레벨과 제 2 잔류 전압(RV2)의 차이를 증폭하는 별도의 수단을 구비하지 않을 것이다.

디지털 정정 로직(120)은 제 1 내지 제 3 스테이지들(111~113)로부터 제 1 내지 제 3 디지털 신호들(DS1~DS3)을 수신한다. 디지털 정정 로직(120)은 수신된 제 1 내지 제 3 디지털 신호들(DS1~DS3)의 디지털 에러를 정정한다. 디지털 정정 로직(120)은 디지털 에러를 정정하여 디지털 출력 신호(DOUT)를 발생한다. 즉, 제 1 내지 제 3 디지털 신호들(DS1~DS3)에 에러가 포함될 수 있고, 디지털 정정 로직(120)은 에러가 제거된 디지털 출력 신호(DOUT)를 발생한다.

예시적으로, 디지털 정정 로직(120)은 보정 값을 저장하는 메모리(미도시)를 포함하고, 메모리에 저장된 보정 값을 참조하여 제 1 내지 제 3 디지털 신호들(DS1~DS3)의 디지털 에러를 정정한다. 예시적으로, 제 1 내지 제 3 디지털 신호들(DS1~DS3)은 각각 5 비트들로 구성될 수 있다. 그리고 디지털 정정 로직(120)은 제 1 내지 제 3 디지털 신호들(DS1~DS3)의 디지털 에러를 정정하고, 10 비트들로 구성된 디지털 출력 신호(DOUT)를 발생할 수 있다.

제 1 내지 제 3 기준 전압 발생 회로들(131~133)은 제 1 내지 제 3 기준 전압들(Vref1~Vref3)을 발생한다. 도 1에 도시되지는 않으나, 제 1 내지 제 3 기준 전압 발생 회로들(131~133)은 전원 전압(미도시)을 수신하고, 수신된 전원 전압에 기반하여 제 1 내지 제 3 기준 전압들(Vref1~Vref3)을 발생할 수 있다.

제 1 기준 전압 발생 회로(131)는 고정된 제 1 기준 전압(Vref1)을 발생할 것이다. 제 2 기준 전압 발생 회로(132)는 제 2 기준 제어 회로(142)에 연결된다. 제 2 기준 전압 발생 회로(132)는 제 2 기준 제어 회로(142)로부터 수신된 제 2 제어 신호(CTRL2)를 수신한다. 제 2 기준 전압 발생 회로(132)는 제 2 제어 신호(CTRL2)에 응답하여 제 2 기준 전압(Vref2)의 레벨을 조절한다. 마찬가지로, 제 3 기준 제어 회로(143)로부터 수신된 제 3 제어 신호(CTRL3)에 응답하여, 제 3 기준 전압 발생 회로(133)는 제 3 제어 신호(Vref3)의 레벨을 조절한다.

제 2 기준 제어 회로(142)는 제 2 스테이지(112) 및 제 2 기준 전압 발생 회로(132)에 연결된다. 제 2 기준 제어 회로(142)는 제 2 스테이지(112)로부터 제 2 디지털 신호(DS2)를 수신한다. 그리고 제 2 기준 제어 회로(142)는 제 2 디지털 신호(DS2)를 참조하여 제 2 제어 신호(CTRL2)를 출력한다.

제 3 기준 제어 회로(143)도 제 2 기준 제어 회로(142)와 마찬가지로 구성된다. 제 3 기준 제어 회로(143)는 제 3 스테이지(113)로부터 수신된 제 3 디지털 신호(DS3)를 참조하여 제 3 제어 신호(CTRL3)를 출력한다.

본 발명의 실시 예에 따르면, 제 1 내지 제 3 스테이지들(111~113) 각각에 서로 다른 기준 전압들이 제공된다. 본 발명의 실시 예에 따르면, 제 1 및 제 2 스테이지들(111,112) 각각의 증폭 오차를 보정하기 위하여 제 2 및 제 3 기준 전압들(Vref2,Vref3)이 조절된다. 구체적으로, 제 1 스테이지(111)에서의 증폭 오차를 감안하여, 제 2 스테이지(112)에 제공되는 제 2 기준 전압(Vref2)은 가변된다. 마찬가지로, 제 2 스테이지(112)에서의 증폭 오차를 감안하여, 제 3 스테이지(113)에 제공되는 제 3 기준 전압(Vref3)은 가변된다.

도 2는 도 1의 제 1 스테이지(111)를 보여주는 블록도이다. 도 2를 참조하면, 제 1 스테이지(111)는 제 1 서브 ADC(210) 및 제 1 엠덱(Multiplying Digital to Analog Converter,MDAC,220)을 포함한다.

제 1 서브 ADC(210)는 아날로그 전압(Vin) 및 제 1 기준 전압(Vref1)을 수신한다. 제 1 서브 ADC(210)는 제 1 기준 전압(Vref1)을 이용하여 아날로그 전압(Vin)을 제 1 디지털 신호(DS1)로 변환한다. 변환된 제 1 디지털 신호(DS1)는 제 1 엠덱(220) 및 디지털 정정 로직(120)에 전송된다.

제 1 엠덱(220)은 제 1 DAC(Digital to Analog Converter,221), 제 1 샘플 앤 홀더(222), 제 1 합산기(223) 및 제 1 증폭기(224)을 포함한다. 제 1 DAC(221)는 제 1 서브 ADC(210)로부터 제 1 디지털 신호(DS1)를 수신한다. 제 1 DAC(221)는 제 1 기준 전압 발생 회로(131)로부터 제 1 기준 전압(Vref1)을 수신한다. 제 1 DAC(221)는 제 1 기준 전압(Vref1)을 이용하여 제 1 디지털 신호(DS1)를 디지털 아날로그 전압으로 변환한다. 즉, 제 1 DAC(221)는 제 1 디지털 신호(DS1)에 대응하는 디지털 아날로그 전압을 출력한다.

제 1 샘플 앤 홀더(222)는 아날로그 신호(Vin)를 수신한다. 제 1 샘플 앤 홀더(222)는 제 1 DAC(221)의 처리 시간만큼 아날로그 신호(Vin)를 소정 시간 동안 지연시킨다. 제 1 합산기(223)는 제 1 샘플 앤 홀더(222)로부터 수신된 아날로그 전압(Vin)의 레벨, 그리고 제 1 DAC(221)로부터 수신된 아날로그 전압 레벨의 차이를 출력한다. 제 1 증폭기(224)는 제 1 합산기(223)로부터 수신된 전압을 증폭하여 제 1 잔류 전압(RV1)을 출력한다.

도 3은 도 2의 제 1 잔류 전압(RV1)을 수신하는 제 2 스테이지(112)를 보여주는 블록도이다. 도 3을 참조하면, 제 2 스테이지(112)는 제 2 서브 ADC(250) 및 제 2 엠덱(260)을 포함한다.

제 2 디지털 신호(DS2)가 제 2 기준 제어 회로(142)에 추가적으로 전송되는 것을 제외하면, 제 2 스테이지(112)는 제 1 스테이지(111)와 마찬가지로 구성된다.

제 2 서브 ADC(250)는 제 2 기준 전압(Vref2)을 이용하여 제 1 잔류 전압(RV1)을 제 2 디지털 신호(DS2)로 변환한다. 그리고 제 2 디지털 신호(DS2)는 디지털 정정 로직(120) 및 제 2 기준 제어 회로(142)에 전송된다.

제 2 엠덱(260)은 제 1 잔류 전압(RV1)과 제 2 디지털 신호(DS2)에 대응하는 전압 레벨의 차이를 증폭하여 제 2 잔류 전압(RV2)을 발생한다. 발생된 제 2 잔류 전압(RV2)은 제 3 스테이지(113,도 1 참조)에 전송될 것이다.

도 4는 도 3의 제 2 잔류 전압(RV2)을 수신하는 제 3 스테이지(113)를 보여주는 블록도이다. 도 4를 참조하면, 제 3 스테이지(113)는 제 3 서브 ADC(280)를 포함한다. 제 3 스테이지(113)는 잔류 전압을 발생하지 않으므로 엠덱을 포함하지 않을 것이다.

제 3 서브 ADC(280)는 제 2 잔류 전압(RV2) 및 제 3 기준 전압(Vref3)을 수신한다. 그리고 제 3 서브 ADC(280)는 제 3 기준 전압(Vref3)을 이용하여 제 2 잔류 전압(RV2)을 제 3 디지털 신호(DS3)로 변환한다. 변환된 디지털 신호(DS3)는 디지털 정정 로직(120) 및 제 3 기준 제어 회로(143)에 전송된다.

제 1 내지 제 3 서브 ADC들(210,250,280)은 플래시 ADC일 수 있다. 예를 들면, 제 1 서브 ADC(210)는 직렬 연결된 복수의 저항 소자들(미도시)을 이용하여 비교 전압들(미도시)을 발생할 것이다. 그리고 발생된 비교 전압들과 아날로그 전압(Vin)을 비교하여 제 1 디지털 신호(DS1)를 출력할 수 있다.

도 5는 도 2의 제 1 증폭기(224)의 증폭 이득을 보여준다. 도 5에서, 세로 방향은 전압 레벨의 크기를 나타낸다. 도 2 및 도 5를 참조하면, 아날로그 전압(Vin)의 레벨(a)은 제 1 기준 전압(Vref1)을 기준으로 제 1 디지털 신호(DS1)로 변환된다. 이때, 제 1 기준 전압(Vref1)은 양의 기준 전압(Vr1) 레벨과 음의 기준 전압(-Vr1) 레벨의 차이에 대응할 것이다.

도 5에서, 아날로그 전압(Vin)이 2 비트들의 제 1 디지털 신호(DS1)로 변환되는 경우가 예시적으로 도시된다. 제 1 스테이지(111)는 아날로그 전압(Vin)의 레벨(a)에 따라, 논리 값 "10"의 제 1 디지털 신호(DS1)를 출력할 것이다.

제 1 스테이지(111)의 제 1 엠덱(220)은 아날로그 전압(Vin)과 제 1 디지털 신호(DS1)에 대응하는 전압 레벨의 차이를 증폭하여 제 1 잔류 전압(RV1)을 발생한다. 예시적으로, 제 1 잔류 전압(RV1)은 수학식 1과 같이 나타난다.

수학식 1을 참조하면, D는 제 1 디지털 신호(DS1)에 대응하는 전압 레벨을 나타낸다. N은 제 1 디지털 신호(DS1)의 해상도를 나타낸다. 수학식 1에 따르면, 제 1 합산기(223)는

에 대응하는 전압 레벨을 출력할 것이다. 그리고 제 1 증폭기(224)의 증폭 이득은

일 것이다. 수학식 1에 따르면, 아날로그 전압(Vin)이 어떤 논리 값에 대응하는 전압 레벨을 가지는지에 관계없이, 제 1 잔류 전압(RV1)은 논리 값 "10" 및 "01" 중 하나에 대응하는 전압 레벨을 가질 것이다.

예를 들면, 제 1 기준 전압(Vref1)의 레벨은 "12"라고 가정한다. 즉, 양의 기준 전압(Vr1), 음의 기준 전압(-Vr1)의 레벨은 각각 "6,"-6"이라고 가정한다. 그리고 아날로그 전압(Vin)의 레벨(a)은 "1"이라고 가정한다. 도 5에 따르면, 제 1 디지털 신호(DS1)는 두 개의 비트로 표현되므로, N은 "2"일 것이다. 아날로그 전압(Vin)의 레벨(a), 그리고 논리 값 "10"에 대응하는 디지털 아날로그 전압의 레벨인 "1.5"의 차이는 "-0.5"이다. 그리고 "-0.5"가 2배 증폭되면 "-1"이 계산된다. 따라서, 제 1 잔류 전압(RV1)의 레벨(b)은 "-1"일 것이다.

한편, 제 1 증폭기(224)에서 증폭 오차가 발생할 수 있다. 즉, 제 1 증폭기(224)의 증폭 이득이 요구되는 증폭 이득보다 작은 경우, 및 제 1 증폭기(224)의 증폭 이득이 요구되는 증폭 이득보다 큰 경우에 증폭 오차가 발생된다.

제 1 증폭기(224)의 증폭 이득이 요구되는 증폭 이득보다 큰 경우, 도 5에 도시된 제 1 잔류 전압(RV1)의 레벨(b)은 낮아질 것이다. 이때, 제 2 기준 전압(Vref2)의 레벨이 증가되면 신뢰성이 향상된 제 2 디지털 신호(DS2)가 제공될 수 있다. 만약 제 2 기준 전압(Vref2)의 레벨이 제 1 기준 전압(Vref1)과 마찬가지로 고정된다면, 제 2 스테이지(112)에서 제 1 잔류 전압(RV1)에 대응하는 논리 값을 "00"으로 결정할 수 있다.

제 1 증폭기(224)의 증폭 이득이 요구되는 증폭 이득보다 작은 경우, 도 5에 도시된 제 1 잔류 전압(RV1)의 레벨(b)은 증가할 것이다. 이때, 제 2 기준 전압(Vref2)의 레벨이 감소되면 신뢰성이 향상된 제 2 디지털 신호(DS2,도 3 참조)가 제공될 수 있다.

도 6은 도 2의 아날로그 전압(Vin)과 제 1 잔류 전압(RV1)의 관계를 보여주는 그래프이다. 도 6를 참조하면, 가로축은 아날로그 전압(Vin)의 레벨을 나타낸다. 그리고 세로 축은 제 1 잔류 전압(RV1)의 레벨을 나타낸다. 도 6에서, 아날로그 전압(Vin)이 논리 값 "10"에 대응되는 경우의 전압 레벨만이 예시적으로 도시된다.

아날로그 전압(Vin)의 레벨이 증가할수록 제 1 잔류 전압(RV1)의 레벨이 증가할 것이다. 그리고, 제 1 잔류 전압(RV1)은 논리 값 "10" 또는 "01"에 대응하는 전압 범위에 매핑(mapping)될 것이다. 도 6에 도시되지 않으나, 아날로그 전압(Vin)이 논리 값 "00", "01" 및 "11"에 대응하는 전압 레벨을 갖는 각각의 경우도, 제 1 잔류 전압(RV1)은 논리 값 "10" 또는 "01"에 대응하는 전압 범위에 매핑될 것이다.

제 1 증폭기(224,도 2 참조)가 요구되는 증폭 이득보다 큰 증폭 이득을 갖는 경우, 제 1 증폭 오차(α)가 발생할 수 있다. 그리고 제 1 증폭기(224)가 요구되는 증폭 이득보다 작은 증폭 이득을 갖는 경우, 제 2 증폭 오차(β)가 발생할 수 있다. 마찬가지로, 제 2 증폭기(2264)에서 증폭 오차가 발생할 수 있다.

제 1 증폭기(224,도 2 참조)에서 제 1 증폭 오차(α) 또는 제 2 증폭 오차(β)가 발생하는 경우, 제 1 잔류 전압(RV1)을 수신하는 제 2 스테이지(112)의 디지털 에러 발생률은 증가할 것이다. 여기에서, 제 1 증폭 오차(α)는 제 1 증폭기(224)의 증폭 이득이 요구되는 증폭 이득보다 큰 경우를 나타낸다. 그리고 제 2 증폭 오차(β)는 제 1 증폭기(224)의 증폭 이득이 요구되는 증폭 이득보다 작은 경우를 나타낸다. 즉, 제 1 엠덱(220)의 증폭 오차에 따라, 제 1 잔류 전압(RV1)의 레벨이 변경된다.

본 발명의 실시 예에 따르면, 제 1 내지 제 2 스테이지들(111~112)의 각 엠덱들에서 증폭 오차가 발생하는 경우에 기준 전압을 조절함으로써 신뢰도가 향상된 파이프라인 ADC(100)가 제공된다.

도 7은 도 1의 제 2 기준 전압 발생 회로(132)를 보여주는 블록도이다. 이하 도 7을 참조한 설명에서 제 2 기준 전압 발생 회로(132)가 설명되나, 제 3 기준 전압 발생 회로(133)도 마찬가지로 구성될 것이다.

도 7을 참조하면, 제 2 기준 전압 발생 회로(132)는 전압 발생 회로(310), 제 1 및 제 2 임피던스 조절 부들(320,330), 전원 스위치 부(350), 접지 스위치 부(360), 그리고 기준 저항(R)을 포함한다.

전압 발생 회로(310)는 제 1 및 제 2 비교기들(C1,C2)에 연결된다. 그리고 전압 발생 회로(310)는 전원 전압(VDD)을 수신한다. 전압 발생 회로(310)는 전원 전압(VDD)을 이용하여 양의 초기 기준 전압(IV2) 및 음의 초기 기준 전압(-IV2)을 발생한다.

제 1 임피던스 조절 부(320)는 제 1 비교기(C1) 및 제 1 내지 제 m P형 트랜지스터들(PT1~PTm)을 포함한다.

제 1 비교기(C1)는 전압 발생 회로(310), 제 1 단자(①), 그리고 제 1 내지 제 m P형 트랜지스터들(PT1~PTm)에 연결된다. 제 1 비교기(C1)는 제 1 단자(①)의 전압 레벨과 양의 초기 기준 전압(IV2)의 레벨의 차이를 증폭한 전압을 제 1 내지 제 m P형 트랜지스터들(PT1~PTm)의 게이트들에 제공할 것이다.

제 1 내지 제 m P형 트랜지스터들(PT1~PTm)은 병렬 연결된다. 제 1 P형 트랜지스터(PT1)는 전원 전압(VDD)을 수신한다. 그리고 제 1 P형 트랜지스터(PT1)는 제 1 단자(①)와 연결된다. 제 2 내지 제 m P형 트랜지스터들(PT2~PTm)은 전원 스위치 부(350) 및 제 1 단자(①)에 연결된다.

제 2 임피던스 조절 부(330)는 제 2 비교기(C2) 및 제 1 내지 제 k N형 트랜지스터들(NT1~NTk)을 포함한다. 제 2 비교기(C1)는 전압 발생 회로(310), 제 2 단자(②), 그리고 제 1 내지 제 k N형 트랜지스터들(NT1~NTk)에 연결된다. 제 2 비교기(C2)는 제 2 단자(②)의 전압 레벨과 음의 초기 기준 전압(-IV2)의 레벨 차이를 증폭한 전압을 제 1 내지 제 k N형 트랜지스터들(NT1~NTk)의 게이트에 제공할 것이다.

제 1 내지 제 k N형 트랜지스터들(NT1~NTk)는 병렬 연결된다. 제 1 N형 트랜지스터(NT1)는 접지 전압(GND)을 수신한다. 그리고 제 1 N형 트랜지스터(NT1)는 제 2 단자(②)와 연결된다. 제 2 내지 제 m N형 트랜지스터들(NT2~NTk)는 접지 스위치 부(360) 및 제 2 단자(②)와 연결된다. 그리고 기준 저항(R)은 제 1 단자(①) 및 제 2 단자(②)의 사이에 연결된다.

전원 스위치 부(350)는 제 2 내지 제 m 전원 스위치들(PS2~PSm)을 포함한다. 그리고 접지 스위치 부(360)는 제 2 내지 제 k 접지 스위치들(NS2~NSk)을 포함한다.

전원 스위치 부(350)는 제 2 내지 제 m P형 트랜지스터들(PT2~PTm)에 연결된다. 그리고 접지 스위치 부(360)는 제 2 내지 제 k N형 트랜지스터들(NT2~NTk)에 연결된다.

제 2 내지 제 m P형 트랜지스터들(PT2~PTm)에 전원 전압(VDD)이 제공되도록, 전원 스위치 부(350)는 제 2 제어 신호(CTRL2)에 응답하여 스위칭된다. 그리고, 접지 스위치 부(360)는 제 2 제어 신호(CTRL2)에 응답하여 제 2 내지 제 k N형 트랜지스터들(NT2~NTk)을 접지 전압(GND)과 연결한다. 즉, 제 2 제어 신호(CTRL2)에 응답하여, 제 2 내지 제 m 전원 스위치들(PS2~PSm) 및 제 2 내지 제 k 접지 스위치들(NS2~NSn)은 스위칭될 것이다.

전원 및 접지 스위치 부들(350,360)은 제 2 제어 신호(CTRL2)에 응답하여 각각 제 1 및 제 2 임피던스 조절 부들(320,330)의 출력 임피던스를 조절한다. 제 1 및 제 2 임피던스 조절 부들(320,330)의 출력 임피던스가 조절되면, 제 1 및 제 2 단자들(①,②)의 전압이 가변될 것이다.

제 1 단자(①)의 전압은 양의 기준 전압(Vr2)으로서 제 2 스테이지(112)에 제공된다. 제 2 단자(②)의 전압은 음의 기준 전압(-Vr2)으로서 제 2 스테이지(112)에 제공된다. 도 1의 제 2 기준 전압(Vref2)은 양의 기준 전압(Vr2) 및 음의 기준 전압(-Vr2)의 차이에 대응할 것이다. 즉, 제 1 및 제 2 임피던스 조절 부들(320,330)의 출력 임피던스가 조절되면, 제 2 기준 전압(Vref2)이 가변될 것이다.

모든 스위치들(PS2~PSm,NS2~NSk)이 턴-오프(turn off) 되었다고 가정한다. 이때 제 1 P형 트랜지스터(PT1) 및 제 1 N형 트랜지스터(NT1)의 게이트 전압은 각각 제 1 및 제 2 비교기들(C1,C2)의 출력 전압에 의해 결정된다. 그리고, 기준 저항(R)에 의해, 제 1 P형 트랜지스터(PT1) 및 제 1 N형 트랜지스터(NT1)에 흐르는 전류가 결정된다. 제 2 전원 스위치(PS2) 및 제 2 접지 스위치(NS2)가 턴-온(turn on) 되면, 제 1 P형 트랜지스터(PT1)에 흐르는 전류는 감소할 것이다. 마찬가지로 제 1 N형 트랜지스터(NT1)에 흐르는 전류도 감소할 것이다. 제 1 P형 트랜지스터(PT1)는 유한한 출력 임피던스를 가지므로, 제 1 P형 트랜지스터(PT1)에 흐르는 전류가 감소할수록, 제 1 P형 트랜지스터(PT1)의 드레인-소스 사이의 전압은 감소한다. 마찬가지로, 제 1 N형 트랜지스터(NT1)의 드레인-소스 사이의 전압은 감소할 것이다. 따라서, 제 1 단자(①)와 제 2 단자(②) 사이의 전압 차이는 증가한다. 즉, 제 2 기준 전압(Vref2)의 레벨은 증가할 것이다.

결과적으로, 제 2 내지 제 m 전원 스위치들(PS2~PSm) 중 턴-온 시키는 스위치들이 증가할수록, 제 1 P형 트랜지스터(PT1)의 드레인-소스 사이의 전압은 감소할 것이다. 그리고 제 2 내지 제 k 접지 스위치들(NS2~NSk) 중 턴-온시키는 스위치들이 증가할수록, 제 1 N형 트랜지스터(NT1)의 드레인-소스 사이의 전압은 감소할 것이다. 따라서, 제 2 기준 전압(Vref2)의 레벨은 조절될 수 있다.

예시적으로, 모든 스위치들(PS2~PSm,NS2~NSk)이 턴-오프된 상태에서, 제 2 전원 스위치(PS2) 및 제 2 접지 스위치(NS2)부터 순차적으로 턴-온 시키면 제 2 기준 전압(Vref2)의 레벨은 증가할 것이다. 예시적으로, 모든 스위치들(PS2~PSm,NS2~NSn)이 턴-온된 상태에서, 제 m 전원 스위치(PSm) 및 제 k 접지 스위치(NSk)부터 순차적으로 턴-오프 시키면 제 2 기준 전압(Vref2)의 레벨은 감소할 것이다.

본 발명의 기술적 사상은, 제 2 기준 전압(Vref2)이 양의 기준 전압 및 음의 기준 전압의 차이에 대응하는 경우에 한정되지 않을 것이다. 예를 들면, 제 2 기준 전압(Vref2)이 양의 기준 전압 및 접지 전압의 차이에 대응하는 경우, 제 2 기준 전압 발생 회로(132)는 전압 발생 회로(310), 제 1 임피던스 조절 부(320), 전원 스위치 부(350) 및 기준 저항(R)을 포함할 것이다. 그리고, 제 2 단자(②)에 접지 전압이 제공될 것이다. 이때, 전원 스위치 부(350)의 스위칭 동작에 따라, 제 1 임피던스 조절 부(320)의 임피던스는 조절될 것이다. 그리고, 제 1 단자(①)의 전압은 양의 기준 전압으로 제공될 것이다.

도 7을 참조한 설명에서, 복수의 트랜지스터들(PT1~PTm,NT1~NTk)을 이용하여 제 2 기준 전압(Vref2)을 가변하는 제 2 기준 전압 발생 회로(132)가 도시된다. 그러나, 본 발명의 실시 예는 도 7을 참조한 설명에 한정되지 않는다. 예를 들면, 제 1 및 제 2 임피던스 조절 부들(320,330)은 복수의 임피던스 소자들을 포함하고, 병렬 연결된 복수의 임피던스 소자들의 개수를 조절하여 제 2 기준 전압(Vref2)이 가변될 수 있다.

도 8은 도 1의 파이프라인 ADC(100)에 있어서 기준 전압 제어 방법을 보여주는 순서도이다. 도 8을 참조한 설명에서, 제 1 및 제 2 디지털 신호들(DS1,DS2)은 도 5에 도시된 바와 마찬가지로 각각 논리 값 "00","01","10" 및 "11" 중 어느 하나의 상태를 갖는다고 가정한다.

도 1, 도 7 및 도 8을 참조하면, S110단계에서, 전압 레벨이 "0"인 아날로그 전압(Vin)이 제 1 스테이지(111)에 입력된다. 즉, 제 1 기준 전압(Vref1)의 레벨의 중간값에 대응하는 아날로그 전압(Vin)이 입력된다.

S120단계에서, 제 1 스테이지(111)는 제 1 디지털 신호(DS1)의 논리 값을 "10" 또는 "01"로 결정할 것이다. 그리고 제 1 스테이지(111)는 입력된 아날로그 전압(Vin)의 레벨, 그리고 제 1 디지털 신호(DS1)의 논리 값에 대응하는 전압 레벨의 차이를 증폭하여 제 1 잔류 전압(RV1)을 출력할 것이다.

S130단계에서, 제 2 디지털 신호(DS2)가 논리 값 "01" 또는 논리 값 "10"인지 판별한다.

제 2 스테이지(112)의 제 2 서브 ADC(250, 도 3 참조)는 제 2 기준 전압(Vref2)을 이용하여 제 1 잔류 전압(RV1)을 제 2 디지털 신호(DS2)로 변환한다. 변환된 제 2 디지털 신호(DS2)는 디지털 정정 로직(120) 및 제 2 기준 제어 회로(142)에 전송된다.

제 1 디지털 신호(DS1)의 논리 값이 "10"일 때, 제 2 디지털 신호(DS2)의 논리 값은 "01"일 수 있다. 즉, 제 1 디지털 신호(DS1)의 논리 값이 "10"으로 판명된다면, 아날로그 전압(Vin)의 레벨인 "0"은 논리 값 "10"에 대응하는 전압 레벨 중 가장 작은 전압 레벨에 해당될 것이다. 따라서, 제 1 잔류 전압(RV1)이 논리 값 "10" 및 "01"에 대응하는 전압 범위에 매핑되는 경우, 제 2 디지털 신호(DS2)의 논리 값은 논리 값 "10" 및 "01" 중 더 작은 전압 레벨에 대응하는 "01"일 것이다. 마찬가지로, 제 1 디지털 신호(DS1)의 논리 값이 "01"일 때, 제 2 디지털 신호(DS2)의 논리 값은 "10"일 수 있다. 즉, 제 1 디지털 신호(DS1)의 논리 값이 "01"로 판명된다면, 아날로그 전압(Vin)의 레벨인 "0"은 논리 값 "10"에 대응하는 전압 레벨 중 가장 큰 전압 레벨에 해당될 것이다. 따라서, 제 2 디지털 신호(DS2)의 논리 값은 "10"일 것이다.

반면, 제 1 디지털 신호(DS1)의 논리 값이 "10"일 때, 제 2 디지털 신호(DS2)의 논리 값은 "00"일 수 있다. 그리고 제 1 디지털 신호(DS1)의 논리 값이 "01"일 때, 제 2 디지털 신호(DS2)의 논리 값은 "11"일 수 있다. 제 2 디지털 신호(DS2)가 논리 값 "00" 또는 논리 값 "11"인 경우는 제 1 엠덱(220,도 2 참조)의 증폭 이득이 요구되는 증폭 이득보다 큰 경우에 대응할 것이다.

제 2 디지털 신호(DS2)가 논리 값 "01" 또는 논리 값 "10"인 경우는 제 1 엠덱(220)의 증폭 이득이 요구되는 증폭 이득보다 작은 경우에 대응할 것이다.

제 2 디지털 신호(DS2)의 논리 값이 "01" 또는 "10"인 경우, S141단계가 수행된다. 그리고 제 2 디지털 신호(DS2)의 논리 값이 "01" 또는 "10"이 아닌 경우, S152단계가 수행된다.

S141단계에서, 제 2 기준 전압(Vref2)의 레벨을 감소시킨다. 논리 값 "01" 또는 논리 값 "10"인 제 2 디지털 신호(DS2)를 수신한 경우, 제 2 기준 제어 회로(142)는 제 2 제어 신호(CTRL2)를 전송할 것이다. 제 2 제어 신호(CTRL2)에 응답하여, 전원 스위치 부(350)에 포함된 턴-온된 전원 스위치들의 개수는 감소할 것이다. 그리고 접지 스위치 부(360)에 포함된 턴-온된 접지 스위치들의 개수도 감소할 것이다.

즉, 본 발명의 실시 예에 따르면, 제 2 디지털 신호(DS2)를 참조함으로써, 제 1 잔류 전압(RV1)이 소정의 증폭 이득보다 작거나 같게 증폭된 경우에 제 2 기준 전압(Vref2)의 레벨은 감소된다.

예시적으로, 전원 스위치 부(350)에 포함된, 턴-온된 전원 스위치 중 하나의 전원 스위치가 턴-오프될 수 있다. 그리고 접지 스위치 부(360)에 포함된, 턴-온된 접지 스위치 중 하나의 접지 스위치가 턴-오프될 수 있다.

S142단계에서, 제 2 기준 전압(Vref2)의 레벨이 변경된 상태에서 제 2 디지털 신호(DS2)의 논리 값이 "00" 또는 "11"인지 판별한다. 즉, 제 2 서브 ADC(250,도 3 참조)는 변경된 전압 레벨에 대응하는 제 2 기준 전압(Vref2)을 이용하여 제 2 디지털 신호(DS2)를 발생할 것이다. 제 2 기준 제어 회로(142)는 제 2 디지털 신호(DS2)를 수신할 것이다. 그리고 제 2 기준 제어 회로(142)는 제 2 디지털 신호(DS2)의 논리 값이 "00" 또는 "11"인지 판별할 것이다.

제 2 디지털 신호(DS2)의 논리 값이 여전히 "01" 또는 "10"인 경우, S141단계가 다시 수행된다. 제 2 기준 제어 회로(142)로부터 수신된 제 2 제어 신호(CTRL2)에 응답하여, 전원 및 접지 스위치 부들(350,360)의 턴-온된 스위치들의 개수는 감소할 것이다.

제 2 디지털 신호(DS2)의 논리 값이 "00" 또는 "11"인 경우, 제 2 기준 전압(Vref2)의 레벨은 변경된 전압 레벨로 결정된다(S160). 예를 들면, 제 2 기준 제어 회로(142)는 논리 값 "00" 또는 "11"인 제 2 디지털 신호(DS2)를 수신한 경우, 제 2 제어 신호(CTRL2)를 발생하지 않을 것이다.

제 2 디지털 신호(DS2)의 논리 값이 "01" 또는 "10"이 아닌 경우, 제 2 디지털 신호(DS)의 논리 값은 "00" 또는 "11"일 것이다(S151). 이 경우, S152단계가 수행된다. S152단계에서, 제 2 기준 전압(Vref2)의 레벨은 증가된다. 즉, 제 2 디지털 신호(DS2)를 참조함으로써, 제 1 잔류 전압(RV1)이 소정의 증폭 이득보다 크게 증폭된 경우에 제 2 기준 전압(Vref2)의 레벨이 증가된다.

논리 값 "00" 또는 "11"인 제 2 디지털 신호(DS2)를 수신한 제 2 기준 제어 회로(142)는 제 2 제어 신호(CTRL2)를 발생한다. 제 2 제어 신호(CTRL2)에 응답하여, 전원 스위치 부(350)에 포함된 턴-온된 전원 스위치들의 개수는 증가할 것이다. 그리고 제 2 제어 신호(CTRL2)에 응답하여, 접지 스위치 부(360)에 포함된 턴-온된 접지 스위치들의 개수도 증가할 것이다.

S153단계에서, 제 2 기준 전압(Vref2)의 레벨이 증가된 상태에서 제 2 디지털 신호(DS2)의 논리 값이 "01" 또는 "10"인지 판별한다. 제 2 디지털 신호(DS2)의 논리 값이 "01" 또는 "10"이 아닌 경우, S152단계가 다시 수행된다. 제 2 기준 제어 회로(142)로부터 수신된 제 2 제어 신호(CTRL2)에 응답하여, 전원 및 접지 스위치 부들(350,360)의 턴-온된 스위치들의 개수가 증가할 것이다. 제 2 디지털 신호(DS2)의 논리 값이 "01" 또는 "10"인 경우, 제 2 기준 전압(Vref2)의 레벨은 증가된 전압 레벨로 결정된다(S160).

본 발명의 실시 예에 따른 파이프라인 ADC(100)의 동작 방법은 제 2 디지털 신호(DS2)를 참조함으로써, 제 1 스테이지(111)에 포함된 엠덱(220)의 증폭 오차를 감지한다. 그리고 증폭 오차가 감지된 경우, 잔류 전압과 비교되는 기준 전압의 레벨은 증가 또는 감소된다. 따라서, 향상된 신뢰도를 가지는 파이프라인 ADC(100)의 동작 방법이 제공된다.

도 9는 본 발명의 다른 실시 예에 따른 파이프라인 ADC(500)를 보여주는 블록도이다. 도 9를 참조하면, 파이프라인 ADC(500)가 제 3 기준 전압 발생 회로(133) 및 제 3 기준 제어 회로(143)를 포함하지 않는 것을 제외하면 도 1의 파이프라인 ADC(100)와 마찬가지로 구성된다.

본 발명의 실시 예에 따른 파이프라인 ADC(500)는 제 1 내지 제 3 스테이지들(111~113)은 복수의 그룹으로 나뉘고, 그룹별로 상이한 기준 전압이 제공될 수 있다. 도 9에서, 제 1 스테이지는 제 1 기준 전압(Vref1)을 수신하고, 제 2 및 제 3 스테이지들(112,113)은 제 2 기준 전압(Vref2)을 수신한다. 그리고, 제 2 기준 전압(Vref2)은 제 1 스테이지(111)에 포함된 제 1 엠덱(220)의 증폭 오차에 따라 조절될 것이다.

본 발명의 실시 예에 따르면, 복수의 스테이지들을 포함하는 파이프라인 ADC는 복수의 기준 전압들을 사용한다. 그리고 복수의 스테이지들 각각에 포함되는 엠덱들에서 증폭 오차가 발생하는 경우에 기준 전압들을 조절함으로써 신뢰도가 향상된 파이프라인 ADC가 제공된다.

한편, 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

100,500: 파이프라인 ADC
111~113: 제 1 내지 제 3 스테이지
120: 디지털 정정 로직
131~133: 제 1 내지 제 3 기준 전압 발생 회로
142,143: 제 2 및 제 3 기준 제어 회로
210: 제 1 서브 ADC
220: 제 1 엠덱
224: 제 1 증폭기
310: 전압 발생 회로
350,360: 전원 및 접지 스위치 부

Claims

제 1 기준 전압을 발생하는 제 1 기준 전압 발생 회로;
제 2 기준 전압을 발생하는 제 2 기준 전압 발생 회로;
아날로그 입력 신호를 수신하고, 상기 제 1 기준 전압을 이용하여 상기 아날로그 입력 신호를 제 1 디지털 신호로 변환하는 제 1 서브 아날로그 디지털 변환기;
상기 제 1 기준 전압을 이용하여 상기 제 1 디지털 신호를 상기 제 1 디지털 신호에 대응하는 전압으로 변환하고, 상기 아날로그 입력 신호의 전압 레벨 및 상기 제 1 디지털 신호에 대응하는 전압 레벨의 차이를 증폭하여 잔류 신호를 출력하는 증폭 부; 및
상기 잔류 신호를 수신하고, 상기 제 2 기준 전압을 이용하여 상기 잔류 신호를 제 2 디지털 신호로 변환하는 제 2 서브 아날로그 디지털 변환기를 포함하고,
상기 증폭부의 증폭 이득과 대응하는 상기 제 2 디지털 신호의 레벨에 따라 상기 제 2 기준 전압의 레벨이 증가되거나 또는 감소되고,
상기 제 1 기준 전압의 레벨은 제 1 및 제 2 전압들의 레벨의 차이에 대응하고,
상기 제 1 서브 아날로그 디지털 변환기는 상기 제 1 전압의 레벨 및 상기 제 2 전압의 레벨의 중간값에 대응하는 상기 아날로그 입력 신호를 수신하는 아날로그 디지털 변환 장치.
제 1 항에 있어서,
상기 제 1 및 제 2 디지털 신호들은 상기 아날로그 입력 신호가 변환된 디지털 출력 신호를 구성하고,
상기 증폭 이득이 소정의 레벨보다 높은 경우, 상기 제 2 기준 전압은 증가하고, 상기 증폭 이득이 소정의 레벨보다 낮은 경우, 상기 제 2 기준전압은 감소하는 아날로그 디지털 변환 장치.
제 1 항에 있어서,
상기 제 1 및 제 2 디지털 신호들을 수신하는 디지털 정정 로직을 더 포함하며,
상기 디지털 정정 로직은 보정 값을 저장하는 메모리를 포함하고, 상기 보정 값을 참조하여 상기 제 1 및 제 2 디지털 신호들의 에러를 정정하는 아날로그 디지털 변환 장치.
제 1 항에 있어서,
상기 제 2 기준 전압 발생 회로는
제 1 및 제 2 단자들에 연결되는 기준 임피던스 소자; 및
상기 제 1 단자, 및 전원 전압이 인가되는 제 3 단자에 연결된 임피던스 부를 포함하고,
상기 임피던스 부의 출력 임피던스가 조절되어 형성되는 상기 제 1 단자의 전압이 상기 제 2 기준 전압으로 제공되는 아날로그 디지털 변환 장치.
제 4 항에 있어서,
상기 임피던스 부는 상기 제 1 및 제 3 단자들 사이에 병렬 연결되는 복수의 임피던스 소자들을 포함하고,
상기 복수의 임피던스 소자들의 개수는 가변하는 아날로그 디지털 변환 장치.
제 4 항에 있어서,
상기 임피던스 부는 상기 제 1 및 제 3 단자들 사이에 병렬 연결되는 복수의 트랜지스터들; 및
초기 기준 전압을 수신하고, 상기 제 1 단자의 전압 레벨 및 상기 초기 기준 전압 레벨의 차이를 증폭한 전압을 상기 트랜지스터들의 게이트들에 출력하는 비교기를 포함하고,
상기 복수의 트랜지스터들의 개수는 가변되는 아날로그 디지털 변환 장치.
제 6 항에 있어서,
상기 제 2 기준 전압 발생 회로는 상기 초기 기준 전압을 발생하는 전압 발생 회로를 더 포함하는 아날로그 디지털 변환 장치.
제 4 항에 있어서,
상기 제 2 기준 전압 발생 회로는
상기 제 3 단자에 연결된 복수의 스위치 유닛들;
상기 제 1 단자, 그리고 상기 복수의 스위치 유닛들 각각에 연결된 트랜지스터들;
초기 기준 전압을 수신하고, 상기 제 1 단자의 전압 레벨 및 상기 초기 기준 전압 레벨의 차이를 증폭하여, 상기 트랜지스터들의 게이트들에 출력하는 비교기를 포함하고,
상기 복수의 스위치 유닛들의 스위칭 동작에 따라 상기 제 3 단자에 연결되는 트랜지스터들의 개수가 결정되는 아날로그 디지털 변환 장치.
제 1 항에 있어서,
상기 제 1 기준 전압 발생 회로는 고정된 상기 제 1 기준 전압을 발생하는 아날로그 디지털 변환 장치.
제 1 항에 있어서,
상기 서브 아날로그 디지털 변환기는 플래시(Flash) 아날로그 디지털 변환기인 아날로그 디지털 변환 장치.
제 1 기준 전압을 발생하는 제 1 기준 전압 발생 회로;
제 2 기준 전압을 발생하는 제 2 기준 전압 발생 회로;
아날로그 입력 신호를 수신하고, 상기 제 1 기준 전압을 이용하여 상기 아날로그 입력 신호를 제 1 디지털 신호로 변환하는 제 1 서브 아날로그 디지털 변환기;
상기 아날로그 입력 신호의 전압 레벨, 및 상기 제 1 디지털 신호에 대응하는 전압 레벨의 차이를 증폭하여 잔류 전압을 발생하는 증폭 부;
상기 잔류 전압을 수신하고, 상기 제 2 기준 전압을 이용하여 상기 잔류 전압을 제 2 디지털 신호로 변환하는 제 2 서브 아날로그 디지털 변환기를 포함하며,
상기 제 2 기준 전압 발생 회로는 상기 제 2 디지털 신호에 따라 상기 제 2 기준 전압의 레벨을 증가 또는 감소시키고,
상기 제 1 기준 전압의 레벨은 제 1 및 제 2 전압들의 레벨의 차이에 대응하고,
상기 제 1 서브 아날로그 디지털 변환기는 상기 제 1 전압의 레벨 및 상기 제 2 전압의 레벨의 중간값에 대응하는 상기 아날로그 입력 신호를 수신하는 아날로그 디지털 변환 장치.
제 11 항에 있어서,
상기 제 2 기준 전압 발생 회로는 상기 제 2 디지털 신호의 값이 변경될 때 상기 제 2 기준 전압의 레벨의 증가 또는 감소를 중지하는 아날로그 디지털 변환 장치.
제 11 항에 있어서,
상기 제 1 서브 아날로그 디지털 변환기는 고정된 전압 레벨을 가지는 아날로그 입력 신호를 수신하는 아날로그 디지털 변환 장치.
삭제
아날로그 디지털 변환 장치의 기준 전압 제어 방법에 있어서,
제 1 기준 전압을 이용하여, 아날로그 입력 신호로부터 제 1 디지털 신호를 생성하고, 상기 아날로그 입력 신호의 전압 및 상기 제 1 디지털 신호에 대응하는 전압 레벨의 차이를 증폭하여 잔류 신호를 발생하는 단계;
제 2 기준 전압을 이용하여, 상기 잔류 신호로부터 제 2 디지털 신호를 생성하고, 상기 제 2 디지털 신호에 따라 상기 제 2 기준 전압을 조정하는 단계; 및
상기 조정된 제 2 기준 전압을 이용하여, 상기 잔류 신호로부터 제 3 디지털 신호를 생성하고, 상기 제 2 및 제 3 디지털 신호들의 비교 결과에 따라 상기 제 2 기준 전압을 결정하는 단계를 포함하는 기준 전압 제어 방법.
제 15 항에 있어서,
상기 제 1 기준 전압은 제 1 전압 및 제 2 전압의 레벨들의 차이에 대응하고,
상기 아날로그 입력 신호의 전압 레벨은 상기 제 1 전압의 레벨 및 상기 제 2 전압의 레벨의 중간값을 가지는 기준 전압 제어 방법.
제 15 항에 있어서,
상기 잔류 신호를 발생하는 단계는
상기 제 1 기준 전압을 이용하여, 상기 제 1 디지털 신호로부터 디지털 아날로그 전압을 생성하고, 상기 아날로그 입력 신호의 전압 레벨 및 상기 디지털 아날로그 전압의 차이를 소정의 증폭 이득을 갖도록 증폭하여 상기 잔류 신호를 발생하는 기준 전압 제어 방법.
제 17 항에 있어서,
상기 제 2 기준 전압을 조정하는 단계는
상기 제 2 디지털 신호를 참조한 결과, 상기 잔류 신호가 상기 소정의 증폭 이득보다 크게 증폭된 경우에 상기 제 2 기준 전압의 레벨을 증가시키는 기준 전압 제어 방법.
제 17 항에 있어서,
상기 제 2 기준 전압을 조정하는 단계는
상기 제 2 디지털 신호를 참조한 결과, 상기 잔류 신호가 상기 소정의 증폭 이득보다 작거나 같게 증폭된 경우에 상기 제 2 기준 전압의 레벨을 감소시키는 기준 전압 제어 방법.
제 15 항에 있어서,
상기 제 2 기준 전압을 결정하는 단계는
상기 제 2 및 제 3 디지털 신호들의 값들이 다를 때, 상기 조정된 제 2 기준 전압의 레벨을 상기 제 2 기준 전압의 레벨로 결정하는 기준 전압 제어 방법.