KR20200050357A - 인버터 기반의 증폭기를 갖는 아날로그 디지털 컨버터 - Google Patents

인버터 기반의 증폭기를 갖는 아날로그 디지털 컨버터 Download PDF

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Abstract

아날로그-디지털 컨버터("ADC", analog-to-digital converter)는, 아날로그 입력 전압 신호를 수신하도록 구성된 입력 단자를 포함한다. 제1 ADC 스테이지가 상기 입력 단자에 커플링되며, 상기 아날로그 입력 전압 신호에 대응하는 제1 디지털 값 및 상기 제1 디지털 값과 상기 아날로그 입력 신호 간의 차이에 대응하는 제1 아날로그 잔차(residue) 신호를 출력하도록 구성된다. 인버터 기반의 잔차 증폭기는, 상기 제1 아날로그 잔차 신호를 수신하고 상기 제1 아날로그 잔차 신호를 증폭시키며 증폭된 잔차 신호를 출력하도록 구성된다. 상기 증폭된 잔차 신호는 제2 디지털 값으로 변환되고, 상기 제1 및 제2 디지털 값은 상기 아날로그 입력 전압 신호에 대응하는 디지털 출력 신호를 생성하도록 결합된다.

Description

인버터 기반의 증폭기를 갖는 아날로그 디지털 컨버터{ANALOG TO DIGITAL CONVERTER WITH INVERTER BASED AMPLIFIER}
관련 출원에 대한 상호참조
본 출원은, 2018년 10월 31일 출원된 미국 가특허 출원 번호 제62/753,572호의 우선권을 주장하며, 이는 그 전체가 참조에 의해 여기에 포함된다.
아날로그-디지털 컨버터(“ADC(analog-to-digital converter)” 또는 “A/D”)는 샘플링된 아날로그 신호를 디지털 신호로 변환하기 위하여 다양한 애플리케이션에서 사용된다. 파이프라인, 플래시, 시그마-델타(Sigma-Delta), 연속 근사 레지스터(“SAR”, successive approximation register) 등과 같은 다양한 ADC 아키텍처들이 존재한다. 파이프라인 또는 하위범위(subranging) ADC는 둘 이상의 하위범위 단계를 사용한다. 아날로그 입력 전압의 대략적(coarse) 디지털 값으로의 대략적 변환이 행해지고, 그 다음 대략적 디지털 값은 디지털-아날로그 컨버터(DAC; digital to analog converter)를 이용해 다시 아날로그 신호로 변환된다. 대략적 값이 아날로그 비교기를 이용해 입력 전압과 비교되고, 그 다음 차이(difference) 또는 잔차(residue)가 더 미세하게 변환되며 결과들이 결합된다. 연속 근사 ADC는 입력 전압을 포함하는 범위를 연속으로 좁히도록 비교기를 사용한다. 각각의 연속 단계에서, 컨버터는 입력 전압을, 선택된 전압 범위의 중간점을 나타낼 수 있는 DAC의 출력과 비교한다. 이 프로세스의 각각의 단계에서, 근사화는 연속 근사 레지스터(SAR)에 저장된다. 단계들은 원하는 분해능에 도달할 때까지 계속된다.
아날로그-디지털 컨버터("ADC", analog-to-digital converter)는, 아날로그 입력 전압 신호를 수신하도록 구성된 입력 단자를 포함한다. 제1 ADC 스테이지가 상기 입력 단자에 커플링되며, 상기 아날로그 입력 전압 신호에 대응하는 제1 디지털 값 및 상기 제1 디지털 값과 상기 아날로그 입력 신호 간의 차이에 대응하는 제1 아날로그 잔차(residue) 신호를 출력하도록 구성된다. 인버터 기반의 잔차 증폭기는, 상기 제1 아날로그 잔차 신호를 수신하고 상기 제1 아날로그 잔차 신호를 증폭시키며 증폭된 잔차 신호를 출력하도록 구성된다. 상기 증폭된 잔차 신호는 제2 디지털 값으로 변환되고, 상기 제1 및 제2 디지털 값은 상기 아날로그 입력 전압 신호에 대응하는 디지털 출력 신호를 생성하도록 결합된다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 일부 실시예에 따른 아날로그-디지털 컨버터(“ADC”) 시스템의 양상을 예시한 블록도이다.
도 2는 일부 실시예에 따른 도 1의 ADC 시스템의 부가의 양상의 예를 나타낸 블록도이다.
도 3a는 일부 실시예에 따른 동작 단계들에 대한 예시적인 제어 신호를 예시한 파이프라인 도면이다.
도 3b는 일부 실시예에 따른 예시적인 동작 단계들에 대한 다양한 시스템 컴포넌트에 대한 동작을 예시한 차트이다.
도 4는 일부 실시예에 따른 도 2의 ADC 시스템에 도시된 서브-ADC의 예를 예시한 회로도이다.
도 5는 일부 실시예에 따른 도 4에 도시된 서브-ADC에 대한 제어 신호의 예를 예시한 신호도이다.
도 6은 일부 실시예에 따른 도 2의 ADC 시스템에 도시된 잔차 DAC의 예를 예시한 회로도이다.
도 7은 일부 실시예에 따른 도 6에 도시된 잔차 DAC에 대한 제어 신호의 예를 예시한 신호도이다.
도 8은 일부 실시예에 따른 인버터 기반의 잔차 증폭기의 예를 예시한 회로도이다.
도 9는 일부 실시예에 따른 도 8의 인버터 기반의 잔차 증폭기에 대한 제어 회로의 예를 예시한 회로도이다.
도 10은 일부 실시예에 따른 도 8의 인버터 기반의 잔차 증폭기에 대한 또다른 제어 회로의 예를 예시한 회로도이다.
도 11은 일부 실시예에 따른 도 9 및 도 10의 제어 회로에 의해 생성된 예시적인 파형을 예시한 신호도이다.
도 12는 일부 실시예에 따른 도 2의 제2 및 제3 서브-ADC의 예를 예시한 회로도이다.
도 13은 일부 실시예에 따른 ADC 방법의 예를 예시한 흐름도이다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
아날로그-디지털 컨버터(“ADC” 또는 “A/D”)는 아날로그 신호를 디지털 신호로 변환한다. 특정 응용에 대하여 파이프라인, 플래시, 시그마-델타, 연속 근사 레지스터(“SAR”) 등과 같은 통상의 ADC 구성은 너무 많은 실리콘 영역을 사용하며 너무 많은 전력을 소비할 수 있고, 따라서 비용이 너무 많이 들 수 있다. 게다가, 일부 공지된 ADC 방법으로는, 저전압 및 저전력 소비 딥 서브마이크론(deep submicron) 프로세스에서 충분히 높은 신호 대 잡음 비(SNR; signal to noise ratio) 및 변환 대역폭을 달성하는 것이 어려울 수 있다. 예를 들어, 일부 공지된 파이프라인 ADC 방법은 높은 이득 증폭기를 사용하며, 이는 FinFET 프로세스에서 구현하는 것이 어렵다. 여기에 개시된 양상에 따르면, 저전압 잔차 증폭기(residue amplifier)를 채용함으로써, ADC는 프로세스, 전압 및 온도(PVT; process, voltage, and temperature) 변동에 더 영향을 받지 않는다.
도 1은 인버터 기반의 잔차 증폭기를 이용하는 ADC(100)의 예를 예시한 블록도이다. ADC(100)는 아날로그 입력 신호 VIN를 수신하도록 구성된 입력 단자(102)를 포함한다. 제1 ADC 스테이지(108)가 입력 단자(102)에 커플링되고, 아날로그 입력 전압 신호 VIN에 대응하는 제1 디지털 값 D1 뿐만 아니라, 제1 디지털 값 D1과 아날로그 입력 신호 VIN 간의 차이에 대응하는 제1 아날로그 잔차 신호 VRES1를 출력하도록 구성된다. 제1 디지털 값 D1은 예를 들어 디지털 출력 신호 DOUT의 최상위 숫자(MSB; most significant digit)일 수 있다.
인버터 기반의 잔차 증폭기(114)는 제1 아날로그 잔차 신호 VRES1를 수신하고, 제1 아날로그 잔차 신호 VRES1를 증폭시켜 제1 증폭된 잔차 신호 VRES1G를 출력한다. 제2 ADC 스테이지(116)는 제1 증폭된 잔차 신호 VRES1G를 수신하고, 제1 증폭된 아날로그 잔차 신호 VRES1G에 대응하는 제2 디지털 값 D2을 출력한다. 정렬 및 디지털 에러 정정 블록(122)이 제1 및 제2 ADC 스테이지(108, 116)에 커플링되어, 제1 디지털 값 D1과 제2 디지털 값 D2을, 아날로그 입력 전압 신호 VIN를 나타내는 출력 단자(124)에서의 디지털 출력 신호 DOUT로 결합한다. 정렬 및 디지털 정정 블록(122)은 임의의 적합한 프로세싱 디바이스에 의해 구현될 수 있다.
아래에 더 설명되는 바와 같이, 제1 ADC 스테이지(108)의 일부 예는, SAR ADC와 같은 서브-ADC(112)를 포함하며, 이는 아날로그 입력 전압 신호 VIN를 제1 디지털 값 D1로 변환하도록 구성된다. 디지털-아날로그 컨버터(DAC)(110)는 제1 아날로그 입력 전압 신호 VIN 및 제1 디지털 값 D1을 수신하고, 이에 기초하여 제1 아날로그 잔차 신호 VRES1를 출력한다. 디지털 출력 신호 DOUT의 원하는 분해능에 따라 제1 ADC 스테이지(108)와 유사하게 구성될 수 있는 추가의 후속 ADC 스테이지(들)(116)가 더 포함될 수 있다.
도 2는 도 1의 예시적인 ADC(100)의 부가의 양상을 예시한다. 도 2에 도시된 예에서, 아날로그 입력 전압 신호 VIN는 아날로그 입력 전압 단자(102)에서 수신된 차동 입력 신호 VIP 및 VIM를 포함한다. 이들 신호는 제1 ADC 스테이지(108)에 의해 수신되며, 제1 ADC 스테이지(108)는 클록 생성기(106)를 통한 클록 신호 CLKS 및 기준 전압 Vref을 더 수신한다. 서브-ADC(112)는 SAR ADC를 포함할 수 있으며, 이는 적합하게 프로그램된 프로세싱 디바이스에 의해 구현될 수 있는 트랙 앤 홀드(track and hold) 회로(130) 및 SAR 로직 블록(132)을 포함한다. 트랙 앤 홀드 회로(130)는 차동 아날로그 입력 신호 VIP, VIM를 샘플링하고 출력 신호를 비교기(134)에 제공하도록 접속되며, 비교기(134)는 SAR 로직 블록(132)에 커플링된다. 서브-ADC(112)는 제1 디지털 값 D1을 출력하며, 이는 디지털 출력 신호 DOUT의 MSB일 수 있다. 예시된 예에서, D1 디지털 출력은 5 비트이다.
제1 디지털 출력 D1은 또한 DAC(110)에 출력되며, DAC(110)는 제1 디지털 출력 신호 D1를 아날로그 신호로 변환하고 변환된 D1 신호를 입력 전압 신호 VIP, VIM와 비교하여 제1 잔차 신호 VRES1를 출력하도록 구성된다. 예시된 예에서, 제1 잔차 신호 VRES1는, 제1 잔차 증폭기(114)에 출력되는 VRESP1 및 VRESM1를 포함하는 차동 전압 신호이다. 잔차 증폭기(114)는 아날로그 잔차 신호 VRESP1, VRESM1를 증폭시키고, 증폭된 잔차 신호 VRES1G를 출력한다.
증폭된 잔차 신호 VRES1G는, SAR ADC를 또한 포함할 수 있는 제2 ADC 스테이지(116)에 의해 수신된다. 일부 구현에서, 제2 ADC 스테이지(116)의 구조는 제1 ADC 스테이지(108)와 유사하다. 제2 ADC 스테이지(116)는 증폭된 잔차 신호 VRES1G의 A/D 변환을 수행하여 제2 디지털 신호 D2를 출력하며, 이는 정렬 및 디지털 에러 정정 스테이지(122)에 의해 수신되는, 디지털 출력 신호 DOUT의 다음 최상위 비트(예를 들어, 5 비트)를 나타낸다. 제2 ADC 스테이지(116)는 또한, 제2 잔차 증폭기(118)에 의해 수신되는, 차동 아날로그 잔차 신호 VRESP2 및 VRESM2로서 제2 잔차 신호를 출력한다. 제2 잔차 증폭기(118)는 증폭된 제2 잔차 신호 VRES2G를 출력하며, 이는 제3 ADC 스테이지(120)와 같은 후속 ADC 스테이지에 의해 수신될 수 있다. 제2 ADC 스테이지(116)와 같이, 제3 ADC 스테이지(120)의 구조는 제1 ADC 스테이지(108)와 유사할 수 있고, 따라서 이 또한 SAR ADC를 포함할 수 있다.
제3 ADC 스테이지(120)는 제2 증폭된 잔차 신호 VRES2G의 A/D 변환을 수행하여 디지털 출력 신호 DOUT의 LSB(예를 들어, 8 비트)를 나타내는 제3 디지털 신호 D3를 출력하며, 이는 정렬 및 디지털 에러 정정 스테이지(122)에 의해 수신된다. 제1, 제2 및 제3 디지털 신호 D1, D2, D3는 디지털 출력 신호 DOUT로서 출력되기 전에 정렬 및 디지털 에러 정정 스테이지(122)에서 결합된다. 예시된 예에서, 정렬 및 디지털 에러 정정 스테이지(122)는 16 비트 디지털 출력 신호 DOUT를 제공하며, 이는 5 비트 D1 신호, 5비트 D2 신호, 및 8 비트 D3 신호를 포함하며, 2개의 에러 체킹 비트 더 적다.
도 3a는 ADC(100)의 3개의 동작 단계들(operation phases)에 대한 제어 신호의 예를 예시한 파이프라인 도면이다. 일부 실시예에서, ADC(100)는 일반적으로 제1, 제2 및 제3 단계 제어 신호 phi1, phi2, phi3에 응답하여 동작한다. 또한, 일부 예에서, 제3 동작 단계는 제1 또는 제2 동작 단계의 두 배만큼 길고, 따라서 제3 단계 제어 신호는 제1 또는 제2 단계 제어 신호 phi1, phi2 중의 어느 하나의 약 2배 만큼의 지속기간을 갖는다. 다르게 말하자면, 주어진 클록 사이클에 대하여, 제1 및 제2 단계 제어 신호 phi1, phi2는 각각 사이클의 25% 동안 로직 하이(high) 레벨에 있으며, 제3 단계 제어 신호 phi3는 클록 사이클의 50% 동안 로직 하이에 있다.
도 3b는 ADC 시스템(100)에 대하여 도 3a에 도시된 다양한 동작 단계들 동안 동작의 요약을 예시한 차트이다. 일부 예에서, 제1 동작 단계(10)(제1 단계 제어 신호 phi1가 하이임) 동안, 동작 12에 도시된 바와 같이 제1 ADC 스테이지(108)의 서브-ADC(112) 및 잔차 DAC(110)는 아날로그 입력 전압 신호 VIP, VIM를 샘플링한다. 동작 14에 도시된 바와 같이 제1 잔차 증폭기(114)는 디스에이블된다. 또한, 잔차 증폭기(114)의 공통 모드 감지 커패시터는 재충전되며, 그에 의해 공통 모드 커패시터가 잔차 증폭기의 출력 공통 모드를 제어하는데 사용된다. 제2 제어 단계(20)(제2 단계 제어 신호 phi2가 하이임) 동안, 동작 22에서 제1 ADC 스테이지(108)는 아날로그 입력 전압 VIP, VIM 신호의 A/D 변환을 수행하고, 동작 24에서 잔차 증폭기(114)는 리셋된다. 제3 제어 단계(30)(제3 단계 제어 신호 phi3가 하이임) 동안, 동작 32에서 제1 ADC 스테이지(108)에 의해 출력되는 제1 잔차 신호 VRESP1, VRESM1는 잔차 DAC(110)에 의해 홀딩되며, 동작 34에서 제1 잔차 증폭기(114)는 수신된 잔차 신호 VRESP1, VRESM1를 증폭시켜 증폭된 잔차 신호 VRES1G를 출력한다. 또한, 제3 제어 단계(30) 동안, 제2 ADC 스테이지(116)는 제1 잔차 증폭기(114)로부터 수신되는 증폭된 잔차 신호 VRES1G 및 VRES2G를 샘플링한다. 후속 제1 및 제2 동작 스테이지(10, 20) 동안, 제2 ADC 스테이지(116)는 증폭된 잔차 신호 VRES1G 및 VRES2G의 A/D 변환을 수행한다.
상기 언급한 바와 같이, 도 2에 예시된 실시예와 같은 일부 실시예는 추가의 ADC 스테이지 및 잔차 증폭기를 포함한다. 제1 잔차 증폭기(114) 및 제2 ADC 스테이지(116)에 추가적으로, 도 2에 도시된 ADC 시스템(100)은 제2 잔차 증폭기(118) 및 제3 ADC 스테이지(120)를 포함한다. 도 2의 예와 같은 구현에서, 제2 잔차 증폭기(118) 및 제3 ADC 스테이지(120)와 같은 추가의 스테이지는 대응하는 동작 단계 동안 대응하는 동작을 수행한다. 따라서, 제2 잔차 증폭기(116)는 또한, 제1 동작 단계(10) 동안 디스에이블되고, 제2 동작 단계(20) 동안 리셋되며, 제3 동작 단계(30) 동안 제2 잔차 신호 VRESP2, VRESM2를 증폭시킨다. 마찬가지로, 제3 ADC 스테이지(120)는 제1 및 제2 제어 단계 동안 수신된 증폭된 잔차 신호 VRESPG2, VRESM2G의 A/D 변환을 수행한다.
도 4는 제1 ADC 스테이지(108)의 서브-ADC(112)의 예를 도시한다. 예시된 예에서, 서브-ADC(112)는 SAR ADC이다. SAR ADC는 입력 전압을 포함하는 범위를 연속으로 좁히도록 비교기를 사용한다. 각각의 연속 단계에서, 비교기는 입력 전압을 디지털-아날로그 컨버터의 출력과 비교한다. 따라서, 예시된 예의 SAR ADC(112)는 트랙 앤 홀드 회로(130), 비교기(134) 및 SAR 로직 블록(132)을 포함한다. SAR 로직(132)은 클록 신호 CLKS를 수신하고, 트랙 앤 홀드 회로(130)에 펄스형 제어 신호 φADC1를 제공한다. 제어 신호 φADC1는 복수의 커패시터(C0-CN)의 일측에 동작가능하게 접속된 복수의 스위치(150)의 동작을 제어한다. 예시된 예에서, 차동 아날로그 전압 입력 VIP 및 VIM에 각각 대응하는 2개의 커패시터 세트(152a, 152b)가 존재한다. 커패시터 세트(152a, 152b)의 각각은, 복수의 커패시터(C0-CN)를 포함하며, N은 도 2에 도시된 제1 디지털 신호 D1의 LSB 비트와 같은, 변환될 비트의 수에 대응할 수 있다. 일부 예에서, 커패시터(C1-CN)는 이진 가중화되고, 커패시터(C0)는 “더미 LSB” 커패시터이다. 최소 커패시터 크기(C)는 일부 실시예에서 약 2fF이다.
도 5는, SAR 로직 블록(132)에 의해 출력되는 제어 신호 φADC1 및 제1 단계 제어 신호 phi1를 포함하는, ADC(100)의 제1 제어 단계에 대한 제어 신호들 간의 관계의 예를 예시한다. SAR 제어 신호 φADC1는 아날로그 입력 신호 VIP, VIM 또는 기준 전압 신호 Vref와 접지 레일 사이에 커패시터(152a. 152b)를 접속시키도록 스위치(150)를 제어한다. 제1 단계 제어 신호 phi1는, 아날로그 입력 신호 VRESP, VRESM 또는 기준 전압 신호 Vref에 커패시터를 선택적으로 접속시키도록 스위치(154)를, 그리고 커패시터(152a, 152b)의 타측을 공통 모드 전압 VCM에 선택적으로 접속시키도록 스위치(156)를 더 제어한다.
제1 단계 제어 신호 phi1가 하이일 때, 스위치(150)는 커패시터 세트(152a, 152b)의 커패시터(C0-CN)의 상부 플레이트를 아날로그 입력 전압 신호 VIP, VIM에 접속시키도록 동작한다. 동시에, 하이 phi1 신호는 아날로그 입력 신호 VIP, VIM를 샘플링하도록 커패시터 세트(152a, 152b)의 커패시터(C0-CN)의 하부 플레이트를 공통 모드 전압 신호 VCM에 접속시킨다. 도 5에 도시된 바와 같이, 제2 제어 단계 동안, phi1 제어 신호는 로우(low)로 가고, SAR 로직 블록(132)은 SAR 제어 신호 φADC1를 출력한다. SAR 제어 신호 φADC1는, SAR 이진 검색 알고리즘을 제어하고 아날로그 입력 전압 VIP, VIM의 MSB를 나타내는 제1 디지털 출력 신호 D1를 생성하도록 제2 단계 제어 신호 phi2로부터 도출된 일련의 펄스들(160)을 포함한다. SAR 로직 블록(132)은 도 6에 도시된 바와 같이 잔차 DAC의 동작을 제어하는데 사용되는 디지털 제어 신호 φRADC를 더 출력한다.
도 6은 ADC(100)의 제1 ADC 스테이지(108)의 잔차 DAC(110)의 예를 예시한다. 잔차 DAC(110)는 이진 가중치 커패시터 어레이를 갖는 트랙 앤 홀드 회로를 포함한다. 보다 구체적으로, 예시된 이진 가중치 커패시터 어레이는 차동 아날로그 전압 입력 VIP 및 VIM에 각각 대응하는 2개의 커패시터 세트(172a, 172b)를 포함한다. 커패시터 세트(172a, 172b)의 각각은, 복수의 커패시터(C0-CN)를 포함하며, N은 변환될 비트의 수에 대응할 수 있다. 커패시터(C0-CN)는 “kT/C” 열 잡음 사양에 의해 결정되는 바와 같이 저잡음 잔차 생성을 위해 사이징될 수 있다. 복수의 스위치(174)가 커패시터 세트(172a, 172b)의 커패시터(C0-CN)의 일측에 동작가능하게 접속된다. 스위치(174)는 커패시터(C0-CN)의 일측을 접지 레일(180) 또는 전압 레일(182)에 선택적으로 접속시키도록 SAR 로직 블록(132)에 의해 출력되는 φRDAC 클록 단계 신호에 의해 제어된다. 전압 레일(182)은 제1 단계 제어 신호 phi1에 응답하는 스위치(190)에 의해 기준 전압 Vref 또는 차동 입력 전압 VIM, VIP에 선택적으로 접속된다. 제1 단계 제어 신호 phi1는 커패시터(C0-CN)의 하부 플레이트를 공통 모드 전압 VCM에 선택적으로 접속시키도록 스위치(192)를 더 제어한다.
도 6에 도시된 바와 같이, 제1 단계 제어 신호 phi1가 하이일 때, 스위치(190)는 전압 레일(182)을 아날로그 입력 신호 VIP, VIM에 커플링하고, 스위치(192)는 커패시터의 하부 플레이트를 공통 모드 전압 신호 VCM에 커플링하며, 그리하여 잔차 DAC(110)는 아날로그 입력 전압 신호 VIP, VIM를 추적한다. 도 7에 도시된 바와 같이, 제1 단계 제어 신호 phi1가 로우로 갈 때, φRDAC 디지털 잔차 신호 펄스(162)는 차동 아날로그 제어 신호 VRESP, VRESM를 생성하기 위해 커패시터(C0-CN)를 기준 전압 Vref에 선택적으로 접속시키도록 스위치(174)를 제어한다.
도 8은 인버터 기반의 잔차 증폭기(114)의 예를 예시한다. 예시적인 잔차 증폭기(114)는 3개의 인버터 기반의 스테이지(206, 208, 210)를 포함한다. 인버터 기반의 스테이지는 거의 레일 투 레일(rail-to-rail) 출력 범위를 허용하며, 높은 동적 충전 전류를 제공한다. 도 8에 도시된 예시적인 인버터 기반의 잔차 증폭기(114)는 차동 잔차 전압 신호 VRESM, VRESP를 수신하고 증폭시키며, 따라서 증폭기 회로의 수직 중심선에 대하여 본질적으로 “미러형(mirrored)”이다. 따라서, 제2 및 제3 스테이지(206, 208)는 각각 완전 차동 방식으로 대칭 제1 스테이지(206)의 어느 한 측에 좌측 및 우측 섹션을 포함한다. 이는 단지 하나의 예일 뿐이고, 다른 설계 레이아웃이 인버터 기반의 잔차 증폭기를 구현하는데 가능하다는 것을 알아야 한다. 증폭기(114)는 공급 전압 AVDD를 수신하도록 구성된 전압 공급 레일(216)과 접지 사이에 접속된다. 일부 실시예에서, 증폭기(114)는 예를 들어 1.0 V보다 작은, 저전압 공급장치로 동작하도록 구성된다. 예시된 실시예에서, AVDD 공급 전압은 0.8 볼트이다. 저전압 공급으로 동적으로 동작하는 인버터 기반의 스테이지는 종래의 캐스케이드 클래스 A 잔차 증폭기보다 더 적은 전력을 소비한다.
제1 스테이지(206)는 각각 차동 아날로그 잔차 신호 VRESM, VRESP를 수신하도록 구성된 입력 단자(201, 202)를 포함한다. 입력 단자(201, 202)는 제1 인비터(310, 311)에 커플링되며, 이의 출력은 노드(312, 313)에서 제2 스테이지(208)에 커플링된다. 예시된 예에서, 제1 인버터(310)는 트랜지스터(M3, M5)를 포함하고, 제2 인버터(311)는 트랜지스터(M4, M6)를 포함한다. 제1 스테이지(206)의 제1 인버터(310, 311)의 출력은 각각 트랜지스터(M7 및 M8)의 게이트 단자에 더 접속되며, 이는 공급 전압 단자(216)를 제1 인버터(310, 311)에 커플링한다. 따라서, 트랜지스터(M7, M8)는 반전된 입력 전압 신호 VRESP, VRESM에 기초하여 제1 인버터(310, 311)에의 전류 흐름을 제어한다. 인에이블 트랜지스터(M0)는 접지 단자에 접속된 자신의 소스를 가지며, 자신의 게이트에서 phi1 제어 신호의 보수(complement)인 인에이블 신호(EN)를 수신하도록 구성된다. 그리하여, 인에이블 트랜지스터(M0)는 phi1 제어 신호에 응답하여 효과적으로 증폭기(114)를 선택적으로 인에이블 또는 디스에이블하며, phi1 제어 신호로부터 인에이블(EN) 신호가 도출된다. 트랜지스터(M1 및 M2)는 제1 및 제2 인버터(310, 311)와 인에이블 트랜지스터(M0)의 드레인 사이에 접속된다. 트랜지스터(M1 및 M2)는 각각 자신의 게이트에서 바이어스 신호 VBIASN 및 공통 모드 피드백 신호 VCM를 수신하도록 구성되며, 이는 제1 게이트(206)의 바이어스 전류를 설정한다. 일부 구현에서, 트랜지스터(M0, M7, 및 M8)는 선형 영역에서 동작하는 반면에, 트랜지스터(M1 및 M2)는 포화 영역에서 동작하며, 따라서 일정한 전류 소스로서 작용한다. 따라서, 제1 증폭기 스테이지(206)는 차동 입력 쌍으로서 기능한다.
제1 스테이지 인버터(310, 311)의 출력 노드(312, 313)는 제2 증폭기 스테이지(208)의 입력에 커플링된다. 단순화를 위해, 제2 및 제3 증폭기 스테이지(208, 210)의, 도 8에 보이는 우측 부분만 상세하게 설명될 것이다. 제2 스테이지(208)는, 트라이오드(triode) 영역에서 동작되는, 즉 가변 저항기로서 트랜지스터(M11 및 M12)를 통해 동적 전류 스타빙(dynamic current starving) 기술을 채용함으로써 증폭기(114)의 출력을 구동하는 전류 경로들 사이에 데드존(deadzone)을 선택적으로 포함시키도록(embed) 구성된다.
보다 구체적으로, 도 8에 도시된 예에서, 전류 제어 트랜지스터(M11)가 AVDD 전압 공급 단자(216)와 하단 제2 스테이지 인버터(320) 사이에 접속된다. 전류 제어 트랜지스터(M12)는 접지 단자와 상단 제2 스테이지 인버터(322) 사이에 접속된다. 하단 및 상단 제2 스테이지 인버터(320, 322)는 각각 트랜지스터(M9/M10 및 M13/M14)를 포함한다. 전류 제어 트랜지스터(M11, M12)의 게이트는 각각 차동 제2 단계 제어 신호 Vctp, Vctn를 수신하도록 구성된다. 아래에 더 설명되는 바와 같이, 차동 제어 신호 Vctp, Vctn는 제어 트랜지스터(M11, M12)의 저항을 선택적으로 변조하도록 생성된다. 따라서 전류 제어 트랜지스터(M11, M12)는, 하단 및 상단 제2 스테이지 인버터(320, 322)의 유효 트리거 포인트를 선택적으로 변경하고 잔차 신호 VRESP, VRESM의 증폭 동안 제3 스테이지(210)에서 확립되는 데드존을 제어하도록 동작된다.
하단 및 상단 제2 스테이지 인버터(320, 322)는, 잔차 증폭기(114)에 대한 출력 스테이지인 제3 증폭기 스테이지(210)에 중간 차동 전압 신호 VM1, VP1를 제공한다. 제3 스테이지(210)는 AVDD 공급 전압 단자(216)와 접지 사이에 접속된 제1 및 제2 출력 트랜지스터(M16, M17)를 포함한다. 출력 트랜지스터(M16, M17)는 제3 스테이지 인버터(324)를 형성하며, 이는 출력 단자(214)에서 증폭된 차동 잔차 신호 VRESP1G, VRESM1G를 제공한다. 제1 제어 트랜지스터(M15)가 제1 출력 트랜지스터(M16)의 게이트와 접지 사이에 접속되고, 제2 제어 트랜지스터(M18)가 제2 출력 트랜지스터(M17)의 게이트와 AVDD 공급 전압 단자(216) 사이에 접속된다. 제1 제어 트랜지스터(M15)의 게이트는 제1 단계 제어 신호 phi1를 수신하도록 구성되는 반면에, 게이트 제2 제어 트랜지스터(M18)는 제1 단계 제어 신호의 보수 phi1z를 수신하도록 구성된다.
상기 언급된 바와 같이, 제2 증폭기 스테이지(208)의 하단 및 상단 제2 스테이지 인버터(320, 322)는 제3 증폭기 스테이지(210)에 중간 차동 전압 신호(VM1, VP1)를 제공한다. 도 8에 도시된 예에서 제2 증폭기 스테이지(208)는 단순히 공급 전압 입력 단자(216)와 접지 사이에 접속된 하단 및 상단 인버터(320, 322)를 포함한다. 그리하여, 제2 스테이지(208)는 매우 높은 이득으로 동작하며, 중간 차동 전압 신호 VP1, VM1는 공급 전압 레벨 및 접지로 가려는 경향이 있을 수 있다. 그 결과 불안정한 동작을 초래할 수 있다.
잔차 증폭기(114)의 동작을 안정화하기 위해, 제2 스테이지(208)는 제3 스테이지(210)에서 데드존을 생성하도록 구성된다. 보다 구체적으로, 제2 스테이지 차동 제어 신호 Vctp, Vctn가 제2 스테이지 전류 제어 트랜지스터(M11, M12)에 의해 수신되어, 각각, 제2 스테이지 상단 인버터(322) 및 하단 인버터(320)를 AVDD 공급 전압 단자(216) 및 접지로부터 선택적으로 접속 해제한다(disconnect). 이는 이어서, 각각 제2 및 제1 출력 트랜지스터(M17 및 M16)를 차단(cut off)한다.
도 9 및 도 10은, 잔차 증폭기(114)의 제2 스테이지(208)의 전류 제어 트랜지스터(M11, M12)에 의해 수신되는, 제2 스테이지 차동 제어 신호 Vctp, Vctn를 제공하기 위한 제어 회로의 예를 예시한다. 도 9에 도시된 Vctp 제어 회로(300)는 Vdd 전압 단자와 접지 사이에 접속된 트랜지스터(M32 및 M31)를 포함한다. 트랜지스터(M31)는 제2 단계 제어 신호 phi2를 수신하도록 구성되고, 트랜지스터(M32)는 제1 단계 제어 신호의 보수 phi1z를 수신하도록 구성된다. 트랜지스터(M32 및 M31)의 접합에서 노드(302)가 형성되며, 이는 제어 신호 Vctp를 출력하기 위해 출력 단자(304)에 접속된다. 커패시터(310)가 노드(302)와 접지 사이에 더 접속된다. 저항기(306)가 기준 전압 Vrefp_dz과 스위치(308) 사이에 접속된다. 스위치(308)는 기준 전압 Vrefp_dz의 일부 부분을 노드(302)에 선택적으로 접속시키도록 제3 단계 제어 신호 phi3에 응답하여 동작된다.
일부 예에서, Vdd 전압은 잔차 증폭기(114)의 공급 전압 단자(216)에 접속된 AVDD 전압보다 더 낮다. 예를 들어, AVDD 전압은 일부 실시예에서 0.8 볼트일 수 있고, 대응하는 Vdd 전압 레벨은 0.75 볼트일 수 있다. 기준 전압 Vrefp_dz 및 Vrefn_dz은 Vdd 전압 레벨의 약 반의 레벨로 설정된다. 예시된 예에서, Vrefp_dz는 0.4 볼트이고, Vrefn_dz는 0.3 볼트이다.
도 10에 도시된 Vctn 제어 회로(330)는 Vdd 단자와 접지 사이에 접속된 트랜지스터(M30 및 M29)를 포함한다. 트랜지스터(M29)는 제1 단계 제어 신호 phi1를 수신하도록 구성되고, 트랜지스터(M30)는 제2 단계 제어 신호의 보수 phi2z를 수신하도록 구성된다. 트랜지스터(M30 및 M29)의 접합부에 노드(332)가 형성되며, 이는 제어 신호 Vctn를 출력하기 위해 출력 단자(334)에 접속된다. 커패시터(340)가 노드(332)와 접지 사이에 더 접속되며, 음의 기준 전압 Vrefn_dz이 저항기(336) 및 스위치(338)를 통해 노드(332)에 접속된다. 스위치(338)는 제3 단계 제어 신호 phi3에 응답하여 동작된다.
도 11은 도 9 및 도 10의 Vctp 및 Vctn 제어 회로(300, 330)의 동작을 예시하는 다양한 파형의 예를 도시한다. 도 11은, 제1, 제2, 및 제3 제어 단계 phi1, phi2, phi3에 대한 예시적인 신호 뿐만 아니라, 도 9 및 도 10의 제어 회로(300, 330)에 대한 기준 입력 신호 Vrefp_dz, Vrefn_dz 및 제어 출력 신호 Vctp, Vctn를 예시한다. 도 11은 제어 신호 Vctp와 Vctn 간의 차이를 보여주는 신호 Vctp-Vctn를 더 예시한다.
제1 동작 단계 동안, 제1 단계 제어 신호 phi1는 하이인 반면에, 제2 및 제3 단계 제어 신호 phi2, phi3는 로우이다. 따라서, 제1 제어 단계 동안, phi1z, phi2 및 phi3 제어 신호는 전부 로우인 반면에, phi1 및 phi2z 신호는 둘 다 하이이다. 로우 phi3 신호는 스위치(308 및 338)를 개방시키며, 기준 전압 Vrefp_dz 및 Vrefn_dz을 그의 대응하는 노드(302 및 336)로부터 접속 해제한다. 도 9를 참조하면, 로우 phi2 신호는 NMOS 트랜지스터(M31)를 턴오프하고, 로우 phi1z 신호는 PMOS 트랜지스터(M32)를 턴온하며, 노드(302)를 Vdd 단자에 접속시키고 Vctp 제어 신호를 거의 Vdd 전압 레벨로 충전한다. 이제 도 10을 참조하면, 하이 phi2z 신호는 PMOS 트랜지스터(M30)를 턴오프하며, 노드(330)를 Vdd 전압 단자로부터 접속 해제한다. 하이 phi1 신호는 NMOS 트랜지스터(M29)를 턴혼하며, 노드(330)를 접지에 접속시키고 출력 단자(334)에서 Vctn 신호를 로우로 풀링한다(pulling).
다시 도 8을 참조하면, 로우 제어 신호 Vctn가 상단 인버터(322)의 전류 제어 NMOS 트랜지스터(M12)의 게이트에서 수신되고, 하이 제어 신호 Vctp가 하단 인버터(320)의 PMOS 전류 제어 트랜지스터(M11)의 게이트에서 수신된다. 로우 제어 신호 Vctn는 트랜지스터(M12)를 턴오프하고 제2 스테이지(208)의 상단 인버터(320)를 접지로부터 접속 해제한다. 하이 제어 신호 Vctp는 트랜지스터(M11)를 턴오프하고 제2 스테이지(208)의 하단 인버터(320)를 AVDD 단자(216)로부터 차단하며, 제1 증폭기 스테이지(208)를 제3 증폭기 스테이지(212)로부터 차단한다.
제어 트랜지스터(M15 및 M18)의 각자의 게이트에서 수신된 하이 제1 단계 제어 신호 phi1 및 그의 로우 보수 신호 phi1z는 이들 제어 트랜지스터를 턴온하며, 이어서 제3 증폭기 스테이지(210)의 출력 트랜지스터(M16 및 M17)를 턴오프한다.
도 9 및 도 10을 참조하면, 제2 동작 단계 동안, 제2 단계 제어 신호 phi2는 하이인 반면에, 제1 및 제3 단계 제어 신호 phi1, phi3는 로우이다. 스위치(308 및 338)는 로우 phi3 신호에 기초하여 개방 상태로 남으며, 기준 전압 Vrefp_dz 및 Vrefn_dz을 그의 대응하는 노드(302 및 336)로부터 접속 해제한다. 도 9를 참조하면, 하이 phi2 신호는 NMOS 트랜지스터(M31)를 턴온하고, 하이 phi1z 신호는 PMOS 트랜지스터(M32)를 턴오프하며, 노드(302)를 접지 단자에 접속시키고 Vctp를 로우로 풀링한다. 도 10을 참조하면, 로우 phi1 신호는 NMOS 트랜지스터(M29)를 턴오프하고, 로우 phi2z 신호는 PMOS 트랜지스터(M30)를 턴온하며, 노드(330)를 Vdd 전압 단자에 접속시킨다.
하단 인버터(320)의 트랜지스터(M11)의 게이트에서 수신된 로우 Vctp 신호는 PMOS 트랜지스터(M11)를 턴온하며, 하단 인버터(320)를 AVDD 전압 공급 단자(216)에 접속시킨다. 상단 인버터(322)의 트랜지스터(M12)의 게이트에서 수신된 하이 Vctn 신호는 NMOS 트랜지스터(M12)를 턴온하며, 상단 인버터(322)를 접지 단자에 접속시킨다. 따라서 상단 및 하단 인버터(322, 320)는 AVDD 공급 단자(216)와 접지 사이에 각각 접속된다. 앞서 언급된 바와 같이, phi1 신호는 제2 제어 단계 동안 로우이며, 그의 상보 신호 phi1z는 하이이다. 제2 제어 트랜지스터(M18)의 게이트에서 수신된 하이 phi1z 신호는 트랜지스터(M18)를 턴오프하는 반면에, 제1 제어 트랜지스터(M15)의 게이트에서 수신된 로우 phi1 신호는 트랜지스터(M15)를 턴오프한다. 따라서, 제3 증폭기 스테이지(210)의 출력 트랜지스터(M16, 17)가 AVDD 전압 공급 단자(216)와 접지 단자 사이에 커플링되고, 잔차 증폭기(114)는 제2 제어 단계 동안 자동 제로화된다(auto-zeroed).
제3 동작 단계 동안, 제1 및 제2 단계 제어 신호 pih1, phi2는 둘 다 로우이다. 따라서 제1 및 제2 상보 단계 제어 신호 phi1z, phi2z는 둘 다 하이이다. 이들 신호는 트랜지스터(M29, M30, M31, 및 M32)를 전부 턴오프시킨다. 제3 단계 제어 신호 phi3은 하이로 가며, 스위치(308 및 338)를 폐쇄하여 기준 전압 Vrefp_dz 및 Vrefn_dz을 그의 대응하는 노드(302 및 336)에 접속시킨다. 따라서, 제어 신호 Vctp 및 Vctn는 Vrefp_dz 및 Vrefn_dz 전압 레벨에서 정착하며, 이는 앞서 언급된 바와 같이 접지와 Vdd 사이의 약 중간점에 있다. 도면의 Vctp-Vctn 파형은 이 중간 제어 신호 레벨을 보다 명확하게 보여준다. Vrefp_dz 및 Vrefn_dz 전압 레벨에서의 제어 신호 Vctp 및 Vctn는, 각각 도 8에 도시된 바와 같이, 제2 스테이지 전류 제어 트랜지스터(M11 및 M12)의 게이트에 인가된다. 이는 제2 스테이지 인버터(320, 322)의 유효 트리거 포인트를 변경하고, 중간 전압 VM1 및 VP1을 AVDD 및 접지 레일 전압으로부터 안정 영역으로 풀링한다.
복수의 인버터 기반의 스테이지를 사용함으로써, 인버터 기반의 스테이지는 거의 레일 투 레일 출력 범위를 허용하므로 더 낮은 전압 요건이 필요하다. 또한, 인버터의 슬루 레이트(slew rate) 전류가 디지털 전환형 전류 소스처럼 거동하므로, 인버터 기반의 스테이지는 높은 동적 충전 전류를 제공한다. 또한, 프로세스 스케일링이 더 작아짐에 따라, 인버터의 시간 지연은 더 작게 될 때 개선되므로 잔차 증폭기(114)의 성능은 개선된다. 따라서, 인버터 기반의 증폭의 변환 속도는 프로세스 스케일링에 따라 개선된다. 또한, 제2 증폭기 스테이지(208)의 트랜지스터(M12, M11)에 인가된 동적 전류 제어 신호 Vctn, Vctp에 의해 전력 소비가 결정되므로, 더 적은 전력이 소비된다.
상기 언급된 바와 같이, 증폭된 잔차 신호 VRES1G는 하나 이상의 후속 ADC 스테이지로 출력된다. 도 2에 도시된 예에서, 제2 및 제3 ADC 스테이지(116, 120)가 존재한다. 다른 실시예는 더 많거나 더 적은 ADC 스테이지를 포함할 수 있다. 증폭된 제1 잔차 신호 VRESP1G가 제2 ADC 스테이지(116)에 의해 수신되며, 제2 ADC 스테이지(116)는 증폭된 잔차 신호 VRES1G의 A/D 변환을 수행하고 제2 디지털 신호 D2 뿐만 아니라 차동 제2 잔차 신호 VRESP2, VRESM2를 출력한다. 도 8에 도시된 바와 같이 구성되고 동작될 수 있는 제2 잔차 증폭기(118)는 증폭된 제2 잔차 신호 VRES2G를 출력하며, 이는 제3 ADC 스테이지(120)에 의해 수신된다. 제3 ADC 스테이지(120)는 차동 제2 잔차 신호 VRESP2, VRESM2의 A/D 변환을 수행하여 디지털 출력 신호 DOUT의 LSB를 나타내는 제3 디지털 신호 D3를 출력한다.
도 12는 일부 실시예에 따라 제2 및 제3 ADC 스테이지(116, 120)의 예시적인 구현을 예시한다. 보다 구체적으로, 예시된 실시예에서, 제2 및 제3 ADC 스테이지(116, 120)는 각각 SAR ADC를 포함한다. 제2 및 제3 ADC 스테이지(116, 120)의 SAR ADC는 트랙 앤 홀드 회로(430), 비교기(434) 및 SAR 로직 블록(432)을 포함한다. SAR 로직(432)은 클록 신호 CLKS를 수신하고, 펄스형 제어 신호 φADC2(제2 ADC 스테이지 제어 신호) 및 φADC3(제3 ADC 스테이지 제어 신호)를 트랙 앤 홀드 회로(430)에 제공한다. 제2 및 제3 ADC 스테이지가 제3 동작 단계 동안 증폭된 잔차 신호 VRES1G, VRES2G를 샘플링하므로, 제어 신호 φADC2, φADC3는 제3 단계 제어 신호 phi3의 보수로부터 도출된다.
제2 및 제3 스테이지 제어 신호 φADC2, φADC3는 복수의 커패시터(C0-CM)의 일측에 동작가능하게 접속된 복수의 스위치(450)의 동작을 제어한다. 차동 아날로그 잔차 신호 VRESP1G, VRESM1G 및 VRESP2G, VRESM2G에 각각 대응하는 2개의 커패시터 세트(452a, 452b)가 존재한다. 커패시터 세트(452a, 452b)의 각각은, 복수의 커패시터(C0-CM)를 포함하며, M은 변환될 비트의 수에 대응할 수 있고, 이는 예시된 예에서 D2 신호의 5 비트 및 D3 신호의 8 비트에 대응한다. 일부 예에서, 커패시터(C1-CM)는 이진 가중화될 수 있고, 커패시터(C0)는 “더미 LSB” 커패시터이다.
제어 신호 φADC2, φADC3는 커패시터(152a, 152b)를 아날로그 입력 전압 레일(458)과 접지 사이에 접속시키도록 스위치(450)를 제어한다. 제3 단계 제어 신호 phi3는 아날로그 입력 전압 레일(458)을 아날로그 잔차 신호 VRESP1G, VRESM1G 또는 VRESP2G, VRESM2G와 기준 전압 Vref 사이에 선택적으로 접속시키도록 스위치(454)를 더 제어한다. 제3 단계 제어 신호 phi3는 커패시터(C0-CM)의 타측을 공통 모드 피드백 신호 VCM에 선택적으로 접속시키도록 스위치(456)를 더 제어한다.
제3 단계 제어 신호 phi3가 하이일 때, 스위치(450)는 커패시터 세트(452a, 452b)의 커패시터(C0-CM)의 상부 플레이트를 아날로그 잔차 신호 VRESP1G, VRESM1G 또는 VRESP2G, VRESM2G에 접속시키도록 동작한다. 하이 phi3 신호는 아날로그 잔차 신호 VRESP1G, VRESM1G 또는 VRESP2G, VRESM2G를 샘플링하기 위해 커패시터 세트(152a, 452b)의 커패시터(C0-CM)의 하부 플레이트를 공통 모드 피드백 전압 신호 VCM에 접속시키도록 스위치(456)를 더 동작시킨다. 제2 및 제3 SAR 제어 신호 φADC2, φADC3는 각각, SAR 이진 검색 알고리즘을 제어하고 제2 및 제3 디지털 출력 신호 D2, D3를 생성하는 일련의 펄스들을 포함한다.
도 13은 본 개시의 양상에 따른 ADC 방법(500)을 예시한 흐름도이다. 도 13을 도 1 및 도 3b와 함께 참조하면, 동작 510에서 제1 동작 단계(10) 동안 아날로그 입력 전압 신호 VIN가 샘플링된다. 동작 512에서, 제1 동작 단계(10) 동안 인버터 기반의 잔차 증폭기(114)가 디스에이블된다. 동작 514에서 제2 동작 단계(20) 동안 아날로그 입력 전압 신호 VIN는 아날로그 입력 전압 신호 VIN에 대응하는 제1 디지털 값 D1으로 변환된다. 동작 516에서, 제2 동작 단계(20) 동안 제1 디지털 값 D1과 아날로그 입력 신호 VIN 간의 차이에 대응하는 제1 아날로그 잔차 신호 VRES1가 결정된다. 동작 518에서 제3 동작 단계(10) 동안 제1 아날로그 잔차 신호 VRES1는 인버터 기반의 잔차 증폭기(114)에 의해 증폭된다. 동작 520에서, 증폭된 제1 아날로그 잔차 신호 VRES1G는 증폭된 제1 아날로그 잔차 신호 VRES1G에 대응하는 제2 디지털 값 D2으로 변환되고, 동작 522에서 제1 및 제2 디지털 값 D1, D2은 아날로그 입력 전압 신호를 나타내는 디지털 출력 신호 DOUT로 결합된다.
따라서, 본 개시는 ADC 스테이지들을 접속시키는 인버터 기반의 잔차 증폭기를 갖는 멀티스테이지 하이브리드 ADC의 예를 포함한다. 일부 개시된 예에 따르면, 잔차 증폭기는 3개의 스테이지를 갖는 완전 차동 잔차 증폭기이다. 제1 스테이지는 차동 입력 쌍이다. 제2 스테이지는 제3 증폭기 스테이지의 출력 트랜지스터를 구동하는 경로들 사이에 데드존을 포함시킨다. 제3 스테이지는 문턱값 이하(sub-threshold) 동작 레벨에서 동작하며, 따라서 안정적인 피드백 동작을 위해 우세 폴(dominant pole)을 형성하도록 높은 출력 저항을 보장한다. 또한, 개시된 예는 진보된 저전압 딥 서브마이크론 프로세스 기술에서의 구현에 적용 가능하다.
일부 실시예에 따르면, ADC 시스템은 아날로그 입력 전압 신호를 수신하도록 구성된 입력 단자를 포함한다. 제1 ADC 스테이지가 상기 입력 단자에 커플링되며, 상기 아날로그 입력 전압 신호에 대응하는 제1 디지털 값 및 상기 제1 디지털 값과 상기 아날로그 입력 신호 간의 차이에 대응하는 제1 아날로그 잔차 신호를 출력하도록 구성된다. 제1 인버터 기반의 잔차 증폭기는, 상기 제1 아날로그 잔차 신호를 수신하고 상기 제1 아날로그 잔차 신호를 증폭시키며 제1 증폭된 잔차 신호를 출력하도록 구성된다. 제2 ADC 스테이지는, 상기 제1 증폭된 잔차 신호를 수신하고 상기 제1 증폭된 아날로그 잔차 신호에 대응하는 제2 디지털 값 및 상기 제2 디지털 값과 상기 제1 증폭된 아날로그 잔차 신호 간의 차이에 대응하는 제2 아날로그 잔차 신호를 출력하도록 구성된다. 제2 인버터 기반의 잔차 증폭기는, 상기 제2 아날로그 잔차 신호를 수신하고 상기 제2 아날로그 잔차 신호를 증폭시키며 제2 증폭된 잔차 신호를 출력하도록 구성된다. 제3 ADC 스테이지는, 상기 제2 증폭된 잔차 신호를 수신하고 상기 제2 증폭된 아날로그 잔차 신호에 대응하는 제3 디지털 값을 출력하도록 구성된다. 컨트롤러가, 상기 제1, 제2 및 제3 ADC 스테이지에 커플링되며, 상기 제1, 제2 및 제3 디지털 값을 상기 아날로그 입력 전압 신호를 나타내는 디지털 출력 신호로 결합하도록 구성된다.
부가의 개시된 예에 따르면, ADC는, 아날로그 입력 전압 신호를 수신하도록 구성된 입력 단자를 포함한다. 제1 ADC 스테이지가, 상기 입력 단자에 커플링되며, 상기 아날로그 입력 전압 신호에 대응하는 제1 디지털 값 및 상기 제1 디지털 값과 상기 아날로그 입력 신호 간의 차이에 대응하는 제1 아날로그 잔차 신호를 출력하도록 구성된다. 제1 인버터 기반의 잔차 증폭기는, 상기 제1 아날로그 잔차 신호를 수신하고 상기 제1 아날로그 잔차 신호를 증폭시키며 제1 증폭된 잔차 신호를 출력하도록 구성된다. 일부 실시예에서, 상기 제1 인버터 기반의 잔차 증폭기는, 제1 및 제2 전압 단자 사이에 커플링된 입력 인버터를 갖는 제1 증폭기 스테이지를 포함한다. 상기 제1 스테이지 인버터는 상기 제1 아날로그 잔차 신호를 수신하도록 구성된다. 제2 증폭기 스테이지는 상기 제1 및 제2 전압 단자 사이에 커플링된 제1 및 제2 인버터를 가지며, 상기 제1 증폭기 스테이지의 출력을 수신하도록 구성된다. 대응하는 제1 및 제2 제어 디바이스는, 제어 신호에 응답하여 상기 제1 및 제2 인버터를 통한 전류 흐름을 제어하도록 구성된다. 제3 증폭기 스테이지는 상기 제1 및 제2 전압 단자 사이에 커플링되는 출력 인버터를 포함하고, 상기 제2 증폭기 스테이지의 출력을 수신하도록 구성된다. 제어 회로가 상기 제1 및 제2 제어 디바이스에 커플링되며 상기 제어 신호를 생성하도록 구성된다.
또 부가의 예에 따르면, ADC 방법은, 제1 동작 단계 동안 아날로그 입력 전압 신호를 샘플링하는 단계; 및 상기 제1 동작 단계 동안 인버터 기반의 잔차 증폭기를 디스에이블하는 단계를 포함한다. 제2 동작 단계 동안 상기 아날로그 입력 전압 신호는 상기 아날로그 입력 전압 신호에 대응하는 제1 디지털 값으로 변환된다. 상기 제2 동작 단계 동안 상기 제1 디지털 값과 상기 아날로그 입력 신호 간의 차이에 대응하는 제1 아날로그 잔차 신호가 결정된다. 제3 동작 단계 동안 상기 인버터 기반의 잔차 증폭기에 의해 상기 제1 아날로그 잔차 신호가 증폭된다. 상기 증폭된 제1 아날로그 잔차 신호는 상기 증폭된 제1 아날로그 잔차 신호에 대응하는 제2 디지털 값으로 변환되고, 상기 제1 및 제2 디지털 값은 상기 아날로그 입력 전압 신호를 나타내는 디지털 출력 신호로 결합된다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 아날로그-디지털 컨버터("ADC", analog-to-digital converter)에 있어서,
아날로그 입력 전압 신호를 수신하도록 구성된 입력 단자;
상기 입력 단자에 커플링되며, 상기 아날로그 입력 전압 신호에 대응하는 제1 디지털 값 및 상기 제1 디지털 값과 상기 아날로그 입력 신호 간의 차이에 대응하는 제1 아날로그 잔차(residue) 신호를 출력하도록 구성된 제1 ADC 스테이지;
상기 제1 아날로그 잔차 신호를 수신하고 상기 제1 아날로그 잔차 신호를 증폭시키며 제1 증폭된 잔차 신호를 출력하도록 구성된 제1 인버터 기반의 잔차 증폭기(residue amplifier);
상기 제1 증폭된 잔차 신호를 수신하고 상기 제1 증폭된 아날로그 잔차 신호에 대응하는 제2 디지털 값을 출력하고, 상기 제2 디지털 값과 상기 제1 증폭된 아날로그 잔차 신호 간의 차이에 대응하는 제2 아날로그 잔차 신호를 출력하도록 구성된 제2 ADC 스테이지;
상기 제2 아날로그 잔차 신호를 수신하고 상기 제2 아날로그 잔차 신호를 증폭시키며 제2 증폭된 잔차 신호를 출력하도록 구성된 제2 인버터 기반의 잔차 증폭기;
상기 제2 증폭된 잔차 신호를 수신하고 상기 제2 증폭된 아날로그 잔차 신호에 대응하는 제3 디지털 값을 출력하도록 구성된 제3 ADC 스테이지; 및
상기 제1, 제2 및 제3 ADC 스테이지에 커플링되며, 상기 제1, 제2 및 제3 디지털 값을 상기 아날로그 입력 전압 신호를 나타내는 디지털 출력 신호로 결합하도록 구성된 컨트롤러
를 포함하는 아날로그 디지털 컨버터(ADC).
실시예 2. 실시예 1에 있어서, 상기 제1 ADC 스테이지는, 상기 아날로그 입력 전압 신호를 상기 제1 디지털 값으로 변환하도록 구성된 SAR(successive approximation register) ADC를 포함하는 것인, 아날로그 디지털 컨버터(ADC).
실시예 3. 실시예 2에 있어서, 상기 SAR ADC는, 상기 아날로그 입력 전압을 샘플링하도록 구성된 이진 가중 커패시터들의 어레이를 포함한 샘플 앤 홀드(sample and hold) 회로를 포함하는 것인, 아날로그 디지털 컨버터(ADC).
실시예 4. 실시예 1에 있어서, 상기 제1 ADC 스테이지는, 상기 제1 아날로그 입력 전압 신호 및 상기 제1 디지털 값을 수신하고 상기 제1 아날로그 잔차 신호를 출력하도록 구성된 디지털-아날로그 컨버터(DAC; digital-to-analog converter)를 포함하는 것인, 아날로그 디지털 컨버터(ADC).
실시예 5. 실시예 1에 있어서, 상기 제1 ADC 스테이지는, 제1 동작 단계(operation phase) 동안 상기 아날로그 입력 전압 신호를 샘플링하고, 제2 동작 단계 동안 상기 아날로그 입력 전압 신호를 상기 제1 디지털 값으로 변환하고, 제3 동작 단계 동안 상기 제1 아날로그 잔차 신호를 홀딩하도록 구성되는 것인, 아날로그 디지털 컨버터(ADC).
실시예 6. 실시예 5에 있어서, 상기 제1 잔차 증폭기는, 상기 제1 동작 단계 동안 디스에이블되고, 상기 제2 동작 단계 동안 리셋되며, 상기 제3 동작 단계 동안 상기 제1 아날로그 잔차 신호를 증폭시키도록 구성되는 것인, 아날로그 디지털 컨버터(ADC).
실시예 7. 실시예 6에 있어서, 상기 제2 ADC 스테이지는, 상기 제3 동작 단계 동안 상기 증폭된 제1 아날로그 잔차 신호를 샘플링하고, 제1 동작 단계 동안 상기 아날로그 입력 전압 신호를 변환하며, 상기 제1 및 제2 동작 단계 동안 상기 증폭된 제1 아날로그 잔차 신호를 상기 제2 디지털 값으로 변환하도록 구성되는 것인, 아날로그 디지털 컨버터(ADC).
실시예 8. 실시예 6에 있어서, 상기 인버터 기반의 증폭기는, 제1 전압 공급 단자와 접지 단자 사이에 접속된 제1 증폭기 스테이지를 포함하고, 상기 제1 증폭기 스테이지는,
상기 아날로그 잔차 신호를 수신하도록 구성된 잔차 입력 단자를 갖는 제1 인버터; 및
상기 제1 동작 단계 동안 상기 잔차 증폭기를 디스에이블하기 위해 인에이블 신호를 수신하도록 구성된 인에이블 단자
를 포함하는 것인, 아날로그 디지털 컨버터(ADC).
실시예 9. 실시예 8에 있어서, 상기 인버터 기반의 증폭기는,
상기 제1 전압 공급 단자와 상기 접지 단자 사이에 접속되며 상기 제1 증폭기 스테이지의 출력을 수신하는 제1 인버터, 및 상기 제1 전압 공급 단자와 상기 접지 단자 사이에 접속되며 상기 제1 증폭기 스테이지의 출력을 수신하는 제2 인버터를 포함하는 제2 증폭기 스테이지; 및
상기 제1 전압 공급 단자와 상기 접지 단자 사이에 접속되며 상기 제2 증폭기 스테이지의 출력을 수신하는 인버터를 포함하는 제3 증폭기 스테이지
를 포함하고,
상기 제2 증폭기 스테이지는 상기 제3 증폭기 스테이지에서 데드 존(dead zone)을 선택적으로 생성하도록 구성되는 것인, 아날로그 디지털 컨버터(ADC).
실시예 10. 아날로그-디지털 컨버터("ADC")에 있어서,
아날로그 입력 전압 신호를 수신하도록 구성된 입력 단자;
상기 입력 단자에 커플링되며, 상기 아날로그 입력 전압 신호에 대응하는 제1 디지털 값 및 상기 제1 디지털 값과 상기 아날로그 입력 신호 간의 차이에 대응하는 제1 아날로그 잔차 신호를 출력하도록 구성된 제1 ADC 스테이지; 및
상기 제1 아날로그 잔차 신호를 수신하고 상기 제1 아날로그 잔차 신호를 증폭시키며 제1 증폭된 잔차 신호를 출력하도록 구성된 제1 인버터 기반의 잔차 증폭기
를 포함하고,
상기 제1 인버터 기반의 잔차 증폭기는,
제1 및 제2 전압 단자 사이에 커플링된 입력 인버터를 갖는 제1 증폭기 스테이지로서, 상기 제1 스테이지 인버터가 상기 제1 아날로그 잔차 신호를 수신하도록 구성된 것인, 상기 제1 증폭기 스테이지;
상기 제1 및 제2 전압 단자 사이에 커플링되며 상기 제1 증폭기 스테이지의 출력을 수신하도록 구성된 제1 및 제2 인버터, 및 제어 신호에 응답하여 상기 제1 및 제2 인버터를 통한 전류 흐름을 제어하도록 구성된 대응하는 제1 및 제2 제어 디바이스를 갖는 제2 증폭기 스테이지;
상기 제1 및 제2 전압 단자 사이에 커플링된 출력 인버터를 포함하며 상기 제2 증폭기 스테이지의 출력을 수신하도록 구성된 제3 증폭기 스테이지; 및
상기 제1 및 제2 제어 디바이스에 커플링되며 상기 제어 신호를 생성하도록 구성된 제어 회로
를 포함하는 것인, 아날로그 디지털 컨버터(ADC).
실시예 11. 실시예 10에 있어서, 상기 제1 제어 디바이스는 상기 제1 인버터와 상기 제1 전압 단자 사이에 접속되고, 상기 제2 제어 디바이스는 상기 제2 인버터와 상기 제2 전압 단자 사이에 접속되는 것인, 아날로그 디지털 컨버터(ADC).
실시예 12. 실시예 10에 있어서, 상기 제1 제어 디바이스는 PMOS 트랜지스터를 포함하고 상기 제2 제어 디바이스는 NMOS 트랜지스터를 포함하며, 상기 제1 및 제2 제어 디바이스는 트라이오드(triode) 영역에서 동작되는 것인, 아날로그 디지털 컨버터(ADC).
실시예 13. 실시예 10에 있어서, 상기 제어 회로는, 제1 동작 단계 동안 제1 전압 레벨의, 제2 동작 단계 동안 제2 전압 레벨의 그리고 제3 동작 단계 동안 상기 제1 전압 레벨과 상기 제2 전압 레벨 사이인 제3 전압 레벨의 상기 제어 신호를 출력하도록 구성되는 것인, 아날로그 디지털 컨버터(ADC).
실시예 14. 실시예 10에 있어서, 상기 제2 증폭기 스테이지는 상기 제3 증폭기 스테이지에서 데드 존을 선택적으로 생성하도록 구성되는 것인, 아날로그 디지털 컨버터(ADC).
실시예 15. 실시예 10에 있어서, 상기 제3 증폭기 스테이지의 출력 인버터는 상기 제1 및 제2 전압 단자 사이에 커플링된 제1 및 제2 트랜지스터를 포함하고, 상기 제3 증폭기 스테이지는, 상기 출력 인버터를 상기 제1 및 제2 전압 공급 단자로부터 선택적으로 접속 해제하도록, 각각, 상기 제1 및 제2 트랜지스터에 커플링된 제1 및 제2 제어 디바이스를 포함하는 것인, 아날로그 디지털 컨버터(ADC).
실시예 16. 실시예 15에 있어서, 상기 제1 증폭기 스테이지는 상기 제1 증폭기를 선택적으로 인에이블 또는 디스에이블하도록 구성된 인에이블 트랜지스터를 포함하고, 상기 출력 인버터의 제1 및 제2 제어 디바이스 및 상기 인에이블 트랜지스터는 제1 동작 단계 제어 신호에 응답하여 제어되는 것인, 아날로그 디지털 컨버터(ADC).
실시예 17. 실시예 10에 있어서, 상기 제1 증폭된 잔차 신호를 수신하고 상기 제1 증폭된 잔차 신호를 제2 디지털 값으로 변환하도록 구성된 제2 ADC 스테이지를 더 포함하는, 아날로그 디지털 컨버터(ADC).
실시예 18. 방법에 있어서,
제1 동작 단계 동안 아날로그 입력 전압 신호를 샘플링하는 단계;
상기 제1 동작 단계 동안 인버터 기반의 잔차 증폭기를 디스에이블하는 단계;
제2 동작 단계 동안 상기 아날로그 입력 전압 신호를 상기 아날로그 입력 전압 신호에 대응하는 제1 디지털 값으로 변환하는 단계;
상기 제2 동작 단계 동안 상기 제1 디지털 값과 상기 아날로그 입력 신호 간의 차이에 대응하는 제1 아날로그 잔차 신호를 결정하는 단계;
제3 동작 단계 동안 상기 인버터 기반의 잔차 증폭기에 의해 상기 제1 아날로그 잔차 신호를 증폭시키는 단계;
상기 증폭된 제1 아날로그 잔차 신호를 상기 증폭된 제1 아날로그 잔차 신호에 대응하는 제2 디지털 값으로 변환하는 단계; 및
상기 제1 및 제2 디지털 값을 상기 아날로그 입력 전압 신호를 나타내는 디지털 출력 신호로 결합하는 단계
를 포함하는 방법.
실시예 19. 실시예 18에 있어서, 상기 인버터 기반의 잔차 증폭기는 제1, 제2 및 제3 증폭기 스테이지를 포함하고, 상기 방법은 상기 제3 스테이지에서 데드 존을 선택적으로 생성하는 단계를 더 포함하는 방법.
실시예 20. 실시예 18에 있어서, 상기 제2 증폭기 스테이지는 트라이오드 영역에서 동작되는 제어 트랜지스터를 포함하고, 상기 방법은, 상기 제어 트랜지스터에 대한 제어 신호를 생성하는 단계를 더 포함하며, 상기 제어 신호는, 상기 제1 동작 단계 동안 제1 전압 레벨을, 상기 제2 동작 단계 동안 제2 전압 레벨을, 그리고 상기 제3 동작 단계 동안 상기 제1 전압 레벨과 상기 제2 전압 레벨 사이인 제3 전압 레벨을 갖는 것인 방법.

Claims (10)

  1. 아날로그-디지털 컨버터("ADC", analog-to-digital converter)에 있어서,
    아날로그 입력 전압 신호를 수신하도록 구성된 입력 단자;
    상기 입력 단자에 커플링되며, 상기 아날로그 입력 전압 신호에 대응하는 제1 디지털 값 및 상기 제1 디지털 값과 상기 아날로그 입력 신호 간의 차이에 대응하는 제1 아날로그 잔차(residue) 신호를 출력하도록 구성된 제1 ADC 스테이지;
    상기 제1 아날로그 잔차 신호를 수신하고 상기 제1 아날로그 잔차 신호를 증폭시키며 제1 증폭된 잔차 신호를 출력하도록 구성된 제1 인버터 기반의 잔차 증폭기(residue amplifier);
    상기 제1 증폭된 잔차 신호를 수신하고 상기 제1 증폭된 아날로그 잔차 신호에 대응하는 제2 디지털 값을 출력하고, 상기 제2 디지털 값과 상기 제1 증폭된 아날로그 잔차 신호 간의 차이에 대응하는 제2 아날로그 잔차 신호를 출력하도록 구성된 제2 ADC 스테이지;
    상기 제2 아날로그 잔차 신호를 수신하고 상기 제2 아날로그 잔차 신호를 증폭시키며 제2 증폭된 잔차 신호를 출력하도록 구성된 제2 인버터 기반의 잔차 증폭기;
    상기 제2 증폭된 잔차 신호를 수신하고 상기 제2 증폭된 아날로그 잔차 신호에 대응하는 제3 디지털 값을 출력하도록 구성된 제3 ADC 스테이지; 및
    상기 제1, 제2 및 제3 ADC 스테이지에 커플링되며, 상기 제1, 제2 및 제3 디지털 값을 상기 아날로그 입력 전압 신호를 나타내는 디지털 출력 신호로 결합하도록 구성된 컨트롤러
    를 포함하는 아날로그 디지털 컨버터(ADC).
  2. 청구항 1에 있어서, 상기 제1 ADC 스테이지는, 상기 아날로그 입력 전압 신호를 상기 제1 디지털 값으로 변환하도록 구성된 SAR(successive approximation register) ADC를 포함하는 것인, 아날로그 디지털 컨버터(ADC).
  3. 청구항 2에 있어서, 상기 SAR ADC는, 상기 아날로그 입력 전압을 샘플링하도록 구성된 이진 가중 커패시터들의 어레이를 포함한 샘플 앤 홀드(sample and hold) 회로를 포함하는 것인, 아날로그 디지털 컨버터(ADC).
  4. 청구항 1에 있어서, 상기 제1 ADC 스테이지는, 상기 제1 아날로그 입력 전압 신호 및 상기 제1 디지털 값을 수신하고 상기 제1 아날로그 잔차 신호를 출력하도록 구성된 디지털-아날로그 컨버터(DAC; digital-to-analog converter)를 포함하는 것인, 아날로그 디지털 컨버터(ADC).
  5. 청구항 1에 있어서, 상기 제1 ADC 스테이지는, 제1 동작 단계(operation phase) 동안 상기 아날로그 입력 전압 신호를 샘플링하고, 제2 동작 단계 동안 상기 아날로그 입력 전압 신호를 상기 제1 디지털 값으로 변환하고, 제3 동작 단계 동안 상기 제1 아날로그 잔차 신호를 홀딩하도록 구성되는 것인, 아날로그 디지털 컨버터(ADC).
  6. 청구항 5에 있어서, 상기 제1 잔차 증폭기는, 상기 제1 동작 단계 동안 디스에이블되고, 상기 제2 동작 단계 동안 리셋되며, 상기 제3 동작 단계 동안 상기 제1 아날로그 잔차 신호를 증폭시키도록 구성되는 것인, 아날로그 디지털 컨버터(ADC).
  7. 청구항 6에 있어서, 상기 제2 ADC 스테이지는, 상기 제3 동작 단계 동안 상기 증폭된 제1 아날로그 잔차 신호를 샘플링하고, 제1 동작 단계 동안 상기 아날로그 입력 전압 신호를 변환하며, 상기 제1 및 제2 동작 단계 동안 상기 증폭된 제1 아날로그 잔차 신호를 상기 제2 디지털 값으로 변환하도록 구성되는 것인, 아날로그 디지털 컨버터(ADC).
  8. 청구항 6에 있어서, 상기 인버터 기반의 증폭기는, 제1 전압 공급 단자와 접지 단자 사이에 접속된 제1 증폭기 스테이지를 포함하고, 상기 제1 증폭기 스테이지는,
    상기 아날로그 잔차 신호를 수신하도록 구성된 잔차 입력 단자를 갖는 제1 인버터; 및
    상기 제1 동작 단계 동안 상기 잔차 증폭기를 디스에이블하기 위해 인에이블 신호를 수신하도록 구성된 인에이블 단자
    를 포함하는 것인, 아날로그 디지털 컨버터(ADC).
  9. 아날로그-디지털 컨버터("ADC")에 있어서,
    아날로그 입력 전압 신호를 수신하도록 구성된 입력 단자;
    상기 입력 단자에 커플링되며, 상기 아날로그 입력 전압 신호에 대응하는 제1 디지털 값 및 상기 제1 디지털 값과 상기 아날로그 입력 신호 간의 차이에 대응하는 제1 아날로그 잔차 신호를 출력하도록 구성된 제1 ADC 스테이지; 및
    상기 제1 아날로그 잔차 신호를 수신하고 상기 제1 아날로그 잔차 신호를 증폭시키며 제1 증폭된 잔차 신호를 출력하도록 구성된 제1 인버터 기반의 잔차 증폭기
    를 포함하고,
    상기 제1 인버터 기반의 잔차 증폭기는,
    제1 및 제2 전압 단자 사이에 커플링된 입력 인버터를 갖는 제1 증폭기 스테이지로서, 상기 제1 스테이지 인버터가 상기 제1 아날로그 잔차 신호를 수신하도록 구성된 것인, 상기 제1 증폭기 스테이지;
    상기 제1 및 제2 전압 단자 사이에 커플링되며 상기 제1 증폭기 스테이지의 출력을 수신하도록 구성된 제1 및 제2 인버터, 및 제어 신호에 응답하여 상기 제1 및 제2 인버터를 통한 전류 흐름을 제어하도록 구성된 대응하는 제1 및 제2 제어 디바이스를 갖는 제2 증폭기 스테이지;
    상기 제1 및 제2 전압 단자 사이에 커플링된 출력 인버터를 포함하며 상기 제2 증폭기 스테이지의 출력을 수신하도록 구성된 제3 증폭기 스테이지; 및
    상기 제1 및 제2 제어 디바이스에 커플링되며 상기 제어 신호를 생성하도록 구성된 제어 회로
    를 포함하는 것인, 아날로그 디지털 컨버터(ADC).
  10. 방법에 있어서,
    제1 동작 단계 동안 아날로그 입력 전압 신호를 샘플링하는 단계;
    상기 제1 동작 단계 동안 인버터 기반의 잔차 증폭기를 디스에이블하는 단계;
    제2 동작 단계 동안 상기 아날로그 입력 전압 신호를 상기 아날로그 입력 전압 신호에 대응하는 제1 디지털 값으로 변환하는 단계;
    상기 제2 동작 단계 동안 상기 제1 디지털 값과 상기 아날로그 입력 신호 간의 차이에 대응하는 제1 아날로그 잔차 신호를 결정하는 단계;
    제3 동작 단계 동안 상기 인버터 기반의 잔차 증폭기에 의해 상기 제1 아날로그 잔차 신호를 증폭시키는 단계;
    상기 증폭된 제1 아날로그 잔차 신호를 상기 증폭된 제1 아날로그 잔차 신호에 대응하는 제2 디지털 값으로 변환하는 단계; 및
    상기 제1 및 제2 디지털 값을 상기 아날로그 입력 전압 신호를 나타내는 디지털 출력 신호로 결합하는 단계
    를 포함하는 방법.
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