CN111130548A - 模数转换器和模数转换的方法 - Google Patents

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Abstract

模数转换器(“ADC”)包括配置为接收模拟输入电压信号的输入端子。第一ADC级耦合到输入端子，并且配置为输出与模拟输入电压信号对应的第一数字值和与第一数字值与模拟输入信号之间的差对应的第一模拟余数信号。基于第一反相器的余数放大器配置为接收第一模拟余数信号，放大第一模拟余数信号并且输出放大余数信号。放大余数信号转换为第二数字值，并且将第一数字值和第二数字值组合以产生与模拟输入电压信号对应的数字输出信号。本发明的实施例还涉及模数转换的方法。

Description

模数转换器和模数转换的方法
技术领域
本发明的实施例涉及模数转换器和模数转换的方法。
背景技术
模数转换器(“ADC”或“A/D”)用于多种应用中，以将采样的模拟信号转换成数字信号。存在多种ADC架构，诸如流水线、闪存、Sigma-Delta、逐次逼近寄存器(“SAR”)等。流水线或分级的ADC使用两个或多个分级步骤。将模拟输入电压粗转换为粗数字值，然后使用数模转换器(DAC)将粗数字值转换回模拟信号。使用模拟比较器将粗值与输入电压进行比较，然后将差或余数进行更精细的转换，然后将结果合并。逐次逼近型ADC使用比较器来逐渐缩小包含输入电压的范围。在每个连续步骤中，转换器将输入电压与DAC的输出进行比较，后者可以表示所选电压范围的中点。在此过程的每个步骤中，近似值都存储在逐次逼近寄存器(SAR)中。继续这些步骤，直到达到所需的分辨率为止。
发明内容
本发明的实施例提供了一种模数转换器(“ADC”)，包括：输入端子，配置为接收模拟输入电压信号；第一模数转换器级，耦合到所述输入端子，并且配置为输出与所述模拟输入电压信号对应的第一数字值和与所述第一数字值与所述模拟输入电压信号之间的差对应的第一模拟余数信号；基于第一反相器的余数放大器，配置为接收所述第一模拟余数信号，放大所述第一模拟余数信号并且输出第一放大模拟余数信号；第二模数转换器级，配置为接收所述第一放大模拟余数信号并且输出与所述第一放大模拟余数信号对应的第二数字值和与所述第二数字值和所述第一放大模拟余数信号之间的差对应的第二模拟余数信号；基于第二反相器的余数放大器，配置为接收所述第二模拟余数信号，放大所述第二模拟余数信号并且输出第二放大模拟余数信号；第三模数转换器级，配置为接收所述第二放大模拟余数信号并且输出与所述第二放大模拟余数信号对应的第三数字值；以及控制器，耦合到所述第一模数转换器级、所述第二模数转换器级和所述第三模数转换器级，并且配置为将所述第一数字值、所述第二数字值和所述第三数字值组合成表示所述模拟输入电压信号的数字输出信号。
本发明的另一实施例提供了一种模数转换器(“ADC”)，包括：输入端子，配置为接收模拟输入电压信号；第一模数转换器级，耦合到所述输入端子，并且配置为输出与所述模拟输入电压信号对应的第一数字值和与所述第一数字值和所述模拟输入电压信号之间的差对应的第一模拟余数信号；基于第一反相器的余数放大器，配置为接收所述第一模拟余数信号，放大所述第一模拟余数信号并且输出第一放大余数信号，其中，所述基于第一反相器的余数放大器包括：第一放大器级，具有耦合在第一电压端子和第二电压端子之间的输入反相器，所述输入反相器配置为接收所述第一模拟余数信号；第二放大器级，具有耦合在所述第一电压端子和所述第二电压端子之间的第一反相器和第二反相器，并且配置为接收所述第一放大器级的输出，并且相应的第一控制器件和第二控制器件配置为响应于控制信号来控制流过所述第一反相器和所述第二反相器的电流；第三放大器级，包括耦合在所述第一电压端子和所述第二电压端子之间的输出反相器，并且配置为接收所述第二放大器级的输出；以及控制电路，耦合到所述第一控制器件和所述第二控制器件并且配置为生成所述控制信号。
本发明的又一实施例提供了一种模数转换的方法，包括：在第一操作相位期间对模拟输入电压信号进行采样；在所述第一操作相位期间禁用基于反相器的余数放大器；在第二操作相位期间，将所述模拟输入电压信号转换为与所述模拟输入电压信号对应的第一数字值；在所述第二操作相位期间确定与所述第一数字值和所述模拟输入电压信号之间的差对应的第一模拟余数信号；在第三操作相位期间通过所述基于反相器的余数放大器放大所述第一模拟余数信号；将放大的第一模拟余数信号转换为与放大的第一模拟余数信号对应的第二数字值；以及将所述第一数字值和所述第二数字值组合成表示所述模拟输入电压信号的数字输出信号。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是示出根据一些实施例的模数转换器(“ADC”)系统的各方面的框图。
图2是描述根据一些实施例的图1的ADC系统的其他方面的示例的框图。
图3A是示出根据一些实施例的用于操作相位的示例控制信号的流水线图。
图3B是示出根据一些实施例的用于示例操作相位的各种系统组件的操作的图。
图4是示出根据一些实施例的在图2的ADC系统中示出的分级ADC的示例的电路图。
图5是示出根据一些实施例的图4所示的分级ADC的控制信号的示例的信号图。
图6是示出根据一些实施例的在图2的ADC系统中示出的余数DAC的示例的电路图。
图7是示出根据一些实施例的图6中所示的余数DAC的控制信号的示例的信号图。
图8是示出根据一些实施例的基于反相器的余数放大器的示例的电路图。
图9是示出根据一些实施例的用于图8的基于反相器的余数放大器的控制电路的示例的电路图。
图10是示出根据一些实施例的用于图8的基于反相器的余数放大器的另一控制电路的示例的电路图。
图11是示出根据一些实施例的由图9和图10的控制电路生成的示例波形的信号图。
图12是示出根据一些实施例的图2的第二和第三分级ADC的示例的电路图。
图13是示出根据一些实施例的ADC方法的示例的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文使用的，在第二部件上形成第一部件是指形成与第二部件直接接触的第一部件。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
模数转换器(“ADC”或“A/D”)将模拟信号转换为数字信号。对于某些应用，典型的ADC布置(诸如流水线、闪存、Sigma-Delta、逐次逼近寄存器(SAR))等会占用太多的硅面积，消耗太多的功率，因此可能会太昂贵。而且，利用一些已知的ADC方法，可能难以在低电压和低功耗的深亚微米工艺中获得足够高的信噪比(SNR)和转换带宽。例如，某些已知的流水线ADC方法使用高增益放大器，这在FinFET工艺中很难实现。根据本文公开的方面，通过采用低压余数放大器，ADC更不受过程、电压和温度(PVT)变化的影响。
图1是示出利用基于反相器的余数放大器的ADC 100的示例的框图。ADC 100包括配置为接收模拟输入信号VIN的输入端子102。第一ADC级108耦合到输入端子102，并且配置为输出对应于模拟输入电压信号VIN的第一数字值D1，以及对应于第一数字值D1和模拟输入信号VIN之间的差的第一模拟余数信号VRES1。例如，第一数字值D1可以是数字输出信号DOUT的最高有效位(MSB)。
基于反相器的余数放大器114接收第一模拟余数信号VRES1，并放大第一模拟余数信号VRES1以输出第一放大余数信号VRES1G。第二ADC级116接收第一放大余数信号VRES1G，并输出与第一放大模拟余数信号VRES1G相对应的第二数字值D2。对准和数字误差校正块122耦合到第一和第二ADC级108、116，以在表示模拟输入电压信号VIN的输出端子124处将第一数字值D1和第二数字值D2组合成数字输出信号DOUT。对准和数字校正块122可以由任何合适的处理设备来实现。
如以下将进一步讨论的，第一ADC级108的一些示例包括分级ADC 112，诸如SARADC，分级ADC 112配置为将模拟输入电压信号VIN转换为第一数字值D1。数模转换器(DAC)110接收第一模拟输入电压信号VIN和第一数字值D1，并基于第一模拟输入电压信号VIN和第一数字值D1输出第一模拟余数信号VRES1。还可以包括附加的后续ADC级116，取决于数字输出信号DOUT的期望分辨率，ADC级116类似于第一ADC级108配置。
图2示出了图1的示例ADC 100的其他方面。在图2所示的示例中，模拟输入电压信号VIN包括在模拟输入电压端子102处接收的差分输入信号VIP和VIM。第一ADC级108接收这些信号，第一ADC级108还通过时钟发生器106接收时钟信号CLKS和参考电压Vref。分级ADC 112可以包括SAR ADC，该SAR ADC包括跟踪和保持电路130和SAR逻辑块132，可以由适当编程的处理设备来实现。跟踪和保持电路130连接以对差分模拟输入信号VIP、VIM采样并且向比较器134提供输出信号，该比较器134耦合到SAR逻辑块132。分级ADC 112输出第一数字值D1，第一数字值D1可以是数字输出信号DOUT的MSB。在所示示例中，D1数字输出为五位。
第一数字输出D1也输出到DAC 110，DAC 110配置为将第一数字输出信号D1转换为模拟信号，并将转换后的D1信号与输入电压信号VIP、VIM进行比较并输出第一余数信号VRES1。在示出的示例中，第一余数信号VRES1是包括VRESP1和VRESM1的差分电压信号，它们被输出到第一余数放大器114。余数放大器114放大模拟余数信号VRESP1、VRESM1并输出放大余数信号VRES1G。
放大余数信号VRES1G由第二ADC级116接收，第二ADC级116还可以包括SAR ADC。在一些实施方式中，第二ADC级116的结构类似于第一ADC级108。第二ADC级116执行放大余数信号VRES1G的A/D转换，以输出表示数字输出信号DOUT的下一最有效位(例如5位)的第二数字信号D2，第二数字信号D2由对齐和数字误差校正级122接收。第二ADC级116还输出第二余数信号作为差分模拟余数信号VRESP2和VRESM2，由第二余数放大器118接收第二余数信号。第二余数放大器118输出放大的第二余数信号VRES2G，该第二余数信号VRES2G可以由诸如第三ADC级120的后续ADC级接收。与第二ADC级116一样，第三ADC级120的结构可以类似于第一ADC级108，因此也可以包括SAR ADC。
第三ADC级120对第二放大后的余数信号VRES2G进行A/D转换，以输出表示数字输出信号DOUT的LSB(例如8位)的第三数字信号D3，该第三数字信号D3由对准和数字误差校正级122接收。在输出为数字输出信号DOUT之前，第一、第二和第三数字信号D1、D2、D3在对准和数字误差校正级122中组合。在示出的示例中，对准和数字误差校正级122提供16位数字输出信号DOUT，包括5位D1信号、5位D2信号和8位D3信号，减去两个错误校验位。
图3A是示出ADC 100的三个操作相位的控制信号的示例的流水线图。在一些实施例中，ADC 100通常响应于第一、第二和第三相位控制信号phi1、phi2、phi3进行操作。此外，在一些示例中，第三操作相位的长度是第一或第二操作相位的两倍，因此，第三相位控制信号的持续时间约为第一或第二相位控制信号phi1、phi2的持续时间的两倍。换句话说，对于给定的时钟周期，第一相位控制信号phi1和第二相位控制信号phi2在该周期的25％处均处于逻辑高电平，而第三相位控制信号phi3对于时钟周期的50％处于逻辑高电平。
图3B是示出ADC系统100在图3A所示的各个操作相位期间的操作的总结的图表。在一些示例中，在第一操作相位10(第一相位控制信号phi1为高)期间，第一ADC级108的分级ADC 112和余数DAC 110如操作12中所示对模拟输入电压信号VIP、VIM进行采样。如操作14中所示，第一余数放大器114被禁用。此外，余数放大器114的共模感测电容器被再充电，由此共模电容器用于控制余数放大器的输出共模。在第二控制相位20(第二相位控制信号phi2为高)期间，第一ADC级108在操作22中执行模拟输入电压VIP、VIM信号的A/D转换，并且在操作24中重置余数放大器114。在第三控制相位30(第三相位控制信号phi3为高)期间，在操作32中，由余数DAC 110保持由第一ADC级108输出的第一余数信号VRESP1、VRESM1，并且第一余数放大器114放大接收的余数信号VRESP1、VRESM1，以在操作34中输出放大余数信号VRES1G。此外，在第三控制相位30期间，第二ADC级116对从第一余数放大器114接收的放大余数信号VRES1G和VRES2G进行采样。在后续的第二操作阶段10、20中，第二ADC级116对放大余数信号VRES1G和VRES2G进行A/D转换。
如上所述，诸如图2所示的实施例的一些实施例包括附加的ADC级和余数放大器。除了第一余数放大器114和第二ADC级116之外，图2中所示的ADC系统100还包括第二余数放大器118和第三ADC级120。在诸如图2的示例的实施方式中，诸如第二余数放大器118和第三ADC级120的附加级在相应的操作相位期间执行相应的操作。因此，第二余数放大器118在第一操作相位10期间也被禁用，在第二操作相位20期间被重置，并且在第三操作相位30期间放大第二余数信号VRESP2、VRESM2。类似地，第三ADC级120在第一和第二控制相位期间对接收到的放大余数信号VRESPG2、VRESM2G执行A/D转换。
图4描绘了第一ADC级108的分级ADC 112的示例。在所示的示例中，分级ADC 112是SAR ADC。SAR ADC使用比较器来逐渐缩小包含输入电压的范围。在每个后续步骤中，转换器将输入电压与数模转换器的输出进行比较。因此，所示示例的SAR ADC 112包括跟踪和保持电路130、比较器134和SAR逻辑块132。SAR逻辑132接收时钟信号CLKS并将脉冲控制信号
Figure BDA0002256733470000081
提供给跟踪和保持电路130。控制信号
Figure BDA0002256733470000082
控制可操作地连接到多个电容器C0-CN的一侧的多个开关150的操作。在所示的示例中，有两组电容器152a、152b分别对应于差分模拟电压输入VIP和VIM。每组电容器152a、152b包括多个电容器C0-CN，其中N可以对应于要转换的位数，诸如图2所示的第一数字信号D1的LSB位。在一些示例中，电容器C1-CN是二进制加权的，并且电容器C0是“虚拟LSB”电容器。在一些实施例中，最小电容器尺寸C为约2fF。
图5示出了ADC 100的第一控制相位的控制信号之间的关系的示例，包括第一相位控制信号phi1和SAR逻辑块132输出的控制信号
Figure BDA0002256733470000083
SAR控制信号
Figure BDA0002256733470000084
控制开关150以将电容器152a、152b连接在模拟输入信号VIP、VIM之间或参考电压信号Vref与接地轨道之间。第一相位控制信号phi1还控制开关154以将电容器选择性地连接至模拟输入信号VRESP、VRESM或参考电压信号Vref，并且控制开关156以选择性地将电容器152a、152b的另一侧连接至共模电压VCM。
当第一相位控制信号phi1为高时，开关150用于将电容器152a、152b的组中的电容器C0-CN的顶板连接到模拟输入电压信号VIP、VIM。同时，高phi1信号将电容器152、152b的组中的电容器C0-CN的底板连接到共模电压信号VCM，以采样模拟输入信号VIP、VIM。如图5所示，在第二控制相位期间，phi1控制信号变低，并且SAR逻辑块132输出SAR控制信号
Figure BDA0002256733470000085
SAR控制信号
Figure BDA0002256733470000086
包括从第二相位控制信号phi2导出的一系列脉冲160，以控制SAR二进制搜索算法并生成表示模拟输入电压VIP、VIM的MSB的第一数字输出信号D1。SAR逻辑块132还输出数字控制信号
Figure BDA0002256733470000087
数字控制信号
Figure BDA0002256733470000088
用于控制如图6所示的余数DAC的操作。
图6示出了ADC 100的第一ADC级108的余数DAC 110的示例。余数DAC 110包括具有二进制加权电容器阵列的跟踪和保持电路。更具体地说，所示的二进制加权电容器阵列包括分别对应于差分模拟电压输入VIP和VIM的两组电容器172a、172b。每组电容器172a、172b包括多个电容器C0-CN，其中N可以对应于要转换的位数。电容器C0-CN的尺寸可确定为产生低噪声余数，如“kT/C”热噪声规范所确定的。多个开关174可操作地连接到电容器172a、172b的组中的电容器C0-CN的一侧。开关174由SAR逻辑块132输出的
Figure BDA0002256733470000091
时钟相位信号控制，以选择性地将电容器C0-CN的一侧连接到接地轨道180或电压轨道182。电压轨道182通过响应于第一相位控制信号phi1的开关190选择性地连接到差分输入电压VIM、VIP或参考电压Vref。第一相位控制信号phi1还控制开关192以将电容器C0-CN的底板选择性地连接到共模电压VCM。
如图6所示，当第一相位控制信号phi1为高时，开关190将电压轨道182耦合至模拟输入信号VIP、VIM，并且开关192将电容器的底板耦合至共模电压信号VCM，使得余数DAC 110跟踪模拟输入电压信号VIP、VIM。如图7所示，当第一相位控制信号phi1变低时，
Figure BDA0002256733470000092
数字余数信号脉冲162控制开关174以选择性地将电容器C0-CN连接到参考电压Vref，以产生差分模拟余数信号VRESP、VRESM。
图8示出了基于反相器的余数放大器114的示例。示例余数放大器114包括三个基于反相器的级206、208、210。基于反相器的级允许接近轨到轨的输出范围并提供高动态充电电流。图8所示的基于反相器的示例余数放大器114接收并放大差分余数电压信号VRESM、VRESP，因此基本上围绕放大器电路的垂直中心线“镜像”。因此，第二级206和第三级208各自以完全不同的方式在对称的第一级206的任一侧上包括左部分和右部分。这仅是一个示例，应当理解，其他设计布局也可以实现基于反相器的余数放大器。放大器114连接在配置为接收电源电压AVDD的电压电源轨道216和接地之间。在一些实施例中，放大器114配置为以例如小于1.0V的低压电源工作。在所示的实施例中，AVDD电源电压为0.8伏。在低压电源下动态运行的基于反相器的级比传统的共源共栅A类余数放大器消耗更少的功率。
第一级206包括配置为分别接收差分模拟余数信号VRESM、VRESP的输入端子201、202。输入端子201、202耦合到第一和第二反相器310、311，第一和第二反相器310、311的输出在节点312、313处耦合到第二级208。在所示的示例中，第一反相器310包括晶体管M3、M5，并且第二反相器311包括晶体管M4、M6。第一级206的第一和第二反相器310、311的输出分别进一步连接到晶体管M7和M8的栅极端子，晶体管M7和M8的栅极端子将电源电压端子216耦合到第一和第二反相器310、311。晶体管M7、M8因此基于反相的输入电压信号VRESP、VRESM控制流到第一和第二反相器310、311的电流。使能晶体管M0的源极连接到接地端子，并且配置为在其栅极接收使能信号EN，使能信号EN是phi1控制信号的补码。这样，使能晶体管M0响应于phi1控制信号有效地选择性地使能或禁用放大器114，使能EN信号是从phi1控制信号中导出的。晶体管M1和M2连接在第一和第二反相器310、311与使能晶体管M0的漏极之间。晶体管M1和M2配置为分别在它们的栅极处接收偏置信号VBIASN和共模反馈信号VCM，这设置了第一级206的偏置电流。在一些实施方式中，晶体管M0、M7和M8在线性区域中操作，而晶体管M1和M2在饱和区域中操作，因此充当恒流源。因此，第一放大器级206用作差分输入对。
第一级反相器310、311的输出节点312、313耦合到第二放大器级208的输入。为简单起见，将详细讨论仅在图8中观察到的第二和第三放大器级208、210的右侧部分。第二级208配置为通过经由在三极管区域(即，作为可变电阻器)中操作的晶体管M11和M12采用动态电流匮乏技术来选择性地在驱动放大器114的输出的电流路径之间嵌入死区。
更具体地，在图8所示的示例中，电流控制晶体管M11连接在AVDD电源端子216和下部第二级反相器320之间。电流控制晶体管M12连接在接地端子和上部第二级反相器322之间。下部第二级反相器320和上部第二级反相器322分别包括晶体管M9/M10和M13/M14。电流控制晶体管M11、M12的栅极配置为分别接收差分第二相位控制信号Vctp、Vctn。如将在下面进一步讨论的，生成差分控制信号Vctp、Vctn以选择性地调制控制晶体管M11、M12的电阻。电流控制晶体管M11、M12因此被操作以在余数信号VRESP、VRESM的放大期间选择性地改变下部和上部第二级反相器320、322的有效触发点，并控制在第三级210中建立的死区。
下部和上部第二级反相器320、322将中间差分电压信号VM1、VP1提供给第三放大器级210，第三放大器级210是余数放大器114的输出级。第三级210包括连接在AVDD电源电压端子216和接地之间的第一和第二输出晶体管M16、M17。输出晶体管M16、M17形成第三级反相器324，第三级反相器324在输出端子214处提供放大的差分余数信号VRESP1G、VRESM1G。第一控制晶体管M15连接在第一输出晶体管M16的栅极和接地之间，并且第二控制晶体管M18连接在第二输出晶体管M17的栅极和AVDD电源电压端子216之间。第一控制晶体管M15的栅极配置为接收第一相位控制信号phi1，而第二控制晶体管M18的栅极配置为接收第一相位控制信号phi1z的补码。
如上所述，第二放大器级208的下部和上部第二级反相器320、322向第三放大器级210提供中间差分电压信号VM1、VP1。在图8所示的示例中，第二放大器级208简单地包括连接在电源电压输入端子216和接地之间的下部和上部反相器320、322。这样，第二级208以非常高的增益工作–中间差分电压信号VP1、VM1可能趋于到达电源电压电平并接地。这可能会导致操作不稳定。
为了稳定余数放大器114的操作，第二级208配置为在第三级210中产生死区。更具体地，第二级差分控制信号Vctp、Vctn由第二级电流控制晶体管M11、M12接收，以分别选择性地将第二级上部反相器322和下部反相器320从AVDD电源电压端子216和接地断开。这进而分别截止第二和第一输出晶体管M17和M16。
图9和图10示出了用于提供第二级差分控制信号Vctp、Vctn的控制电路的示例，第二级差分控制信号Vctp、Vctn由余数放大器114的第二级208的电流控制晶体管M11、M12接收。图9所示的Vctp控制信号300包括连接在Vdd电压端子和接地之间的晶体管M32和M31。晶体管M31配置为接收第二相位控制信号phi2，并且晶体管M32配置为接收第一相位控制信号phi1z的补码。节点302形成在晶体管M32和M31的结点处，该结点连接到用于输出控制信号Vctp的输出端子304。电容器310进一步连接在节点302与接地之间。电阻器306连接在参考电压Vrefp_dz和开关308之间。开关308响应于第三相位控制信号phi3而操作以选择性地将参考电压Vrefp_dz的一些部分连接到节点302。
在一些示例中，Vdd电压低于连接到余数放大器114的电源电压端子216的AVDD电压。例如，在一些实施例中，AVDD电压可以是0.8伏，并且相应的Vdd电压电平可以0.75伏。参考电压Vrefp_dz和Vrefn_dz被设置在约Vdd电压电平的一半的电平。在所示示例中，Vrefp_dz为0.4伏，并且Vrefn_dz为0.3伏。
图10所示的Vctn控制电路330包括连接在Vdd端子和接地之间的晶体管M30和M29。晶体管M29配置为接收第一相位控制信号phi1，并且晶体管M30配置为接收第二相位控制信号phi2z的补码。在晶体管M30和M29的结点处形成节点332，该节点332连接到用于输出控制信号Vctn的输出端子334。电容器340进一步连接在节点332与接地之间，并且负参考电压Vrefn_dz经由电阻器336和开关338连接至节点332。开关338响应于第三相位控制信号phi3而操作。
图11示出了各种波形的示例，这些波形示出了图9和图10的Vctp和Vctn控制电路300、330的操作。图11示出了第一、第二和第三控制相位phi1、phi2、phi3的示例信号，以及用于图9和图10的控制电路300、330的参考输入信号Vrefp_dz、Vrefn_dz和控制输出信号Vctp、Vctn。图11还示出了信号Vctp-Vctn，示出了控制信号Vctp和Vctn之间的差。
在第一操作相位期间，第一相位控制信号phi1为高，而第二和第三相位控制信号phi2、phi3为低。因此，在第一控制相位期间，phi1z、phi2和phi3控制信号均为低，而phi1和phi2z信号均为高。低phi3信号断开开关308和338，将参考电压Vrefp_dz和Vrefn_dz与其相应的节点302和336断开。参考图9，低phi2信号使NMOS晶体管M31关闭，并且低phi1信号使PMOS晶体管M32导通，将节点302连接至Vdd端子，并将Vctp控制信号充电至接近Vdd电压电平。现在参考图10，高phi2z信号使PMOS晶体管M30关闭，使节点330与Vdd电压端子断开。高phi1信号导通NMOS晶体管M29，将节点330接地，并将输出端子334处的Vctn信号拉低。
再次参考图8，在上部反相器322的电流控制NMOS晶体管M12的栅极处接收低控制信号Vctn，并且在下部反相器320的PMOS电流控制晶体管M11的栅极处接收高控制信号Vctp。低控制信号Vctn关闭晶体管M12并使第二级208的上部反相器320与接地断开。高控制信号Vctp关闭晶体管M11，并从AVDD端子216截止第二级208的下部反相器320，将第一放大器级208与第三放大器级212截止。
在控制晶体管M15和M18的各个栅极处接收的高第一相位控制信号phi1和其低互补信号phi1z将这些控制晶体管导通，进而关闭放大器第三级210的输出晶体管M16和M17。
参考图9和图10，在第二操作相位期间，第二相位控制信号phi2为高，而第一和第三相位控制信号phi1、phi3为低。开关308和338基于低phi3信号保持断开，从而将参考电压Vrefp_dz和Vrefn_dz与其相应的节点302和336断开。参考图9，高phi2信号导通NMOS晶体管M31，并且高phi1z信号关闭PMOS晶体管M32，将节点302连接到接地端子并将Vctp拉低。参考图10，低phi1信号关闭NMOS晶体管M29，并且低phi2z信号导通PMOS晶体管M30，从而将节点330连接到Vdd电压端子。
在下部反相器320的晶体管M11的栅极处接收的低Vctp信号导通PMOS晶体管M11，将下部反相器320连接到AVDD电压电源端子216。上部反相器322的晶体管M12的栅极处接收的高Vctn信号导通NMOS晶体管M12，将上部反相器322连接到接地端子。因此，上下部反相器322、320分别连接在AVDD电源端子216与接地之间。如前所述，在第二控制相位期间，phi1信号为低电平，其补码信号phi1z为高电平。在第二控制晶体管M18的栅极处接收的高phi1z信号使晶体管M18关闭，而在第一控制晶体管M15的栅极处接收到的低phi1信号关闭晶体管M15。因此，第三放大器级210的输出晶体管M16、M17耦合在AVDD电源端子216和接地端子之间，并且余数放大器114在第二控制相位期间被自动调零。
在第三操作相位期间，第一和第二相位控制信号phi1、phi2均为低。因此，第一和第二互补相位控制信号phi1z、phi2z都为高。这些信号导致晶体管M29、M30、M31和M32全部关闭。第三相位控制信号phi3变为高，闭合开关308和338，以将参考电压Vrefp_dz和Vrefn_dz连接到它们相应的节点302和336。因此，控制信号Vctp和Vctn稳定在Vrefp_dz和Vrefn_dz电压电平，如前面提到的，约在接地和Vdd之间的中点。图中的Vctp-Vctn波形更清楚地显示了此中间控制信号电平。如图8所示，处于Vrefp_dz和Vrefn_dz电压电平处的控制信号Vctp和Vctn分别施加到第二级电流控制晶体管M11和M12的栅极。这改变了第二级反相器320、322的有效触发点，并将远离AVDD和接地轨道电压的中间电压VM1和VP1拉至稳定区域。
通过使用多个基于反相器的级，由于基于反相器的级几乎允许轨到轨输出范围，因此需要较低的电压要求。同样，由于反相器的斜率电流的行为类似于数字开关电流源，因此基于反相器的级可提供高动态充电电流。另外，随着工艺缩放变小，由于反相器的时间延迟在变小时改善，因此余数放大器114的性能提高。因此，基于反相器的放大的转换率随着工艺缩放而提高。另外，由于功耗由施加到第二放大器级208的晶体管M12、M11的动态电流控制信号Vctn、Vctp确定，因此消耗更少的功率。
如上所述，放大余数信号VRES1G被输出到一个或多个后续ADC级。在图2所示的示例中，存在第二和第三ADC级116、120。其他实施例可以包括更多或更少的ADC级。放大的第一余数信号VRESP1G由第二ADC级116接收，第二ADC级116执行放大余数信号VRES1G的A/D转换，并输出第二数字信号D2以及差分第二余数信号VRESP2、VRESM2。可以如图8所示配置和操作的第二余数放大器118输出放大的第二余数信号VRES2G，第二余数信号VRES2G由第三ADC级120接收。第三ADC级120执行差分第二余数信号VRESP2、VRESM2的A/D转换，以输出表示数字输出信号DOUT的LSB的第三数字信号D3。
图12示出了根据一些实施例的第二和第三ADC级116、120的示例实施方式。更具体地，在所示的实施例中，第二和第三ADC级116、120的每个包括SAR ADC。第二和第三ADC级116、120的SAR ADC包括跟踪和保持电路430、比较器434和SAR逻辑块432。SAR逻辑432接收时钟信号CLKS并且将脉冲控制信号
Figure BDA0002256733470000142
(第二ADC级控制信号)和
Figure BDA0002256733470000143
(第三ADC级控制信号)提供到跟踪和保持电路430。由于第二和第三ADC级在第三操作相位期间对放大余数信号VRES1G、VRES2G进行采样，因此控制信号
Figure BDA0002256733470000141
从第三相控制信号phi3的补码中导出。
第二和第三级控制信号
Figure BDA0002256733470000151
控制可操作地连接到多个电容器C0-CM的一侧的多个开关450的操作。有两组电容器452a、452b分别对应于差分模拟余数信号VRESP1G、VRESM1G和VRESP2G、VRESM2G。电容器452a、452b的组中的每组包括多个电容器C0-CM，其中M可以对应于要转换的位数，在所示示例中，对应于D2信号的5位和D3信号的8位。在一些示例中，电容器C1-CM可以被二进制加权，并且电容器C0是“虚拟LSB”电容器。
控制信号
Figure BDA0002256733470000152
控制开关450以将电容器152a、152b连接在模拟输入电压轨道458和接地之间。第三相位控制信号phi3还控制开关454以将模拟输入电压轨道458选择性地连接在模拟余数信号VRESP1G、VRESM1G或VRESP2G、VRESM2G与参考电压Vref之间。第三相位控制信号phi3还控制开关456以将电容器C0-CM的另一侧选择性地连接到共模反馈信号VCM。
当第三相位控制信号phi3为高时，开关450用于将电容器452a、452b的组中的电容器C0-CM的顶板连接到模拟余数信号VRESP1G、VRESM1G或VRESP2G、VRESM2G。高phi3信号进一步操作开关456以将电容器452a、452b的组的电容器C0-CM的底板连接到共模反馈电压信号VCM，以对模拟余数信号VRESP1G、VRESM1G或VRESP2G、VRESM2G进行采样。第二和第三SAR控制信号
Figure BDA0002256733470000153
均包括一系列脉冲，这些脉冲控制SAR二进制搜索算法并生成第二和第三数字输出信号D2、D3。
图13是示出根据本发明的方面的ADC方法500的流程图。参考图13以及图1和图3B，在操作510处，在第一操作相位10期间对模拟输入电压信号VIN进行采样。在操作512处，在第一操作相位10期间禁用基于反相器的余数放大器114。在操作514中，在第二操作相位20期间，将模拟输入电压信号VIN转换为与模拟输入电压信号VIN相对应的第一数字值D1。在操作516中，在第二操作相位20期间确定与第一数字值D1与模拟输入信号VIN之间的差相对应的第一模拟余量信号VRES1。在操作518中，在第三操作相位30期间通过基于反相器的余数放大器114放大第一模拟余数信号VRES1。在操作520中，放大的第一模拟余数信号VRES1G被转换为与放大的第一模拟余数信号VRES1G相对应的第二数字值D2，并且在操作522中，将第一和第二数字值D1、D2组合成表示模拟输入电压信号的数字输出信号DOUT。
因此，本发明包括具有连接ADC级的基于反相器的余数放大器的多级混合ADC的示例。根据一些公开的示例，余数放大器是具有三级的全差分余数放大器。第一级是差分输入对。第二级在驱动第三放大器级的输出晶体管的路径之间嵌入死区。第三级在亚阈值操作水平处操作，因此确保了高输出电阻，以形成用于稳定反馈操作的主导极点。此外，公开的示例适合于在先进的低压深亚微米工艺技术中实施。
根据一些实施例，ADC系统包括配置为接收模拟输入电压信号的输入端子。第一ADC级耦合到输入端子，并且配置为输出与模拟输入电压信号对应的第一数字值和与第一数字值与模拟输入信号之间的差对应的第一模拟余数信号。基于第一反相器的余数放大器配置为接收第一模拟余数信号，放大第一模拟余数信号并且输出第一放大余数信号。第二ADC级配置为接收第一放大余数信号并且输出与第一放大模拟余数信号对应的第二数字值和与第二数字值和第一放大模拟余数信号之间的差对应的第二模拟余数信号。基于第二反相器的余数放大器配置为接收第二模拟余数信号，放大第二模拟余数信号并且输出第二放大余数信号。第三ADC级配置为接收第二放大余数信号并且输出与第二放大模拟余数信号对应的第三数字值。控制器耦合到第一ADC级、第二ADC级和第三ADC级，并且配置为将第一数字值、第二数字值和第三数字值组合成表示模拟输入电压信号的数字输出信号。
在上述ADC中，其中，所述第一模数转换器级包括配置为将所述模拟输入电压信号转换为所述第一数字值的逐次逼近寄存器(SAR)模数转换器。
在上述ADC中，其中，所述第一模数转换器级包括配置为将所述模拟输入电压信号转换为所述第一数字值的逐次逼近寄存器(SAR)模数转换器，其中，所述逐次逼近寄存器模数转换器包括配置为对所述模拟输入电压信号进行采样的二进制加权电容器的阵列。
在上述ADC中，其中，所述第一模数转换器级包括数模转换器(DAC)，所述数模转换器配置为接收所述模拟输入电压信号和所述第一数字值，并且输出所述第一模拟余数信号。
在上述ADC中，其中，所述第一模数转换器级配置为在第一操作相位期间对所述模拟输入电压信号进行采样，在第二操作相位期间将所述模拟输入电压信号转换为所述第一数字值，并且在第三操作相位期间保持所述第一模拟余数信号。
在上述ADC中，其中，所述第一模数转换器级配置为在第一操作相位期间对所述模拟输入电压信号进行采样，在第二操作相位期间将所述模拟输入电压信号转换为所述第一数字值，并且在第三操作相位期间保持所述第一模拟余数信号，其中，在所述第一操作相位期间禁用所述基于第一反相器的余数放大器，在所述第二操作相位期间重置所述基于第一反相器的余数放大器，并且所述基于第一反相器的余数放大器配置为在所述第三操作相位期间放大所述第一模拟余数信号。
在上述ADC中，其中，所述第一模数转换器级配置为在第一操作相位期间对所述模拟输入电压信号进行采样，在第二操作相位期间将所述模拟输入电压信号转换为所述第一数字值，并且在第三操作相位期间保持所述第一模拟余数信号，其中，在所述第一操作相位期间禁用所述基于第一反相器的余数放大器，在所述第二操作相位期间重置所述基于第一反相器的余数放大器，并且所述基于第一反相器的余数放大器配置为在所述第三操作相位期间放大所述第一模拟余数信号，其中，所述第二模数转换器级配置为在所述第三操作相位期间对所述第一放大模拟余数信号进行采样，并且在所述第一操作相位期间对所述模拟输入电压信号进行转换，并且在所述第一操作相位和所述第二操作相位期间将所述第一放大模拟余数信号进行转换为所述第二数字值。
在上述ADC中，其中，所述第一模数转换器级配置为在第一操作相位期间对所述模拟输入电压信号进行采样，在第二操作相位期间将所述模拟输入电压信号转换为所述第一数字值，并且在第三操作相位期间保持所述第一模拟余数信号，其中，在所述第一操作相位期间禁用所述基于第一反相器的余数放大器，在所述第二操作相位期间重置所述基于第一反相器的余数放大器，并且所述基于第一反相器的余数放大器配置为在所述第三操作相位期间放大所述第一模拟余数信号，其中，所述基于第一反相器的余数放大器包括连接在第一电源端子和接地端子之间的第一放大器级，所述第一放大器级包括：第一反相器，具有余数输入端子，所述余数输入端子配置为接收所述第一模拟余数信号；以及使能端子，配置为接收使能信号以在所述第一操作相位期间禁用所述基于第一反相器的余数放大器。
在上述ADC中，其中，所述第一模数转换器级配置为在第一操作相位期间对所述模拟输入电压信号进行采样，在第二操作相位期间将所述模拟输入电压信号转换为所述第一数字值，并且在第三操作相位期间保持所述第一模拟余数信号，其中，在所述第一操作相位期间禁用所述基于第一反相器的余数放大器，在所述第二操作相位期间重置所述基于第一反相器的余数放大器，并且所述基于第一反相器的余数放大器配置为在所述第三操作相位期间放大所述第一模拟余数信号，其中，所述基于第一反相器的余数放大器包括连接在第一电源端子和接地端子之间的第一放大器级，所述第一放大器级包括：第一反相器，具有余数输入端子，所述余数输入端子配置为接收所述第一模拟余数信号；以及使能端子，配置为接收使能信号以在所述第一操作相位期间禁用所述基于第一反相器的余数放大器，其中，所述基于第一反相器的余数放大器包括：第二放大器级，包括第一反相器和第二反相器，所述第一反相器连接在所述第一电源端子和所述接地端子之间的所述第一反相器并且接收所述第一放大器级的输出，所述第二反相器连接在所述第一电源端子和所述接地端子之间并且接收所述第一放大器级的输出；第三放大器级，包括反相器，所述反相器连接在所述第一电源端子和所述接地端子之间并且接收所述第二放大器级的输出；其中，所述第二放大器级配置为在所述第三放大器级中选择性地产生死区。
根据进一步公开的示例，ADC包括配置为接收模拟输入电压信号的输入端子。第一ADC级耦合到输入端子，并且配置为输出与模拟输入电压信号对应的第一数字值和与第一数字值和模拟输入信号之间的差对应的第一模拟余数信号。基于第一反相器的余数放大器配置为接收第一模拟余数信号，放大第一模拟余数信号并且输出第一放大余数信号。在一些实施例中，基于第一反相器的余数放大器包括第一放大器级，该第一放大器级具有耦合在第一电压端子和第二电压端子之间的输入反相器。第一级反相器配置为接收第一模拟余数信号。第二放大器级具有耦合在第一电压端子和第二电压端子之间的第一反相器和第二反相器，并且配置为接收第一放大器级的输出。相应的第一控制器件和第二控制器件配置为响应于控制信号来控制流过第一反相器和第二反相器的电流。第三放大器级包括耦合在第一电压端子和第二电压端子之间的输出反相器，并且配置为接收第二放大器级的输出。控制电路耦合到第一控制器件和第二控制器件并且配置为生成控制信号。
在上述ADC中，其中，所述第一控制器件连接在所述第一反相器与所述第一电压端子之间，并且其中，所述第二控制器件连接在所述第二反相器与所述第二电压端子之间。
在上述ADC中，其中，所述第一控制器件包括PMOS晶体管，并且所述第二控制器件包括NMOS晶体管，并且其中，所述第一控制器件和所述第二控制器件在三极管区域中操作。
在上述ADC中，其中，所述控制电路配置为在第一操作相位期间输出第一电压电平的所述控制信号，在第二操作相位期间输出第二电压电平的所述控制信号，并且在第三操作相位期间输出所述第一电压电平和所述第二电压电平之间的第三电压电平的所述控制信号。
在上述ADC中，其中，所述第二放大器级配置为在所述第三放大器级中选择性地产生死区。
在上述ADC中，其中，所述第三放大器级的所述输出反相器包括耦合在所述第一电压端子和所述第二电压端子之间的第一晶体管和第二晶体管，并且其中，所述第三放大器级包括分别耦合至所述第一晶体管和所述第二晶体管的第一控制器件和第二控制器件，以选择性地将所述输出反相器与所述第一电压端子和所述第二电压端子断开。
在上述ADC中，其中，所述第三放大器级的所述输出反相器包括耦合在所述第一电压端子和所述第二电压端子之间的第一晶体管和第二晶体管，并且其中，所述第三放大器级包括分别耦合至所述第一晶体管和所述第二晶体管的第一控制器件和第二控制器件，以选择性地将所述输出反相器与所述第一电压端子和所述第二电压端子断开，其中，所述第一放大器级包括配置为选择性地使能或禁用第一放大器的使能晶体管，并且其中，响应于第一操作相位控制信号，控制所述输出反相器的所述第一控制器件和所述第二控制器件以及所述使能晶体管。
在上述ADC中，还包括第二模数转换器级，所述第二模数转换器级配置为接收所述第一放大余数信号并且将所述第一放大余数信号转换为第二数字值。
根据另外的示例，ADC方法包括在第一操作相位期间对模拟输入电压信号进行采样，以及在第一操作相位期间禁用基于反相器的余数放大器。在第二操作相位期间，将模拟输入电压信号转换为与模拟输入电压信号对应的第一数字值。在第二操作相位期间确定与第一数字值和模拟输入信号之间的差对应的第一模拟余数信号。在第三操作相位期间通过基于反相器的余数放大器放大第一模拟余数信号。放大的第一模拟余数信号转换为与放大的第一模拟余数信号对应的第二数字值，并且将第一数字值和第二数字值组合成表示模拟输入电压信号的数字输出信号。
在上述方法中，其中，所述基于反相器的余数放大器包括第一放大器级、第二放大器级和第三放大器级，并且其中，所述方法还包括在所述第三放大器级中选择性地产生死区。
在上述方法中，其中，所述第二放大器级包括在三极管区域中操作的控制晶体管，并且其中，所述方法还包括生成用于所述控制晶体管的控制信号，所述控制信号在所述第一操作相位期间具有第一电压电平，在所述第二操作相位期间具有第二电压电平以及在所述第三操作相位期间具有位于所述第一电压电平与所述第二电压电平之间的第三电压电平。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种模数转换器(“ADC”)，包括：
输入端子，配置为接收模拟输入电压信号；
第一模数转换器级，耦合到所述输入端子，并且配置为输出与所述模拟输入电压信号对应的第一数字值和与所述第一数字值与所述模拟输入电压信号之间的差对应的第一模拟余数信号；
基于第一反相器的余数放大器，配置为接收所述第一模拟余数信号，放大所述第一模拟余数信号并且输出第一放大模拟余数信号；
第二模数转换器级，配置为接收所述第一放大模拟余数信号并且输出与所述第一放大模拟余数信号对应的第二数字值和与所述第二数字值和所述第一放大模拟余数信号之间的差对应的第二模拟余数信号；
基于第二反相器的余数放大器，配置为接收所述第二模拟余数信号，放大所述第二模拟余数信号并且输出第二放大模拟余数信号；
第三模数转换器级，配置为接收所述第二放大模拟余数信号并且输出与所述第二放大模拟余数信号对应的第三数字值；以及
控制器，耦合到所述第一模数转换器级、所述第二模数转换器级和所述第三模数转换器级，并且配置为将所述第一数字值、所述第二数字值和所述第三数字值组合成表示所述模拟输入电压信号的数字输出信号。
2.根据权利要求1所述的模数转换器，其中，所述第一模数转换器级包括配置为将所述模拟输入电压信号转换为所述第一数字值的逐次逼近寄存器(SAR)模数转换器。
3.根据权利要求2所述的模数转换器，其中，所述逐次逼近寄存器模数转换器包括配置为对所述模拟输入电压信号进行采样的二进制加权电容器的阵列。
4.根据权利要求1所述的模数转换器，其中，所述第一模数转换器级包括数模转换器(DAC)，所述数模转换器配置为接收所述模拟输入电压信号和所述第一数字值，并且输出所述第一模拟余数信号。
5.根据权利要求1所述的模数转换器，其中，所述第一模数转换器级配置为在第一操作相位期间对所述模拟输入电压信号进行采样，在第二操作相位期间将所述模拟输入电压信号转换为所述第一数字值，并且在第三操作相位期间保持所述第一模拟余数信号。
6.根据权利要求5所述的模数转换器，其中，在所述第一操作相位期间禁用所述基于第一反相器的余数放大器，在所述第二操作相位期间重置所述基于第一反相器的余数放大器，并且所述基于第一反相器的余数放大器配置为在所述第三操作相位期间放大所述第一模拟余数信号。
7.根据权利要求6所述的模数转换器，其中，所述第二模数转换器级配置为在所述第三操作相位期间对所述第一放大模拟余数信号进行采样，并且在所述第一操作相位期间对所述模拟输入电压信号进行转换，并且在所述第一操作相位和所述第二操作相位期间将所述第一放大模拟余数信号进行转换为所述第二数字值。
8.根据权利要求6所述的模数转换器，其中，所述基于第一反相器的余数放大器包括连接在第一电源端子和接地端子之间的第一放大器级，所述第一放大器级包括：
第一反相器，具有余数输入端子，所述余数输入端子配置为接收所述第一模拟余数信号；以及
使能端子，配置为接收使能信号以在所述第一操作相位期间禁用所述基于第一反相器的余数放大器。
9.一种模数转换器(“ADC”)，包括：
输入端子，配置为接收模拟输入电压信号；
第一模数转换器级，耦合到所述输入端子，并且配置为输出与所述模拟输入电压信号对应的第一数字值和与所述第一数字值和所述模拟输入电压信号之间的差对应的第一模拟余数信号；
基于第一反相器的余数放大器，配置为接收所述第一模拟余数信号，放大所述第一模拟余数信号并且输出第一放大余数信号，其中，所述基于第一反相器的余数放大器包括：
第一放大器级，具有耦合在第一电压端子和第二电压端子之间的输入反相器，所述输入反相器配置为接收所述第一模拟余数信号；
第二放大器级，具有耦合在所述第一电压端子和所述第二电压端子之间的第一反相器和第二反相器，并且配置为接收所述第一放大器级的输出，并且相应的第一控制器件和第二控制器件配置为响应于控制信号来控制流过所述第一反相器和所述第二反相器的电流；
第三放大器级，包括耦合在所述第一电压端子和所述第二电压端子之间的输出反相器，并且配置为接收所述第二放大器级的输出；以及
控制电路，耦合到所述第一控制器件和所述第二控制器件并且配置为生成所述控制信号。
10.一种模数转换的方法，包括：
在第一操作相位期间对模拟输入电压信号进行采样；
在所述第一操作相位期间禁用基于反相器的余数放大器；
在第二操作相位期间，将所述模拟输入电压信号转换为与所述模拟输入电压信号对应的第一数字值；
在所述第二操作相位期间确定与所述第一数字值和所述模拟输入电压信号之间的差对应的第一模拟余数信号；
在第三操作相位期间通过所述基于反相器的余数放大器放大所述第一模拟余数信号；
将放大的第一模拟余数信号转换为与放大的第一模拟余数信号对应的第二数字值；以及
将所述第一数字值和所述第二数字值组合成表示所述模拟输入电压信号的数字输出信号。
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