KR20180088697A - 비동기식 연속적 근사 아날로그-디지털 변환기 및 관련 방법들 및 장치 - Google Patents

비동기식 연속적 근사 아날로그-디지털 변환기 및 관련 방법들 및 장치 Download PDF

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Abstract

비동기식 연속적 근사 아날로그-디지털 변환기를 포함하는 초음파 디바이스, 및 방법이 제공된다. 디바이스는 적어도 하나의 초음파 트랜스듀서, 적어도 하나의 초음파 트랜스듀서에 결합되는 복수의 비동기식 연속적-근사-레지스터(successive-approximation-register)(SAR) 아날로그-디지털 변환기(ADC)들을 포함하고, 복수의 비동기식 SAR ADC들 내의 적어도 하나의 비동기식 SAR은 샘플 앤 홀드 스테이지(sample and hold stage), 디지털-아날로그 변환기(DAC), 비교기, 및 제어 회로를 가지며, 적어도 하나의 비트 변환에 후속하는 DAC 업데이트 이벤트는 복수의 ADC들 중 적어도 하나의 다른 ADC의 대응하는 DAC 업데이트 이벤트에 동기화된다.

Description

비동기식 연속적 근사 아날로그-디지털 변환기 및 관련 방법들 및 장치
관련 출원에 대한 상호 참조
본 출원은 발명의 명칭이 "ASYNCHRONOUS SUCCESSIVE APPROXIMATION ANALOG-TO-DIGITAL CONVERTER AND RELATED METHODS AND APPARATUS"이고 대리인 관리 번호는 B1348.70018US00인, 2015년 12월 2일자로 출원된 미국 특허 출원 일련 번호 제14/957,418호의 35 U.S.C. §120 하에서의 이익을 주장하는 연속출원이며, 이는 그 전체가 참조로서 본 명세서에 통합된다.
기술분야
본 출원은 연속적 근사 아날로그-디지털 변환기(successive approximation analog-to-digital converter)를 갖는 초음파 디바이스들에 관한 것이다.
초음파 디바이스들은 진단 영상(diagnostic imaging) 및/또는 치료를 수행하기 위해 사용될 수 있다. 초음파 영상은 내부 연조직 신체 구조들을 보기 위해 사용될 수 있다. 초음파 영상은 질병의 원인을 찾거나 임의의 병리학을 배제하기 위해 사용될 수 있다. 초음파 디바이스들은 사람들이 들을 수 있는 것보다 높은 주파수들의 음파들을 사용한다. 초음파 이미지들은 프로브를 사용하여 초음파의 펄스들을 조직으로 보냄으로써 만들어진다. 음파들은 조직에서 반사되고, 상이한 조직들은 소리의 정도가 서로 다르다. 이러한 반사된 음파들은 이미지로서 오퍼레이터에게 기록 및 디스플레이될 수 있다. 소리 신호의 강도(진폭), 및 파동이 몸을 통과하는 데 걸리는 시간은 이미지를 생성하기 위해 사용되는 정보를 제공한다.
많은 상이한 유형들의 이미지들이 초음파 디바이스들을 사용하여 형성될 수 있다. 이미지들은 실시간 이미지들일 수 있다. 예를 들어, 조직의 2차원 단면들, 혈류, 시간에 따른 조직의 움직임, 혈액의 위치, 특정 분자들의 존재, 조직의 강성(stiffness), 또는 3차원 영역의 해부학적 구조를 보여주는 이미지들이 생성될 수 있다.
본 출원의 양태에 따르면, 적어도 하나의 초음파 트랜스듀서, 적어도 하나의 초음파 트랜스듀서에 결합되는 복수의 비동기식(asynchronous) 연속적-근사-레지스터(successive-approximation-register)(SAR) 아날로그-디지털 변환기(ADC)들을 포함하고, 복수의 비동기식 SAR ADC들 내의 적어도 하나의 비동기식 SAR은 샘플 앤 홀드 스테이지(sample and hold stage), 디지털-아날로그 변환기(DAC), 비교기, 및 제어 회로를 포함하고, 적어도 하나의 비트 변환에 후속하는 DAC 업데이트 이벤트는 복수의 ADC들 중 적어도 하나의 다른 ADC의 대응하는 DAC 업데이트 이벤트에 동기화되는, 장치가 제공된다.
본 발명의 양태에 따르면, 복수의 초음파 트랜스듀서들 및 복수의 비동기식 연속적-근사-레지스터(SAR) 아날로그-디지털 변환기(ADC)들을 갖는 초음파 디바이스를 동작시키기 위한 방법이 제공되고, 각각의 초음파 트랜스듀서는 ADC에 각각 결합되고, 복수의 비동기식 SAR ADC들 내의 각각의 비동기식 SAR은 샘플 앤 홀드 스테이지, 디지털-아날로그 변환기(DAC), 비교기, 및 제어 회로를 갖고, 방법은 제1 클록 신호에 응답하여 하나의 ADC의 제1 비트를 변환하는 단계, 변환에 응답하여 하나의 ADC에서 DAC를 업데이트하는 단계, 및 하나의 ADC에서 DAC를 업데이트하는 것에 응답하여 복수의 ADC들 중 다른 ADC에서 DAC를 업데이트하는 단계를 포함한다.
본 출원의 다양한 양태들 및 실시예들이 다음의 도면들을 참조하여 기술될 것이다. 도면들은 반드시 일정한 비율로 그려진 것은 아니라는 것을 이해해야 한다. 다수의 도면들에서 나타나는 항목들은 그것들이 나타나는 모든 도면들에서 동일한 참조 번호로 표시된다.
도 1은 본 출원의 제한이 아닌 실시예에 따른, 아날로그-디지털 변환기를 포함하는 초음파 디바이스의 블록도이다.
도 2는 본 출원의 제한이 아닌 실시예에 따른, 비동기식 연속적 근사 아날로그-디지털 변환기의 블록도이다.
도 3은 본 출원의 제한이 아닌 실시예에 따른, 도 2의 비동기식 연속적 근사 아날로그-디지털 변환기와 연관된 7개의 제어 신호들의 시간 변화(time evolution)를 예시하는 그래프이다.
도 4는 본 출원의 제한이 아닌 실시예에 따른, 도 2의 비동기식 연속적 근사 아날로그-디지털 변환기에 의해 변환된, 가능한 비트 시퀀스의 시간 변화를 예시하는 그래프이다.
도 5는 본 출원의 제한이 아닌 실시예에 따른, 아날로그-디지털 변환을 수행하기 위한 방법의 단계들을 도시한다.
본 발명자들은 아날로그-디지털 변환기들과 연관된 전력 소비는 전력을 소모하는(power-hungry) 고속 클록 회로들에 대한 필요를 제거함으로써 크게 개선될 수 있음을 인식 및 이해했다.
본 출원의 양태들은 연속적인 변환과 연관된 타이밍을 통제하기 위해 고속 클록 신호들의 사용을 필요로 하지 않는 비동기식 연속적 근사 아날로그-디지털 변환기(ADC)에 관한 것이다. 따라서, 연속적인 변환 프로세스의 각각의 반복은 이전 반복의 완료에 의해 트리거될 수 있다.
또한, 본 발명자들은 아날로그-디지털 변환기들에 연관된 속도가 시간-제약 클록 회로들에 대한 필요를 제거함으로써 크게 개선될 수 있음을 인식 및 이해했다. 일반적인 아날로그-디지털 변환기들의 변환 속도는 회로의 시간을 맞추기 위해 사용되는 클록 신호의 반복 속도에 의해 제한된다.
본 출원의 양태들은 연속적인 변환과 연관된 타이밍을 통제하기 위해 고속 클록 신호들의 사용을 필요로 하지 않는 비동기식 연속적 근사 아날로그-디지털 변환기(ADC)에 관한 것이다. 따라서, 변환 속도는 변환을 수행하기 위해 필요한 회로에 의해 야기되는 지연에 의해서만 제한될 수 있다.
상기 기술한 양태들 및 실시예들뿐만 아니라 추가 양태들 및 실시예들은 아래에 더 기술된다. 이러한 양태들 및/또는 실시예들은 개별적으로, 모두 함께, 또는 둘 이상의 임의의 조합으로 사용될 수 있으며, 이는 본 출원이 이러한 측면에서 제한되지 않기 때문이다.
도 1은 본 출원의 제한이 아닌 실시예에 따른, 수신된 초음파 신호들을 처리하기 위한 회로를 도시한다. 회로(100)는 N 개의 초음파 트랜스듀서들(102a...102n)을 포함하고, 여기서 N 은 정수이다. 일부 실시예들에서 초음파 트랜스듀서들은 센서들이며, 수신된 초음파 신호들을 나타내는 전기적인 신호들을 생성한다. 일부 실시예들에서 초음파 트랜스듀서들은 또한 초음파 신호들을 전송할 수 있다. 일부 실시예들에서 초음파 트랜스듀서들은 용량성 마이크로머신 초음파 트랜스듀서들(capacitive micromachined ultrasonic transducers(CMUT들))일 수 있다. 일부 실시예들에서 초음파 트랜스듀서들은 압전 마이크로머신 초음파 트랜스듀서들(piezoelectric micromachined ultrasonic transducers(PMUT들))일 수 있다. 다른 실시예들에서 초음파 트랜스듀서들의 추가의 대안의 유형들이 사용될 수 있다.
회로(100)는 또한 N 개의 회로 채널들(104a...104n)을 포함한다. 회로 채널들은 각각의 초음파 트랜스듀서(102a...102n)에 대응할 수 있다. 예를 들어, 8개의 초음파 트랜스듀서들(102a...102n) 및 8개의 대응하는 회로 채널들(104a...104n)이 있을 수 있다. 일부 실시예들에서, 초음파 트랜스듀서들(102a...102n)의 수는 회로 채널들의 수보다 클 수 있다.
회로 채널들(104a...104n)은 전송 회로(transmit circuitry), 수신 회로(receive circuitry), 또는 둘 모두를 포함할 수 있다. 전송 회로는 각각의 펄서들(pulsers)(108a...108n)에 결합되는 전송 디코더들(106a...106n)을 포함할 수 있다. 펄서들(108a...108n)은 초음파 신호들을 방출하기 위해 각각의 초음파 트랜스듀서들(102a...102n)을 제어할 수 있다.
회로 채널들(104a...104n)의 수신 회로는 각각의 초음파 트랜스듀서들(102a...102n)로부터 출력되는 전기적인 신호들을 수신할 수 있다. 도시된 예시에서, 각각의 회로 채널(104a...104n)은 각각의 수신 스위치(110a...110n) 및 증폭기(112a...112n)를 포함한다. 수신 스위치들(110a...110n)은 주어진 초음파 트랜스듀서(102a...102n)로부터의 전기적인 신호의 판독(readout)을 활성화/비활성화하도록 제어될 수 있다. 보다 일반적으로는, 스위치들에 대한 대안들이 동일한 기능을 수행하기 위해 사용될 수 있기 때문에, 수신 스위치들(110a...110n)은 수신 회로들일 수 있다. 증폭기들(112a...112n)은 트랜스 임피던스 증폭기들(trans-impedance amplifiers(TIA들))일 수 있다.
회로(100)는 본 명세서에서 합산기(summer) 또는 합산 증폭기(summing amplifier)라고도 지칭되는, 평균화 회로(averaging circuit)(114)를 더 포함한다. 일부 실시예들에서, 평균화 회로(114)는 버퍼(buffer) 또는 증폭기이다. 평균화 회로(114)는 증폭기들(112a...112n) 중 하나 이상으로부터 출력 신호들을 수신할 수 있고, 평균화된 출력 신호를 제공할 수 있다. 평균화된 출력 신호는 다양한 증폭기들(112a...112n)로부터의 신호들을 가산 또는 감산함으로써 부분적으로 형성될 수 있다. 평균화 회로(114)는 가변 피드백 저항(variable feedback resistance)을 포함할 수 있다. 가변 피드백 저항의 값은 평균화 회로가 신호를 수신하는 증폭기들(112a...112n)의 수에 기초하여 동적으로 조절될 수 있다. 평균화 회로(114)는 오토-제로 블록(auto-zero block)(116)에 결합된다.
오토-제로 블록(116)은 감쇠기(attenuator)(120) 및 고정 이득 증폭기(fixed gain amplifier)(122)를 포함하는 시간 이득 보상 회로(time gain compensation circuit)(118)에 결합된다. 시간 이득 보상 회로(118)는 아날로그-디지털 변환기(ADC) 드라이버들(124)을 통해 ADC(126)에 결합된다. 도시된 예시에서, ADC 드라이버들(124)은 제1 ADC 드라이버(125a) 및 제2 ADC 드라이버(125b)를 포함한다. ADC(126)는 평균화 회로(114)로부터의 신호(들)를 디지털화한다.
본 출원의 양태들에 따르면, ADC(126)는 연속적 근사 ADC일 수 있다. 연속적 근사 ADC들은 모든 가능한 양자화 레벨들을 통해 2진 검색(binary search)을 수행함으로써 연속적인 아날로그 파형들을 디지털 표현들로 변환한다. 일부 실시예들에서, 비동기식 연속적 근사 ADC가 사용된다.
도 1이 초음파 디바이스의 회로의 일부로서 다수의 컴포넌트들을 도시하지만, 본 명세서에 기술된 다양한 양태들은 도시된 그대로의 컴포넌트들 또는 컴포넌트들의 구성에 제한되지 않는다는 것을 이해해야 한다. 예를 들어, 본 출원의 양태들은 연속적 근사 ADC(126)에 관한 것이다.
도 1의 컴포넌트들은 단일 기판 상에, 또는 상이한 기판들 상에 위치할 수 있다. 예를 들어, 도시된 바와 같이, 초음파 트랜스듀서들(102a...102n)은 제1 기판(128a) 상에 있을 수 있고, 나머지 도시된 컴포넌트들은 제2 기판(128b) 상에 있을 수 있다. 제1 및/또는 제2 기판들은 실리콘 기판들과 같은 반도체 기판들일 수 있다. 대안의 실시예에서, 도 1의 컴포넌트들은 단일 기판 상에 있을 수 있다. 예를 들어, 초음파 트랜스듀서들(102a...102n) 및 도시된 회로는 동일한 반도체 다이(semiconductor die) 상에 모놀리식 집적될(monolithically integrated) 수 있다. 그러한 집적은 초음파 트랜스듀서들로서 CMUT들을 사용함으로써 용이해질 수 있다.
실시예에 따르면, 도 1의 컴포넌트들은 초음파 프로브(ultrasound probe)의 일부를 형성한다. 초음파 프로브는 핸드헬드일 수 있다. 일부 실시예들에서, 도 1의 컴포넌트들은 환자가 착용하도록 구성되는 초음파 패치의 일부를 형성한다.
도 2는 본 출원의 양태들에 따른, 연속적 근사 ADC(200)를 도시한다. ADC는 샘플 앤 홀드 회로(sample-and-hold circuit)(210), 비교기(220), 디지털-아날로그 변환기(DAC)(240), 및 연속적 근사 레지스터(successive approximation register(SAR)) 제어기(230)를 포함할 수 있다. ADC의 출력은 N 비트의 워드를 포함하는 입력 아날로그 신호의 디지털 표현이다. N은 5와 20 사이의 임의의 값을 가질 수 있다.
본 출원의 양태들에 따르면, ADC(200)에 의해 수행되는 아날로그-디지털 변환은 반복적인 프로세스이다. 각각의 반복에서, 아날로그 입력 전압의 디지털 표현은 에러 신호를 연속적으로 감소시킴으로써 더 개선될 수 있다. 또한, ADC(200)는 각각의 반복이 이전 반복의 완료에 의해 트리거되도록 비동기 방식으로 동작할 수 있다.
일부 실시예들에서, ADC(200)는 초음파 트랜스듀서들의 MxN 어레이의 하나의 초음파 트랜스듀서에 결합될 수 있으며, 여기서 M 및 N은 임의의 적합한 값을 취할 수 있다. 일부 다른 실시예들에서, 단일 트랜스듀서는 ADC(200)와 동일한 유형의 복수의 회로들에 결합될 수 있다. 일부 다른 실시예들에서, ADC(200)는 복수의 초음파 트랜스듀서들에 의해 트랜스듀스되는 신호들을 결합함으로써 획득되는 신호를 공급받을 수 있다.
본 출원의 양태들에 따르면, 연속적 근사 ADC(200)에서, 변환은 최상위 비트(most significant bit(MSB))에서 시작해서 최하위 비트(least significant bit(LSB))까지 한 번에 한 비트씩 수행된다. 따라서, 시퀀스의 i 번째 비트의 변환은 사전 정의되지 않은 시간에 발생하고 i-1번째 비트의 변환의 완료에 의해 트리거된다. 설명을 위해, 각각의 비트의 변환과 연관된 타이밍은 동기식 연속적 근사 ADC들에 대한 경우에서처럼 클록 신호에 의해 통제되지 않는다.
일부 실시예들에서, 하나의 비트의 변환은 동기식이고, 클록 신호에 의해 트리거되는 한편, 모든 다른 비트들은 비동기식이다. 일부 실시예들에서, 최상위 비트는 동기식 비트이다. 다른 실시예들에서, 전부는 아닌 적어도 두 개의 비트들이 동기식인 한편, 모든 다른 비트들은 비동기식이다.
샘플 앤 홀드(S/H) 회로(210)는 아날로그 입력 신호를 수신하도록 구성될 수 있다. 샘플 앤 홀드(210)는 단일-종단(single-ended) 또는 차동(differential)일 수 있다. 지정된 시간 주기 동안, 샘플 앤 홀드 회로(210)는 입력 신호와 연관된 전압의 부분을 캡처할 수 있다. 그 뒤에, 샘플 앤 홀드(210)는 캡처된 전압을 일정한 값으로 유지할 수 있다. 일부 실시예들에서, 샘플 앤 홀드(210)는 스위치 및 캐패시터(도시되지 않음)를 포함할 수 있다. 샘플 페이즈(phase) 동안, 스위치는 "폐쇄(closed)" 상태일 수 있고, 따라서 입력 전압을 캐패시터에 연결한다. 이 페이즈에서, 입력 전압은 스위치가 "폐쇄" 상태로 유지되는 동안 캐패시터를 충전 또는 방전할 수 있다. 유지 페이즈에서, 스위치는 "개방(open)" 상태일 수 있고, 따라서 캐패시터로부터 입력 전압을 차단한다. 샘플 페이즈 동안 캐패시터 내에 저장되는 전하는 입력 전압에 비례하는 캐패시터 양단의 전압을 초래할 수 있다. 이러한 페이즈 동안, 캐패시터는 캡처된 전압을 일정한 레벨에서 유지시킬 수 있다. 그러나, 캐패시터는 자체 누설 전류들에 의해 충전 또는 방전될 수 있고, 결과적으로 저장된 전압은 시간에 따라 변할 수 있다. 샘플 앤 홀드(210)의 스위치가 "폐쇄" 상태에 있는지 "개방" 상태에 있는지를 결정하기 위해 신호 clks가 사용될 수 있다. 일부 실시예들에서, clks가 논리 1과 같을 때 스위치는 "폐쇄" 상태이고, clks가 논리 0과 같을 때 스위치는 "개방" 상태이다. 그러나, 반대 논리가 또한 구현될 수 있다. 일부 실시예들에서, 스위치는 전계 효과 트랜지스터들(field effect transistors)(FET들), 바이폴라 접합 트랜지스터들(bipolar junction transistors)(BJT들), 또는 트랜지스터의 임의의 다른 적합한 유형들 중 하나 또는 조합일 수 있다. 또한, 일부 실시예들에서, 스위치는 캐패시터를 충전 및 방전하기 위해 버퍼 증폭기로서 구성되는 연산 증폭기를 따를 수 있다.
샘플 앤 홀드 회로(210)에 의해 취득되는 전압은 비교기(220)의 하나의 입력 포트로 보내질 수 있다. 비교기(220)의 제2 입력 포트는 DAC(240)의 출력에 연결될 수 있다. 일부 실시예들에서, 취득된 전압이 DAC 출력 전압보다 크다면, 비교기(220)는 "하이(high)" 레벨 또는 논리 1에 대응하는 전압을 출력할 수 있다. 이에 반하여, DAC 출력 전압이 취득된 전압보다 크다면, 비교기(220)는 "로우(low)" 상태 또는 논리 0에 대응하는 전압을 출력할 수 있다. 그러나, 임의의 다른 적합한 논리가 구현될 수 있다. 일부 실시예들에서, 비교기(220)는 연산 증폭기를 포함할 수 있다. 일부 실시예들에서, 비교기(220)는 신호 clkc에 의해 게이트(gate)될 수 있다. "게이트된(gated)" 상태에서, 비교기(220)는 입력 신호들에 기초하여 비교를 수행하고 전압을 출력하도록 구성될 수 있다. "게이트되지 않은(ungated)" 상태에서, 비교기(220)는 활성화되지 않으며 어떠한 비교도 수행하지 않는다. 일부 실시예들에서, clkc가 논리 1과 같을 때 비교기(220)가 게이트되고, clkc가 논리 0과 같을 때 비교기(220)가 게이트되지 않는다. 그러나, 반대 논리가 또한 구현될 수 있다.
논리 0에 대응하는 전압 또는 전압 범위가 논리 1에 대응하는 전압 또는 전압 범위와 다르기만 하다면, 논리 상태들 0 및 1은 임의의 전압을 나타낼 수 있다. 일부 실시예들에서, 논리 1은 1.8V에 대응하고, 논리 0은 0V에 대응한다. 일부 실시예들에서, 논리 1은 0.5V와 5 사이의 임의의 전압에 대응하고, 논리 0은 -5V와 1V 사이의 임의의 전압에 대응하므로, 두 범위들은 중첩되지 않는다.
본 출원의 양태들에 따르면, 연속적 근사 레지스터(SAR) 제어기(230)는 하나 이상의 레지스터, 및 논리 회로를 포함할 수 있다. 레지스터들 중 하나는 아날로그 입력 전압의 가장 최근의 디지털 표현을 저장할 수 있다. 레지스터의 콘텐츠은 비교기(220)에 의해 수행되는 비교의 결과에 기초하여 연속적으로 업데이트될 수 있다. 레지스터 내에 포함되는 디지털 워드는 결국 디지털-아날로그 변환을 수행할 수 있는 DAC(230)에 전달될 수 있다. 일부 실시예들에서, 아날로그-디지털 변환의 시작 이전에 레지스터의 초기 상태는, 최상위 비트(MSB)가 1로 설정되는 반면 모든 다른 비트들은 0으로 설정되도록 설정될 수 있다. 이 시나리오에서, DAC(240)는 Vref/2와 동일한 아날로그 신호를 출력할 수 있으며, 여기서 Vref는 DAC(240)에 인가되는 레퍼런스 전압이다. 그러나, 임의의 다른 적합한 초기 상태가 구현될 수 있다. 일부 실시예들에서, DAC(240)는 모든 1들을 포함하는 디지털 워드가 수신될 때 Vref를 출력하도록 구성될 수 있고, 모든 0들을 포함하는 디지털 워드가 수신될 때 0V를 출력하도록 또한 구성될 수 있다. 일부 실시예들에서, DAC(240)는 전하 분배 회로(charge distribution circuit)를 포함한다. DAC(240)는 또한 단일 종단 또는 차동 구성으로 배치되는 캐패시터들의 뱅크를 포함할 수 있다.
일부 실시예들에서, 출력 디지털 표현은 도 2에 도시된 바와 같이 DAC(240)에 대한 입력돠 동일하도록 구성될 수 있다. 일부 실시예들에서, 출력 디지털 표현은 SAR 제어기(230)의 전용 레지스터 내에 저장될 수 있다.
본 출원의 양태들에 따르면, ADC(200)에 의해 수행되는 아날로그-디지털 변환은 반복적인 프로세스이다. 각각의 반복에서, 아날로그 입력 전압의 디지털 표현은 입력 신호와 DAC 출력 신호 사이의 차이와 동일한 에러 신호를 연속적으로 감소시킴으로써 더 개선된다.
SAR 제어기(230)의 논리 회로는 아날로그 입력 전압의 디지털 표현을 형성하는 N 비트들 중의 각각의 비트를 통해 순차적으로 스캔하도록 구성될 수 있다. 일부 실시예들에서, 제1 반복 동안, 최상위 비트는 비교기(220)에 의해 수행되는 비교의 결과에 기초하여 결정된다. 예로서, 취득된 신호가 DAC 출력 신호보다 큰 시나리오에 대응하여, 비교기의 출력이 논리 1인 경우, 시프트 레지스터(shift register)의 최상위 비트(MSB)는 1로 설정된다. 일단 MSB의 상태가 결정되면, 논리 회로는 다음 비트로 스킵한다. 프로세스는 최하위 비트(LSB)가 결정될 때까지 계속된다.
본 출원의 양태들에 따라, ADC(200)는 비동기 방식으로 동작할 수 있다. 각각의 반복은 이전 반복의 완료에 의해 트리거될 수 있다. 제어 신호들 clks 및 clkc는 클록 신호 clk 및 신호 adc _ clk에 응답하여, SAR 제어기(230)의 논리 회로에 의해 생성될 수 있다.
도 3은 본 출원의 양태들에 따른 타이밍 다이어그램의 제한이 아닌 예시를 도시한다. 신호 adc _ clk는 아날로그-디지털 변환을 초기화하기 위해 사용될 수 있다. 또한, 클록 신호 clk는 SAR 제어기(230)에 제공될 수 있다. 클록 신호 clk는 대략 100Hz와 10GHz 사이, 대략 1KHz와 100MHz 사이, 대략 1MHz와 50MHz 사이의 반복 속도를 가질 수 있다. 일부 실시예들에서, adc _ clk의 에지, 예컨대 상승 에지는 변환을 개시할 수 있다. 그 뒤에, clk의 에지, 예컨대 상승 에지는 논리 1로 스위칭하도록 clks를 트리거할 수 있다. clks가 1과 동일할 때, 샘플 앤 홀드 회로(210)는 아날로그 입력 신호를 샘플링할 수 있다. 신호 clks는 clk 사이클의 지속 시간 동안 1 상태를 유지할 수 있다. 이 경우에, 제2 clk 상승 에지가 제공될 때, clks가 0으로 복귀할 수 있다. 그러나, clks는 임의의 적합한 시간량 동안 1 상태를 유지할 수 있다. 일부 실시예들에서, clks의 제2 에지, 예컨대 하강 에지는 논리 1로 스위칭하도록 clkc를 트리거할 수 있다. clkc가 1과 동일한 동안, 비교기(220)는 취득된 신호를 DAC 출력 신호와 비교할 수 있다. 신호 clkc는 임의의 적합한 시간량 동안 1 상태를 유지할 수 있다.
각각의 신호 sel _i는 SAR 제어기(230)의 레지스터의 비트를 선택하며, 여기서 sel _0은 MSB를 선택하고 sel _N-1은 LSB를 선택한다. 일부 실시예들에서, sel _i가 1로 설정되는 경우, 레지스터의 i 번째 비트는 비교기(220)에 의해 수행되는 비교의 결과에 기초하여 업데이트될 수 있다. 일부 실시예들에서, MSB는 clk, 예컨대 clk의 하강 에지에 의해 트리거될 수 있다. 예로서, clk의 하강 에지가 제공될 때, sel _0은 1로 스위칭될 수 있다. 일부 실시예들에서, MSB를 제외한 모든 다른 비트들은 비동기식으로 트리거된다. 예를 들어, sel _0이 1로 스위칭될 때, sel _0의 에지, 예컨대 상승 에지는, 상승 에지 뒤에 하강 에지가 따라오는 것으로 구성되는, 임의의 적합한 지속 시간의 clkc 펄스를 트리거할 수 있다. clkc의 하강 에지는 결국 sel _1을 1 상태에 스위칭하도록 트리거할 수 있다. 유사하게, sel _1은 결국 sel _2를 트리거할 수 있는 clkc를 트리거할 수 있다. 방법들은 LSB에 도달할 때까지 계속될 수 있다. 연속적인 비트들 사이의 지연은 예컨대 clkc 펄스의 지속 시간을 조절함으로써 조정될 수 있다. 그러나, 비트들을 지연시키기 위한 임의의 다른 적합한 기술이 사용될 수 있다.
본 출원의 양태들에 따르면, 클록 신호 clk는 디지털 워드의 서브세트만을 트리거하기 위해 사용될 수 있다. 예를 들어, clk는 MSB만을 트리거할 수 있는 한편, 다른 모든 비트들은 이전 비트에 의해 트리거될 수 있다. 결과적으로, 동기식 연속적 근사 ADC와 비교하여, 클록 신호의 반복 속도와 연관된 요건들이 완화될 수 있다.
도 3은 제어 신호들 clk _ adc , clk , clks , clkc, 및 sel _i - i는 0과 N-1 사이의 임의의 값을 취할 수 있음 - 가 ADC(200)를 구동하기 위해 어떻게 사용될 수 있는지에 대한 제한이 아닌 예시를 도시한다. 그러나, 전술한 제어 신호들을 대신하여, 또는 그것들에 부가하여, 임의의 다른 적합한 제어 신호가 사용될 수 있다. 모든 제어 신호들은 상승 에지 또는 하강 에지 중 어느 하나에 의해 에지-트리거될 수 있거나, 또는 대안적으로 펄스-트리거될 수 있다.
예로서, 도 4는 본 출원의 양태들에 따른, 입력 전압 V in 의 제한이 아닌 아날로그-디지털 변환을 도시한다. 제한이 아닌 예시에서, 아날로그 입력 전압의 8비트 표현이 제공된다. 그러나, 임의의 수의 비트들이 사용될 수 있다. 제한이 아닌 예시에서, V in 은 V ref 와 V ref /2 사이의 전압을 나타낼 수 있고, ADC는 초기 DAC 출력 전압이 V ref /2로 설정되도록 구성될 수 있다. 따라서, 시간 t0에서 변환이 개시되기 전에, 레지스터의 값은 "10000000"와 동일할 수 있고, 여기서 첫 번째 숫자는 MSB를 나타낸다. t0와 t1 사이에서, V in 과 V dac 사이의 비교가 수행될 수 있고, 여기서 V dac 는 DAC 출력 전압을 나타낸다. 제한이 아닌 예시에서, V in 이 V dac 보다 크기 때문에, MSB는 1 상태로 유지된다. 시간 차트 아래에 표시된 숫자 표는 ti 이후의 레지스터의 콘텐츠를 도시한다. 업데이트되는 최신 비트는 표에 밑줄이 그어져 있다. t1과 t2 사이에서, 제2 비교가 수행될 수 있다. 제한이 아닌 예시에서, V dac 가 V in 보다 크기 때문에, 제2 비트는 0 상태로 유지된다. t2과 t3 사이에서, 제3 비교가 수행될 수 있다. 제한이 아닌 예시에서, V in 이 V dac 보다 크기 때문에, 제3 비트는 1로 설정된다. 변환은 LSB에 도달할 때까지 반복적으로 계속될 수 있다.
도 5는 본 출원의 양태들에 따라, 디지털-아날로그 변환을 수행하기 위한 방법을 도시한다. 방법(500)은 예컨대 신호 adc _ clk의 상승 에지가 SAR 제어기(230)에 의해 수신될 때, 단계(502)에서 시작될 수 있다. 단계(504)에서, 레지스터는 "10000000"으로 설정될 수 있다. 제한이 아닌 예시에서, 디지털 표현은 8비트 길이의 워드로 수행될 수 있다. 그러나, 임의의 수의 비트들이 사용될 수 있다. 레지스터의 길이에 관계없이, MSB는 1로 설정될 수 있고, 다른 모든 비트들은 0으로 설정될 수 있다. 단계(506)에서, clks의 에지는 샘플 앤 홀드(210)에 의해 수신될 수 있고, 아날로그 입력 전압이 샘플링 및 저장될 수 있다. 단계(508)에서, 비교기(220)는 clks의 에지에 의해 트리거되는 신호 clkc를 통해 게이트될 수 있다. 트리거링 에지는 하강 에지일 수 있다. 단계(510)에서, 비교기(220)는 V in 이 V dac 보다 큰지, 또는 그 반대인지를 결정할 수 있다. 전자의 경우, i 번째 비트는 1로 설정될 수 있지만, 그렇지 않으면 i 번째 비트는 0으로 설정될 수 있다. 단계(514)에서, SAR 제어기(230)는 i 번째가 LSB인지 여부를 결정할 수 있다. i 번째가 LSB가 아니면, 단계(516)에서 i+1 번째 비트는 sel _i+1을 1로 설정함으로써 선택될 수 있다. i+1 번째 비트의 선택은 도 3에 도시된 바와 같이, clkc의 에지를 통해 비동기식으로 수행될 수 있다. 단계(518)에서, 디지털-아날로그 변환은 DAC(240)를 통해 수행될 수 있다. 그 뒤에, 방법(500)은 다른 반복을 수행할 수 있고, V dac 의 업데이트된 값은 V in 과 비교될 수 있다. 그렇지 않고, i 번째 비트가 LSB이면, 샘플링된 아날로그 전압의 변환이 완료될 수 있다. 단계(520)에서, 방법은 아날로그-디지털 변환이 완료되었는지 여부를 결정한다. 아날로그-디지털 변환이 완료되지 않았으면, 방법은 단계(504)로부터 계속될 수 있고, 아날로그 입력의 새로운 샘플이 캡처 및 변환될 수 있다.
또한, 절약된 시간량이 중요할 수 있다. 일반적인 연속적 근사 아날로그-디지털 변환기들에서, 변환을 수행하기 위해 필요한 시간은 회로의 시간을 맞추기 위해 사용되는 클록의 반복 속도에 의해 제한될 수 있다. 일부 실시예들에서, 본 명세서에 기술된 유형들의 비동기식 연속적 근사 아날로그-디지털 변환기를 이용하는 것은 그 다음 클록 에지를 기다리는 데 소요되는 불필요한 유휴 시간 주기들을 제거함으로써 상당한 시간 절약을 제공할 수 있다. 일부 실시예들에서, 본 명세서에 기술된 유형들의 비동기식 연속적 근사 아날로그-디지털 변환기를 이용하는 것은 ADC의 관점에서, 최대 10% 시간 절약, 최대 25% 시간 절약, 최대 50% 시간 절약, 또는 그러한 범위들 내의 임의의 범위 또는 값을 제공할 수 있다.
일부 실시예들에서, 초음파 트랜스듀서에 결합되는 복수의 연속적-근사-레지스터(SAR) 아날로그-디지털 변환기들(ADC들)이 제공될 수 있다.
이와 같이 본 출원의 기술의 여러 양태들 및 실시예들을 설명하면서, 본 기술분야의 통상의 기술자에게 다양한 변경들, 수정들, 및 개선들이 쉽게 떠오를 수 있다는 것을 이해할 것이다. 그러한 변경들, 수정들, 및 개선들은 본 출원에 설명된 기술의 사상 및 범주 내에 있는 것으로 의도된다. 따라서, 전술한 실시예들은 단지 예로서 제시되고, 첨부된 청구범위 및 그 등가물의 범주 내에서 발명의 실시예들은 구체적으로 설명된 것과 달리 실시될 수 있음이 이해될 것이다.
기술된 바와 같이, 일부 양태들이 하나 이상의 방법으로서 구현될 수 있다. 방법(들)의 일부로서 수행되는 액트들은 임의의 적합한 방식으로 순서가 정해질 수 있다. 따라서, 예시된 실시예들에서 순차적인 액트들로 도시되어 있지만, 일부 액트들을 동시에 수행하는 것을 포함할 수 있는, 도시된 것과 상이한 순서로 액트들이 수행되는 실시예들이 구성될 수 있다.
본 명세서에서 정의되고 사용된 바와 같이, 모든 정의들은 사전적 정의들, 참조로 통합된 문헌들 내의 정의들, 및/또는 정의된 용어들의 통상적 의미들을 제어하는 것으로 이해되어야 한다.
본 명세서 및 청구범위에서 사용되는 바와 같은 문구 "및/또는(and/or)"은 이와 같이 결합된 요소들, 즉 일부 경우들에서 결합적으로 존재하고 다른 경우들에서는 분리적으로 존재하는 요소들의 "어느 하나 또는 둘 모두(either or both)"를 의미하는 것으로 이해되어야 한다.
본 명세서 및 청구범위에서 사용되는 바와 같이, 하나 이상의 요소들의 리스트와 관련하여 문구 "적어도 하나(at least one)"는 요소들의 리스트 내의 임의의 하나 이상의 요소로부터 선택되는 적어도 하나의 요소를 의미하지만, 요소들의 리스트 내의 구체적으로 나열된 각각의 모든 요소 중 적어도 하나를 반드시 포함하지 않으며, 요소들의 리스트 내의 요소들의 임의의 조합을 반드시 제외하지 않는다는 점이 이해되어야 한다.
본 명세서에서 사용된 바와 같이, 수치적 맥락에서 사용되는 용어 "사이(between)"는 달리 지시되지 않는 한 포괄적이다. 예를 들어, "A와 B 사이"는 달리 지시되지 않는 한 A 및 B를 포함한다.
청구항에서는 물론 위의 명세서에서, "포함하는(comprising)", "포함하는(including)", "반송하는", "가지는", "함유하는", "수반하는", "보유하는", "~로 구성된" 등과 같은 모든 과도적 구문(transitional phrases)들은 개방형인 것으로, 즉, 이를 포함하지만 이에 제한되지 않음을 의미하는 것으로 이해될 것이다. 과도적 구문들 "~로 구성된" 및 "본질적으로 ~로 구성된"만이, 각자 폐쇄형 또는 반-폐쇄형(semi-closed) 과도적 구문들일 것이다.

Claims (12)

  1. 장치로서,
    적어도 하나의 초음파 트랜스듀서(transducer); 및
    상기 적어도 하나의 초음파 트랜스듀서에 결합되는 복수의 비동기식 연속적-근사-레지스터(successive-approximation-register)(SAR) 아날로그-디지털 변환기(ADC)들 - 상기 복수의 비동기식 SAR ADC 중 적어도 하나의 비동기식 SAR ADC는 샘플 앤 홀드 스테이지(sample and hold stage), 디지털-아날로그 변환기(DAC), 비교기(comparator), 및 SAR 제어기를 가짐 -
    을 포함하고, 상기 SAR 제어기는 상기 샘플 앤 홀드 스테이지가 그에 대한 입력 아날로그 신호를 샘플링하도록 야기하는 제1 제어 신호를 생성하고, 상기 비교기가 샘플링된 입력 아날로그 신호를 상기 DAC의 출력 신호와 비교하도록 야기하는 제2 제어 신호를 생성하도록 구성되고, 상기 비교기의 출력은 개별 비트 변환에 대응하는 DAC 업데이트 이벤트를 생성하도록 구성되는, 장치.
  2. 제1항에 있어서, 상기 적어도 하나의 초음파 트랜스듀서는 초음파 트랜스듀서들의 M x N 어레이를 포함하는, 장치.
  3. 제1항에 있어서, 상기 DAC 업데이트 이벤트는 상기 장치의 시스템 클록에 동기화되지 않는, 장치.
  4. 제3항에 있어서, 상기 SAR ADC의 다른 비트들의 변환은 상기 장치의 상기 시스템 클록에 동기화되지 않는, 장치.
  5. 제1항에 있어서, 상기 SAR ADC의 최상위 비트(most significant bit)(MSB)의 변환은 상기 장치의 시스템 클록 또는 샘플링 클록에 동기화되는, 장치.
  6. 제1항에 있어서, 상기 SAR ADC의 하나보다 많은, 그러나 전부는 아닌 비트의 변환은 동기식(synchronous)인, 장치.
  7. 제1항에 있어서, 다음 비트의 변환은 상기 DAC 업데이트 이벤트에 의해 트리거되는, 장치.
  8. 복수의 초음파 트랜스듀서들 및 복수의 비동기식 연속적-근사-레지스터(SAR) 아날로그-디지털 변환기(ADC)들을 갖는 초음파 디바이스를 동작시키는 방법으로서,
    각각의 초음파 트랜스듀서는 비동기식 SAR ADC에 각각 결합되고, 상기 복수의 비동기식 SAR ADC들 중 각각의 비동기식 SAR ADC는 샘플 앤 홀드 스테이지, 디지털-아날로그 변환기(DAC), 비교기, 및 SAR 제어기를 갖고, 상기 방법은,
    제1 제어 신호에 응답하여, 하나의 비동기식 SAR ADC의 제1 비트를 변환하는 단계;
    상기 변환에 응답하여, 상기 하나의 비동기식 SAR ADC에서 상기 DAC를 업데이트하는 단계; 및
    제2 제어 신호에 응답하여, 상기 하나의 비동기식 SAR ADC의 하나 이상의 추가 비트를 변환하고 상기 DAC를 업데이트하는 단계
    를 포함하고, 상기 제1 제어 신호 및 상기 제2 제어 신호 둘 모두는 상기 SAR 제어기에 의해 생성되고, 상기 제1 제어 신호는 상기 샘플 앤 홀드 스테이지가 그에 대한 입력 아날로그 신호를 샘플링하도록 야기하고, 상기 제2 제어 신호는 상기 비교기가 샘플링된 입력 아날로그 신호를 상기 DAC의 출력 신호와 비교하도록 야기하는, 방법.
  9. 제8항에 있어서, 상기 제1 제어 신호는 시스템 클록을 사용하여 생성되는, 방법.
  10. 제9항에 있어서, 상기 제1 제어 신호의 클록 속도(clock rate)는 대략 샘플링 주파수인, 방법.
  11. 제9항에 있어서, 상기 제2 제어 신호에 응답하여 하나 이상의 추가 비트를 변환하는 단계는 상기 시스템 클록을 사용하여 동기화되지 않는, 방법.
  12. 제8항에 있어서, 상기 SAR ADC의 하나보다 많은, 그러나 전부는 아닌 비트의 변환은 동기식인, 방법.
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