JP2018537914A

JP2018537914A - 非同期逐次比較型アナログ−デジタル変換器ならびに関連する方法および装置

Info

Publication number: JP2018537914A
Application number: JP2018527771A
Authority: JP
Inventors: チェン，カイリャン; ラルストン，タイラー，エス．
Original assignee: バタフライネットワーク，インコーポレイテッド
Priority date: 2015-12-02
Filing date: 2016-12-01
Publication date: 2018-12-20
Anticipated expiration: 2036-12-01
Also published as: WO2017096033A1; US20170264307A1; CA3005680A1; TW201743056A; US20190253061A1; KR102102068B1; TWI666442B; CN108476023A; US20170163276A1; US20180262200A1; CN108476023B; JP6684352B2; US10014871B2; US10277236B2; AU2016364819B2; KR20180088697A; EP3384604A1; TW201730557A; US9705518B2; TWI605251B

Abstract

非同期逐次比較型アナログ−デジタル変換器を含む超音波装置および方法が提供される。装置は、少なくとも１つの超音波トランスデューサと、少なくとも１つの超音波トランスデューサに結合された複数の非同期逐次比較レジスタ（ＳＡＲ）アナログ−デジタル変換器（ＡＤＣ）とを含み、複数の非同期ＳＡＲの少なくとも１つがサンプルアンドホールドステージと、デジタル−アナログ変換器（ＤＡＣ）と、比較器と、制御回路とを有し、少なくとも１つのビット変換に続くＤＡＣ更新イベントは、複数のＡＤＣのうちの少なくとも１つの他のＡＤＣの対応するＤＡＣ更新イベントに同期される。【選択図】図２

Description

関連出願の相互参照
［0001］本出願は、代理人整理番号Ｂ１３４８．７００１８ＵＳ００の下で２０１５年１２月２日に出願され、“ＡＳＹＮＣＨＲＯＮＯＵＳＳＵＣＣＥＳＳＩＶＥＡＰＰＲＯＸＩＭＡＴＩＯＮＡＮＡＬＯＧ−ＴＯ−ＤＩＧＩＴＡＬＣＯＮＶＥＲＴＥＲＡＮＤＲＥＬＡＴＥＤＭＥＴＨＯＤＳＡＮＤＡＰＰＡＲＡＴＵＳ”と題された米国特許出願第１４／９５７，４１８号の利益を米国特許法第１２０条の下で主張する継続出願であり、前記特許出願は参照によりその全体が本明細書に組み込まれる。

［0002］本出願は、逐次比較型アナログ−デジタル変換器を有する超音波装置に関する。

［0003］超音波装置は、画像診断および／または治療を行うために使用され得る。超音波イメージングは、体内軟部組織身体構造を見るために使用され得る。超音波イメージングは、疾患の原因を見つけるために、または病変を排除するために使用され得る。超音波装置は、人間に聞こえる周波数よりも高い周波数の音波を使用する。超音波画像は、超音波のパルスを、プローブを用いて組織に送ることによって作成される。音波は組織から反射され、この際、様々な組織が様々な程度の音を反射する。これら反射された音波は、記録され、オペレータへ画像として表示され得る。音声信号の強度（振幅）と、波が身体を通過するのにかかる時間とが、画像を生成するために使用される情報を提供する。

［0004］超音波装置を使用して、多くの異なるタイプの画像を形成することができる。画像はリアルタイム画像であることもある。例えば、組織の２次元断面、血流、経時的な組織の動き、血液の位置、特定の分子の存在、組織の剛性、または三次元領域の解剖学的構造を示す画像を生成することができる。

［0005］本出願の態様によれば、少なくとも１つの超音波トランスデューサと、少なくとも１つの超音波トランスデューサに結合された複数の非同期逐次比較レジスタ（ＳＡＲ：ｓｕｃｃｅｓｓｉｖｅ−ａｐｐｒｏｘｉｍａｔｉｏｎ−ｒｅｇｉｓｔｅｒ）アナログ−デジタル変換器（ＡＤＣ：ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌｃｏｎｖｅｒｔｅｒ）とを含む装置であって、複数の非同期ＳＡＲの少なくとも１つがサンプルアンドホールドステージと、デジタル−アナログ変換器（ＤＡＣ：ｄｉｇｉｔａｌ−ｔｏ−ａｎａｌｏｇｃｏｎｖｅｒｔｅｒ）と、比較器と、制御回路とを備え、少なくとも１つのビット変換に続くＤＡＣ更新イベントは、複数のＡＤＣのうちの少なくとも１つの他のＡＤＣの対応するＤＡＣ更新イベントに同期される装置が提供される。

［0006］本発明の態様によれば、複数の超音波トランスデューサと複数の非同期逐次比較レジスタ（ＳＡＲ）アナログ−デジタル変換器（ＡＤＣ）とを有する超音波装置であって、各超音波トランスデューサがそれぞれＡＤＣに結合され、複数の非同期ＳＡＲのそれぞれがサンプルアンドホールドステージと、デジタル−アナログ変換器（ＤＡＣ）と、比較器と、制御回路とを有する超音波装置を作動する方法であって、第１のクロック信号に応答して、１つのＡＤＣの第１のビットを変換することと、その変換に応答して１つのＡＤＣ内のＤＡＣを更新することと、１つのＡＤＣ内のＤＡＣの更新に応答して複数のＡＤＣのうちの別のＡＤＣのＤＡＣを更新することとを含む方法が提供される。

［0007］以下の図面を参照して本出願の様々な態様および実施形態を記載する。図面は必ずしも一定の縮尺比で描かれていないことを認識されたい。複数の図面に現れるアイテムは、それらが現れる全ての図面中、同じ参照番号で示される。

［0008］本出願の非限定的な実施形態による、アナログ−デジタル変換器を含む超音波装置のブロック図である。［0009］本出願の非限定的な実施形態による、非同期逐次比較型アナログ−デジタル変換器のブロック図である。［0010］本出願の非限定的な実施形態による、図２の非同期逐次比較型アナログ−デジタル変換器に関連付けられる７つの制御信号の経時的発展を示すグラフである。［0011］本出願の非限定的な実施形態による、図２の非同期逐次比較型アナログ−デジタル変換器によって変換される起こり得るビットシーケンスの経時的発展を示すグラフである。［0012］本出願の非限定的な実施形態による、アナログ−デジタル変換を実行するための方法のステップを示す。

［0013］本発明者らは、アナログ−デジタル変換器に関連する電力消費は、電力消費量の多い高速クロック回路の必要性を排除することによって著しく改善され得ることを理解し認識した。

［0014］本出願の態様は、連続変換に関連するタイミングを管理する高速クロック信号の使用を必要としない非同期逐次比較型アナログ−デジタル変換器（ＡＤＣ）に関する。従って、連続変換プロセスの各反復は、前の反復の完了によってトリガされ得る。

［0015］さらに、本発明者らは、アナログ−デジタル変換器に関連する速度は、時間制約型クロック回路の必要性を排除することによって、著しく改善され得ることを理解し認識した。典型的なアナログ−デジタル変換器の変換速度は、回路のタイミングを決定するために使用されるクロック信号の繰り返し率によって制限される。

［0016］本出願の態様は、連続変換に関連するタイミングを管理する高速クロック信号の使用を必要としない非同期逐次比較型アナログ−デジタル変換器（ＡＤＣ）に関する。従って、変換速度は、変換を実行するのに必要な回路によって生じた遅延によってのみ制限され得る。

［0017］上記の態様および実施形態、ならびに追加の態様および実施形態を、以下でさらに記載する。これらの態様および／または実施形態は、個々に、全て一緒に、または２つ以上のあらゆる組合せにおいて使用されてもよく、本出願はこの点において制限されない。

［0018］図１は、本出願の非限定的な実施形態による、受信された超音波信号を処理するための回路を示す。回路１００は、Ｎ個の超音波トランスデューサ１０２ａ．．．１０２ｎを含み、Ｎは整数である。超音波トランスデューサは、いくつかの実施形態では、受信された超音波信号を表す電気信号を生成するセンサである。いくつかの実施形態では、超音波トランスデューサはまた、超音波信号を送信し得る。いくつかの実施形態では、超音波トランスデューサは、容量性微細加工超音波トランスデューサ（ＣＭＵＴ：ｃａｐａｃｉｔｉｖｅｍｉｃｒｏｍａｃｈｉｎｅｄｕｌｔｒａｓｏｎｉｃｔｒａｎｓｄｕｃｅｒ）であり得る。いくつかの実施形態では、超音波トランスデューサは、圧電微細加工超音波トランスデューサ（ＰＭＵＴ：ｐｉｅｚｏｅｌｅｃｔｒｉｃｍｉｃｒｏｍａｃｈｉｎｅｄｕｌｔｒａｓｏｎｉｃｔｒａｎｓｄｕｃｅｒ）であり得る。他の実施形態において、さらに別のタイプの超音波トランスデューサが使用され得る。

［0019］回路１００は、Ｎ個の回路チャネル１０４ａ．．．１０４ｎをさらに備える。回路チャネルは、それぞれの超音波トランスデューサ１０２ａ．．．１０２ｎに対応することができる。例えば、８つの超音波トランスデューサ１０２ａ．．．１０２ｎと８つの対応する回路チャネル１０４ａ．．．１０４ｎがあってもよい。いくつかの実施形態では、超音波トランスデューサ１０２ａ．．．１０２ｎの数は、回路チャネルの数よりも多くてもよい。

［0020］回路チャネル１０４ａ．．．１０４ｎは、送信回路、受信回路、またはその両方を含むことができる。送信回路は、それぞれのパルサ１０８ａ．．．１０８ｎに結合された送信デコーダ１０６ａ．．．１０６ｎを含むことができる。パルサ１０８ａ．．．１０８ｎは、超音波信号を発するために、それぞれの超音波トランスデューサ１０２ａ．．．１０２ｎを制御することができる。

［0021］回路チャネル１０４ａ．．．１０４ｎの受信回路は、それぞれの超音波トランスデューサ１０２ａ．．．１０２ｎから出力された電気信号を受信することができる。図示の例では、各回路チャネル１０４ａ．．．１０４ｎは、それぞれの受信スイッチ１１０ａ．．．１１０ｎと増幅器１１２ａ．．．１１２ｎとを含む。受信スイッチ１１０ａ．．．１１０ｎは、所与の超音波トランスデューサ１０２ａ．．．１０２ｎからの電気信号の読み出しを開始／停止するように制御されてもよい。より一般的には、受信スイッチ１１０ａ．．．１１０ｎは、受信回路であってもよい。なぜなら、スイッチの代替物が、同じ機能を実行するために採用されてもよいからである。増幅器１１２ａ．．．１１２ｎは、トランスインピーダンス増幅器（ＴＩＡ：ｔｒａｎｓ−ｉｍｐｅｄａｎｃｅａｍｐｌｉｆｉｅｒ）であってもよい。

［0022］回路１００は、平均化回路１１４をさらに備え、これは本明細書中では加算器または加算増幅器とも呼ばれる。いくつかの実施形態では、平均化回路１１４は、バッファまたは増幅器である。平均化回路１１４は、増幅器１１２ａ．．．１１２ｎの１つまたは複数からの出力信号を受信してもよく、平均出力信号を提供してもよい。平均化された出力信号は、様々な増幅器１１２ａ．．．１１２ｎからの信号を加算または減算することによって部分的に形成することができる。平均化回路１１４は、可変フィードバック抵抗を含むことができる。可変フィードバック抵抗の値は、平均化回路が信号を受信する増幅器１１２ａ．．．１１２ｎの数に基づいて動的に調整することができる。平均化回路１１４は、自動ゼロブロック１１６に結合される。

［0023］自動ゼロブロック１１６は、減衰器１２０および固定利得増幅器１２２を含む時間利得補償回路１１８に結合される。時間利得補償回路１１８は、ＡＤＣドライバ１２４を経由してアナログ−デジタル変換器（ＡＤＣ）１２６に結合される。図示の例では、ＡＤＣドライバ１２４は、第１のＡＤＣドライバ１２５ａおよび第２のＡＤＣドライバ１２５ｂを含む。ＡＤＣ１２６は、平均化回路１１４からの信号をデジタル化する。

［0024］本出願の態様によれば、ＡＤＣ１２６は逐次比較型ＡＤＣであってもよい。逐次比較型ＡＤＣは、可能な全ての量子化レベルでバイナリ検索を実行することにより、連続アナログ波形をデジタル表現に変換する。いくつかの実施形態では、非同期逐次比較型ＡＤＣが使用される。

［0025］図１は、超音波装置の回路の一部としていくつかの構成要素を示しているが、本明細書に記載された様々な態様は、図示の構成要素の正確な構成要素および構成に限定されないことを理解されたい。例えば、本出願の態様は、逐次比較型ＡＤＣ１２６に関する。

［0026］図１の構成要素は、１つの基板上に、または異なる基板上に配置することができる。例えば、図示されるように、超音波トランスデューサ１０２ａ．．．１０２ｎは、第１の基板１２８ａ上にあってもよく、残りの図示された構成要素は、第２の基板１２８ｂ上にあってもよい。第１および／または第２の基板は、シリコン基板などの半導体基板であってもよい。代替実施形態では、図１の構成要素は、１つの基板上にあってもよい。例えば、超音波トランスデューサ１０２ａ．．．１０２ｎおよび図示された回路は、同じ半導体ダイ上にモノリシックに集積されてもよい。このような集積は、超音波トランスデューサとしてＣＭＵＴを使用することによって促進され得る。

［0027］ある実施形態によれば、図１の構成要素は、超音波プローブの一部を形成する。超音波プローブは手持ち式であってもよい。いくつかの実施形態では、図１の構成要素は、患者が着用するように構成された超音波パッチの一部を形成する。

［0028］図２は、本出願の態様による逐次比較型ＡＤＣ２００を示す。ＡＤＣは、サンプルアンドホールド回路２１０、比較器２２０、デジタル−アナログ変換器（ＤＡＣ）２４０および逐次比較レジスタ（ＳＡＲ）制御器２３０を含むことができる。ＡＤＣの出力は、Ｎビットのワードを含む入力アナログ信号のデジタル表現である。Ｎは５〜２０の間のいずれかの値を有し得る。

［0029］本出願の態様によれば、ＡＤＣ２００によって実行されるアナログ−デジタル変換は反復プロセスである。各反復において、アナログ入力電圧のデジタル表現は、誤差信号を連続的に減少させることによってさらに改善され得る。さらに、ＡＤＣ２００は、各反復が前の反復の完了によってトリガされるように、非同期方式で動作することができる。

［0030］いくつかの実施形態では、ＡＤＣ２００は、Ｍ×Ｎアレイの超音波トランスデューサからなる１つの超音波トランスデューサに結合されてもよく、ここで、ＭおよびＮはいずれの適切な値をとってもよい。いくつかの他の実施形態では、単一のトランスデューサをＡＤＣ２００と同じタイプの複数の回路に結合することができる。さらにいくつかの他の実施形態では、ＡＤＣ２００は、複数の超音波トランスデューサによって変換された信号を統合することによって得られた信号によってフィードされてもよい。

［0031］本出願の態様によれば、逐次比較型ＡＤＣ２００において、変換は、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）まで１ビットずつ実行される。従って、シーケンスのｉ番目のビットの変換は、事前に決められていない時間に発生し、ｉ−１番目のビットの変換の完了によってトリガされる。説明のために、各ビットの変換に関連するタイミングは、同期逐次比較型ＡＤＣの場合のように、クロック信号によって制御されない。

［0032］いくつかの実施形態では、１つのビットの変換は同期的であり、クロック信号によってトリガされるが、他の全てのビットは非同期である。いくつかの実施形態では、最上位ビットが同期ビットである。他の実施形態では、全てのビットではない少なくとも２ビットが同期し、他の全てのビットが非同期である。

［0033］サンプルアンドホールド（Ｓ／Ｈ）回路２１０は、アナログ入力信号を受信するように構成することができる。サンプルアンドホールド２１０は、シングルエンド型または差動型であってもよい。特定の期間の間、サンプルアンドホールド回路２１０は、入力信号に関連する電圧の一部を捕捉することができる。続いて、サンプルアンドホールド２１０は、捕捉された電圧を一定の値に保持することができる。いくつかの実施形態では、サンプルアンドホールド２１０は、スイッチおよびコンデンサ（図示せず）を備えることができる。サンプル段階中、スイッチは「閉」状態であり、かくして入力電圧をコンデンサに接続することができる。この段階において、スイッチが「閉」のままである限り、入力電圧はコンデンサを充電または放電することができる。ホールド段階において、スイッチは「開」状態であり、かくして入力電圧をコンデンサから切り離すことができる。サンプル段階を通してコンデンサに蓄積された電荷は、入力電圧に比例するコンデンサを横切る電圧をもたらす可能性がある。この段階の間、コンデンサは捕捉された電圧を一定レベルに維持することができる。しかしながら、コンデンサは、それ自体の漏れ電流によって充電または放電することがあり、その結果、蓄積された電圧は時間とともに変化する可能性がある。信号ｃｌｋｓを使用して、サンプルアンドホールド２１０のスイッチが「閉」状態または「開」状態にあるかどうかを判定することができる。いくつかの実施形態では、ｃｌｋｓが論理１に等しいとき、スイッチは「閉」であり、ｃｌｋｓが論理０に等しいとき、スイッチは「開」である。しかしながら、反対の論理が実装されてもよい。いくつかの実施形態では、スイッチは、電界効果トランジスタ（ＦＥＴ：ｆｉｅｌｄｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ）、バイポーラ接合トランジスタ（ＢＪＴ：ｂｉｐｏｌａｒｊｕｎｃｔｉｏｎｔｒａｎｓｉｓｔｏｒ）または他のいずれかの適切なタイプのトランジスタの１つまたは組み合わせであってもよい。さらに、いくつかの実施形態では、スイッチは、コンデンサを充電および放電するためのバッファ増幅器として構成された演算増幅器に従うことができる。

［0034］サンプルアンドホールド回路２１０によって取得された電圧は、比較器２２０の１つの入力ポートに送られてもよい。比較器２２０の第２入力ポートは、ＤＡＣ２４０の出力に接続されてもよい。いくつかの実施形態において、取得した電圧がＤＡＣ出力電圧より大きい場合、比較器２２０は、「高」レベルまたは論理１に対応する電圧を出力することができる。逆に、ＤＡＣ出力電圧が取得した電圧より大きい場合、比較器２２０は、「低」の状態または論理０に対応する電圧を出力することができる。しかしながら、いずれかの他の適切な論理が実装されてもよい。いくつかの実施形態では、比較器２２０は演算増幅器を含むことができる。いくつかの実施形態では、比較器２２０は、信号ｃｌｋｃによってゲート制御されてもよい。「ゲートされた」状態では、比較器２２０は、比較を実行し、入力信号に基づいて電圧を出力するように構成することができる。「ゲートされていない」状態では、比較器２２０はアクティブではなく、比較を実行しない。いくつかの実施形態では、ｃｌｋｃが論理１に等しいとき、比較器２２０はゲートされ、ｃｌｋｃが論理０に等しいとき、比較器２２０はゲートされない。しかしながら、反対の論理が実装されてもよい。

［0035］論理状態０および１は、論理０に対応する電圧または電圧範囲が論理１に対応する電圧または電圧範囲と異なる限り、任意の電圧を表すことができる。いくつかの実施形態では、論理１は１．８Ｖに対応し、論理０は０Ｖに対応する。いくつかの実施形態では、論理１は０．５Ｖ〜５の間の任意の電圧に対応し、論理０は−５Ｖ〜１Ｖの間の任意の電圧に対応し、２つの範囲は重ならない。

［0036］本出願の態様によれば、逐次比較レジスタ（ＳＡＲ）制御器２３０は、１つまたは複数のレジスタおよび論理回路を備えることができる。レジスタのうちの１つは、アナログ入力電圧の最新のデジタル表現を格納することができる。レジスタの内容は、比較器２２０によって実行された比較の結果に基づいて連続的に更新されてもよい。レジスタに含まれるデジタルワードは、ＤＡＣ２３０に伝送され、ＤＡＣ２３０は、デジタル−アナログ変換を実行することができる。いくつかの実施形態では、アナログ−デジタル変換の開始前のレジスタの初期状態は、最上位ビット（ＭＳＢ）が１に設定され、他の全てのビットが０に設定されるように設定されてもよい。このシナリオでは、ＤＡＣ２４０は、Ｖｒｅｆ／２に等しいアナログ信号を出力することができ、ここで、Ｖｒｅｆは、ＤＡＣ２４０に印加される基準電圧である。しかしながら、いずれかの他の適切な初期状態が実装されてもよい。いくつかの実施形態では、ＤＡＣ２４０は、全て１を含むデジタルワードが受信されたときにＶｒｅｆを出力するように構成され、全て０を含むデジタルワードが受信されたときに０Ｖを出力するようにさらに構成されてもよい。いくつかの実施形態では、ＤＡＣ２４０は電荷分配回路を含む。ＤＡＣ２４０は、シングルエンド型または差動型の構成で配置されたコンデンサバンクをさらに含むことができる。

［0037］いくつかの実施形態では、出力デジタル表現は、図２に示すＤＡＣ２４０への入力と等しくなるように構成されてもよい。いくつかの実施形態では、出力デジタル表現はＳＡＲ制御器２３０の専用レジスタに格納することができる。

［0038］本出願の態様によれば、ＡＤＣ２００によって実行されるアナログ−デジタル変換は反復プロセスである。各反復において、アナログ入力電圧のデジタル表現は、入力信号とＤＡＣ出力信号との間の差に等しい誤差信号を連続的に減少させることによって、さらに改善される。

［0039］ＳＡＲ制御器２３０の論理回路は、アナログ入力電圧のデジタル表現を形成するＮ個のビットの各ビットを順次走査するように構成することができる。いくつかの実施形態では、第１の反復中、最上位ビットは、比較器２２０によって実行される比較の結果に基づいて決定される。例として、取得した信号がＤＡＣ出力信号より大きいシナリオに対応する、比較の出力が論理１である場合、シフトレジスタの最上位ビット（ＭＳＢ）は１に設定される。一旦ＭＳＢの状態が決定されると、論理回路は次のビットにスキップする。このプロセスは、最下位ビット（ＬＳＢ）が決定されるまで続く。

［0040］ＡＤＣ２００は、本出願の態様に従って、非同期方式で動作することができる。各反復は、前の反復の完了によってトリガされてもよい。制御信号ｃｌｋｓおよびｃｌｋｃは、クロック信号ｃｌｋおよび信号ａｄｃ＿ｃｌｋに応答して、ＳＡＲ制御器２３０の論理回路によって生成することができる。

［0041］図３は、本出願の態様によるタイミング図の非限定的な例を示す。信号ａｄｃ＿ｃｌｋを使用して、アナログ−デジタル変換を初期化することができる。さらに、クロック信号ｃｌｋは、ＳＡＲ制御器２３０に提供されてもよい。クロック信号ｃｌｋは、約１００Ｈｚ〜１０ＧＨｚの間、約１ＫＨｚ〜１００ＭＨｚの間、約１ＭＨｚ〜約５０ＭＨｚの間の繰り返し率を有してもよい。いくつかの実施形態では、ａｄｃ＿ｃｌｋのエッジ、例えば立ち上がりエッジが変換を開始することができる。その後、ｃｌｋのエッジ、例えば立ち上がりエッジは、ｃｌｋｓをトリガして論理１に切り替えることができる。ｃｌｋｓが１に等しい間、サンプルアンドホールド回路２１０は、アナログ入力信号をサンプリングすることができる。信号ｃｌｋｓは、ｃｌｋサイクルの持続時間の間、１の状態を維持することができる。この場合、第２のｃｌｋ立ち上がりエッジが提供されると、ｃｌｋｓは０に戻ることができる。しかしながら、ｃｌｋｓは、任意の適切な時間の間、１の状態を維持することができる。いくつかの実施形態では、ｃｌｋｓの第２のエッジ、例えば立ち下がりエッジは、ｃｌｋｃをトリガして論理１に切り替えることができる。ｃｌｋｃが１に等しい間、比較器２２０は、取得した信号をＤＡＣ出力信号と比較することができる。信号ｃｌｋｃは、任意の適切な時間の間、１の状態を維持することができる。

［0042］各信号ｓｅｌ＿ｉは、ＳＡＲ制御器２３０のレジスタのビットを選択し、ここで、ｓｅｌ＿０はＭＳＢを選択し、ｓｅｌ＿Ｎ−１はＬＳＢを選択する。いくつかの実施形態では、ｓｅｌ＿ｉが１に設定されると、レジスタのｉ番目のビットは、比較器２２０によって実行された比較の結果に基づいて更新され得る。いくつかの実施形態では、ＭＳＢは、ｃｌｋによって、例えばｃｌｋの立ち下がりエッジによって、トリガされ得る。例として、ｃｌｋの立ち下がりエッジが提供されると、ｓｅｌ＿０は１に切り替わり得る。いくつかの実施形態では、ＭＳＢを除く他の全てのビットが非同期的にトリガされる。例えば、ｓｅｌ＿０が１に切り替えられると、ｓｅｌ＿０のエッジ、例えば立ち上がりエッジは、立ち下がりエッジに続く立ち上がりエッジからなる、任意の適切な持続時間のｃｌｋｃパルスをトリガし得る。ｃｌｋｃの立ち下がりエッジは、ｓｅｌ＿１をトリガして１の状態に切り替え得る。同様に、ｓｅｌ＿１はｃｌｋｃをトリガし、ｃｌｋｃが次にｓｅｌ＿２をトリガし得る。方法は、ＬＳＢに達するまで継続し得る。連続ビット間の遅延は、例えばｃｌｋｃパルスの持続時間を調整することによって調整することができる。しかしながら、ビットを遅延させる他のいずれかの適切な技術を使用することができる。

［0043］本出願の態様によれば、クロック信号ｃｌｋを使用して、デジタルワードのサブセットのみをトリガすることができる。例えば、ｃｌｋはもっぱらＭＳＢをトリガし得る一方、他の全てのビットは前のビットによってトリガされ得る。結果として、クロック信号の繰り返し率に関連する要件は、同期逐次比較型ＡＤＣと比較して緩和され得る。

［0044］図３は、制御信号ｃｌｋ＿ａｄｃ、ｃｌｋ、ｃｌｋｓ、ｃｌｋｃおよびｓｅｌ＿ｉ（ｉは０とＮ−１との間の任意の値を取ることができる）がどのようにＡＤＣ２００を駆動するために使用され得るかの非限定的な例を示す。しかしながら、いずれかの他の適切な制御信号を、前述の制御信号の代わりにまたはそれに加えて使用することができる。全ての制御信号は、立ち上がりエッジまたは立ち下がりエッジのいずれかによってエッジトリガされてもよく、あるいはパルストリガされてもよい。

［0045］例として、図４は、本出願の態様による、入力電圧Ｖ_ｉｎの非限定的なアナログ−デジタル変換を示す。非限定的な例において、アナログ入力電圧の８ビット表現が提供される。しかしながら、任意の数のビットを使用することができる。非限定的な例において、Ｖ_ｉｎはＶ_ｒｅｆとＶ_ｒｅｆ／２との間の電圧を示し得、ＡＤＣは初期ＤＡＣ出力電圧がＶ_ｒｅｆ／２に設定されるように構成されてもよい。従って、変換が時間ｔ_０で開始される前に、レジスタの値は、最初の桁がＭＳＢを表す「１０００００００」に等しくてもよい。ｔ_０とｔ_１との間で、Ｖ_ｉｎとＶ_ｄａｃとの間の比較を実行することができ、Ｖ_ｄａｃはＤＡＣ出力電圧を表す。非限定的な例において、Ｖ_ｉｎがＶ_ｄａｃよりも大きいので、ＭＳＢは１の状態のままである。時間表の下に示されている数値表は、時間ｔ_ｉ後のレジスタの内容を示す。更新されている最新のビットが表中で下線を引かれて示されている。ｔ_１とｔ_２との間で、第２の比較が実行されてもよい。非限定的な例において、Ｖ_ｄａｃがＶ_ｉｎよりも大きいので、第２のビットは０の状態のままである。ｔ_２とｔ_３との間で、第３の比較が実行されてもよい。非限定的な例において、Ｖ_ｉｎがＶ_ｄａｃより大きいので、第３のビットは１に設定される。変換は、ＬＳＢに達するまで反復して継続することができる。

［0046］図５は、本出願の態様による、デジタル−アナログ変換を実行する方法を示す。方法５００は、例えば、信号ａｄｃ＿ｃｌｋの立ち上がりエッジがＳＡＲコントローラ２３０によって受信されたときに、ステップ５０２で開始することができる。ステップ５０４で、レジスタを「１０００００００」に設定することができる。非限定的な例では、デジタル表現は、８ビットのロングワードで実行されてもよい。しかしながら、任意の数のビットを使用することができる。レジスタの長さにかかわらず、ＭＳＢは１に設定されてもよく、他の全てのビットは０に設定されてもよい。ステップ５０６で、ｃｌｋｓのエッジがサンプルアンドホールド２１０によって受信されてもよく、アナログ入力電圧がサンプリングされ、格納されてもよい。ステップ５０８において、比較器２２０は、ｃｌｋｓのエッジによってトリガされる信号ｃｌｋｃによってゲート制御されてもよい。トリガするエッジは、立ち下がりエッジであってもよい。ステップ５１０において、比較器２２０は、Ｖ_ｉｎがＶ_ｄａｃより大きいか、またはその逆であるかを決定してもよい。前者の場合、ｉ番目のビットが１に設定されてもよく、そうでない場合、ｉ番目のビットは０に設定されてもよい。ステップ５１４において、ＳＡＲ制御器２３０は、ｉ番目がＬＳＢであるかどうかを決定してもよい。ステップ５１６でｉ番目がＬＳＢでない場合、ｓｅｌ＿ｉ＋１を１に設定することによってｉ＋１番目のビットが選択されてもよい。ｉ＋１番目のビットの選択は、図３に示すようにｃｌｋｃのエッジを介して非同期的に行うことができる。ステップ５１８において、ＤＡＣ２４０を介してデジタル−アナログ変換が実行されてもよい。その後、方法５００は別の反復を実行してもよく、更新されたＶ_ｄａｃの値をＶ_ｉｎと比較することができる。そうでなければ、ｉ番目のビットがＬＳＢである場合、サンプリングされたアナログ電圧の変換が完了されてもよい。ステップ５２０において、この方法は、アナログ−デジタル変換が行われたかどうかを判定する。アナログ−デジタル変換が行われない場合、方法はステップ５０４から継続してもよく、アナログ入力の新しいサンプルが捕捉されて、変換されてもよい。

［0047］さらに、節約される時間量は重要であり得る。典型的な逐次比較型アナログ−デジタル変換器では、変換を実行するために必要な時間は、回路のタイミングに使用されるクロックの繰り返し率によって制限され得る。いくつかの実施形態では、本明細書に記載したタイプの非同期逐次比較型アナログ−デジタル変換器を利用することにより、後続のクロックエッジを待つのに費やされる不要なアイドル時間を除去することによって相当な時間を節約することができる。いくつかの実施形態では、本明細書に記載したタイプの非同期逐次比較型アナログ−デジタル変換器を利用することにより、最大１０％の時間の節約、最大２５％の時間の節約、最大５０％の時間の節約、またはそのような範囲内の任意の範囲もしくは値を、ＡＤＣの観点において実現することができる。

［0048］いくつかの実施形態では、超音波トランスデューサに結合された複数の逐次比較レジスタ（ＳＡＲ）アナログ−デジタル変換器（ＡＤＣ）が設けられてもよい。

［0049］本出願の技術のいくつかの態様および実施形態をこのように記載してきたが、当業者には様々な変更、修正および改良が容易に思い付くであろうことが理解されるべきである。そのような変更、修正、および改良は、本出願に記載された技術の趣旨および範囲内にあることが意図されている。従って、前述の実施形態は単なる例として提示されていること、および、添付の特許請求の範囲およびその等価物の範囲内において、発明的実施形態が具体的に記載されたものとは別の方法で実施されてもよいことが理解されるべきである。

［0050］記載したように、いくつかの態様は、１つまたは複数の方法として具体化されてもよい。方法の一部として実行される動作は、任意の適切なやり方で順序付けられてもよい。従って、説明される実施形態において連続的な動作として示されているとしても、いくつかの動作を同時に実行することを含んでもよい、記載のものと異なる順序で動作が行われる実施形態が構築されてもよい。

［0051］本明細書において定義され、使用される全ての定義は、辞書の定義、参照により組み込まれた文献の定義、および／または定義された用語の通常の意味を支配すると理解されるべきである。

［0052］本明細書および特許請求の範囲において使用される「および／または」という語句は、そのように結合された要素、すなわち結合的に存在する場合もあれば選言的に存在する場合もある要素の「どちらかまたは両方」を意味すると理解されるべきである。

［0053］本明細書および特許請求の範囲で使用される際、１つまたは複数の要素のリストに言及する際の「少なくとも１つの」という語句は、要素のリスト内の要素のいずれか１つまたはそれ以上から選択される少なくとも１つの要素を意味するが、要素のリスト内に特定的にリストされたありとあらゆる要素の少なくとも１つを必ずしも含まず、また、要素のリスト内の要素のどのような組合せも除外しないことを理解するべきである。

［0054］本明細書で使用される際、数値の文脈で使用される「の間（ｂｅｔｗｅｅｎ）」という用語は、特段の記載のない限り包括的である。例えば、「ＡとＢの間」には、特段の記載のない限りＡとＢが含まれる。

［0055］特許請求の範囲において、および上記明細書において、「備える、含む（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「持ち運ぶ（ｃａｒｒｙｉｎｇ）」、「有する（ｈａｖｉｎｇ）」、「含有する（ｃｏｎｔａｉｎｉｎｇ）」、「伴う（ｉｎｖｏｌｖｉｎｇ）」、「保持する（ｈｏｌｄｉｎｇ）」、「から構成される（ｃｏｍｐｏｓｅｄｏｆ）」およびそれらに類するものなど、全ての移行句は、オープンエンドであるように、すなわち、制限することなく含む、を意味するように理解されるべきである。移行句「からなる（ｃｏｎｓｉｓｔｉｎｇｏｆ）」および「から本質的になる（ｃｏｎｓｉｓｔｉｎｇｅｓｓｅｎｔｉａｌｌｙｏｆ）」のみが、それぞれクローズ型または半クローズ型移行句であるものとする。

Claims

少なくとも１つの超音波トランスデューサと、
前記少なくとも１つの超音波トランスデューサに結合された複数の非同期逐次比較レジスタ（ＳＡＲ）アナログ−デジタル変換器（ＡＤＣ）であって、前記複数の非同期逐次比較レジスタ（ＳＡＲ）アナログ−デジタル変換器（ＡＤＣ）の少なくとも１つが、サンプルアンドホールドステージと、デジタル−アナログ変換器（ＤＡＣ）と、比較器と、ＳＡＲ制御器とを有する、複数の非同期逐次比較レジスタ（ＳＡＲ）アナログ−デジタル変換器（ＡＤＣ）と、
を含む装置であって、
前記ＳＡＲ制御器が、サンプルアンドホールドステージへの入力アナログ信号をサンプルアンドホールドステージにサンプリングさせる第１の制御信号を生成し、および比較器に前記サンプリングされた入力アナログ信号を前記ＤＡＣの出力信号と比較させる第２の制御信号を生成するように構成され、前記比較器の出力は、個々のビット変換に対応するＤＡＣ更新イベントを生じさせるように構成されている、装置。
前記少なくとも１つの超音波トランスデューサが、Ｍ×Ｎアレイの超音波トランスデューサを含む、請求項１に記載の装置。
前記ＤＡＣ更新イベントが前記装置のシステムクロックに同期されない、請求項１に記載の装置。
前記非同期逐次比較レジスタ（ＳＡＲ）アナログ−デジタル変換器（ＡＤＣ）の他のビットの変換が、前記装置の前記システムクロックに同期されない、請求項３に記載の装置。
前記非同期逐次比較レジスタ（ＳＡＲ）アナログ−デジタル変換器（ＡＤＣ）の最上位ビット（ＭＳＢ）の変換が、前記装置のシステムクロックまたはサンプリングクロックに同期される、請求項１に記載の装置。
前記非同期逐次比較レジスタ（ＳＡＲ）アナログ−デジタル変換器（ＡＤＣ）の１つより多いが全てではないビットの変換が同期する、請求項１に記載の装置。
次のビットの変換が前記ＤＡＣ更新イベントによってトリガされる、請求項１に記載の装置。
複数の超音波トランスデューサと複数の非同期逐次比較レジスタ（ＳＡＲ）アナログ−デジタル変換器（ＡＤＣ）とを有する超音波装置であって、各超音波トランスデューサがそれぞれ非同期逐次比較レジスタ（ＳＡＲ）アナログ−デジタル変換器（ＡＤＣ）に結合され、前記複数の非同期逐次比較レジスタ（ＳＡＲ）アナログ−デジタル変換器（ＡＤＣ）のそれぞれがサンプルアンドホールドステージと、デジタル−アナログ変換器（ＤＡＣ）と、比較器と、ＳＡＲ制御器とを有する超音波装置を作動する方法であって、
第１の制御信号に応答して、１つの非同期逐次比較レジスタ（ＳＡＲ）アナログ−デジタル変換器（ＡＤＣ）の第１のビットを変換することと、
前記変換に応答して前記１つの非同期逐次比較レジスタ（ＳＡＲ）アナログ−デジタル変換器（ＡＤＣ）内のＤＡＣを更新することと、
第２の制御信号に応答して、前記１つの非同期逐次比較レジスタ（ＳＡＲ）アナログ−デジタル変換器（ＡＤＣ）の１つまたは複数の追加ビットを変換し、前記ＤＡＣを更新することと、を含み、
前記第１および第２の制御信号の両方が前記ＳＡＲ制御器によって生成され、前記第１の制御信号は、前記サンプルアンドホールドステージにサンプルアンドホールドステージへの入力アナログ信号をサンプリングさせ、前記第２の制御信号は、前記比較器に前記サンプリングされた入力アナログ信号を前記ＤＡＣの出力信号と比較させる、方法。
前記第１の制御信号が、システムクロックを用いて生成される、請求項８に記載の方法。
前記第１の制御信号のクロックレートがほぼサンプリング周波数である、請求項９に記載の方法。
前記第２の制御信号に応答して前記１つまたは複数の追加ビットを変換することが、前記システムクロックを用いて同期されない、請求項９に記載の方法。
前記非同期逐次比較レジスタ（ＳＡＲ）アナログ−デジタル変換器（ＡＤＣ）の１つより多いが全てではないビットの変換が同期的である、請求項８に記載の方法。