JP2015056890A - 混合信号回路 - Google Patents

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Abstract

【課題】混合信号回路における変換処理の適正化及び省電力化を図ること。【解決手段】混合信号回路は、時間インタリーブ方式で動作するように形成された複数のADCユニットのアレイを有し、ADCユニットの各々は、一連の時間ウィンドウの各々において、アナログ入力値を対応するディジタル出力値に変換する一連のサブ変換処理を含む変換処理を行い、一連のサブ変換処理に属するサブ変換処理の各々は先行するサブ変換処理の完了によりトリガを受ける。複数のADCユニットのうちの少なくとも1つは、報告するADCユニットとして機能し、かつ1つ以上の監視される変換処理の各々に関し、何れか特定のサブ変換処理が対象の時間ウィンドウの間に完了したか否かを通知する。混合信号回路が有するコントローラは、少なくとも１つの通知を考慮し、考慮された通知に応じて混合信号回路を制御するように動作する。【選択図】図１１

Description

本願は混合信号回路等に関連し、特に逐次近似レジスタ(SAR)を利用するアナログディジタル変換器(ADC)に関連する。
逐次近似変換は、一連のサブ変換処理により形成される変換処理の一例と考えられてもよい。本願によるADC回路は特許文献1(EP-A1-2211468)に開示されているサンプリング回路の後段で使用されるADC回路(サブADCユニット)のような用途を有する。
特許文献1(EP-A1-2211468)に開示されているサンプリング回路の一例を背景技術として考察する。
図1は開示される技術が適用されてもよいアナログディジタル回路40の概略図を示す。回路40は、サンプラ42と、クロック信号生成部のような電圧制御発振器(VCO)44と、デマルチプレクサ46と、ADCバンク48と、ディジタルユニット50と、キャリブレーションユニット52とを有する。
サンプラ42は、4つの時間インタリーブされたサンプルストリームA〜Dに電流を誘導して入力電流IINを分割するように、4通り又は4相の時間インタリーブを実行する。このため、VCO44は互いに位相が90度ずれた4つのクロック信号(例えば、4つの上昇余弦信号)を出力する直交VCOである。上昇余弦信号はレイズドコサイン信号(raised cosine signal)と言及されてもよい。VCO44は、例えば、回路40が全体で64GS/sのサンプルレートを使用できるように、共用される16GHzの直交VCOであってもよい。
図1に示されているように、ストリームA〜Dの経路各々は、直列に接続されたデマルチプレクサ46及びADCバンク48を有する。サンプラ42は直流モードで動作し、従って、ストリームA〜Dの各々は、入力電流IINから生じる(入力電流をなす)電流パルスによる事実上4つの時間インタリーブされたストリームであり、各々のパルスは全体のサンプルレートの4分の1のサンプルレートを有する。全体のサンプルレートが64GS/sである上記の例の場合、ストリームA〜Dの各々は16GS/sのサンプルレートを有する。
一例としてストリームAに着目すると、電流パルスのストリームは、先ず、nウェイデマルチプレクサ46によりデマルチプレクスされる(分離される)。デマルチプレクサ46は電流ステアリングデマルチプレクサであり、これはサンプラ42と同様な機能を実行し、ストリームAをn個の時間インタリーブされたストリームに分離し、n個の各々のストリームは全体のサンプルレートの1/4nに等しいサンプルレートを有する。デマルチプレクサ46は、1つのステージ(1段)又は複数の一連のステージ(多段)により、1:nのデマルチプレクス処理(分離処理)を実行する。例えば、n=80である場合、デマルチプレクサ46は、1番目の1:8ステージに続いて2番目の1:10ステージを利用することにより、1:nデマルチプレクス処理を実行してもよい。
デマルチプレクサ46から出力されたn個のストリームはn個のADCサブユニットを含むADCバンク48に至り、ADCサブユニットの各々は、到来したパルスストリームを例えば8ビット値のディジタル信号に変換するように動作する。従って、n個のディジタルストリームがADCバンク48からディジタルユニット50に至ることになる。N=80である場合、ADCサブユニットの変換レートは、全体のサンプルレートより遅い320(4×80)倍であってよい。
ストリームB、C及びDはストリームAについても同様に動作するので、重複的な説明は省略する。n=80である上記の例の場合、回路40は4つのADCバンク48の中に320個のADCサブユニットを有すると考えられてよい。
n個のディジタルストリーム群4つがディジタルユニット50に入力され、ディジタルユニット50はそれらのストリームを多重して、アナログ入力信号(電流IIN)を表す単独のディジタル出力信号を生成する。単独のディジタル出力を生成するこの考え方は概ね正しいが、実際には、並列的なADCバンクからディジタル出力信号を出力することが好ましい場合があるかもしれない。
キャリブレーションユニット(又は校正部又は調整部)52は、ディジタルユニット50からの1つ又は複数の信号を受信するように接続されており、その信号に基づいて、サンプラ42、VCO44、デマルチプレクサ46及びADCバンク46のうちの1つ以上に適用される制御信号を決定する。
図2は4相電流モードサンプラ(すなわち、多層電流モードサンプラ)42の回路図を示す。「電流モードサンプラ」は「電流制御サンプラ」、「電流ステアリングサンプラ」等と言及されてもよい。図1ではシングルエンド入力信号(電流IIN)が示されているが、例えば、共通モード干渉除去機能を発揮するように差動入力信号が使用されてもよい。すなわち、そのような差動信号を処理するために、サンプラ42、デマルチプレクサ46及びADCバンク48が回路40の中で適切に反復されることが可能であり、例えば、320個の差動ADCサブユニット又は640個のシングルエンドADCサブユニット等が必要になる。ただし、図示の簡明化のため、そのような重複的な内容は図1において省略されている。図2を参照すると、サンプラ42はそのような差動入力信号を受信するように形成されており、その差動入力信号は、差動入力信号とともに大きさが変化する電流源IINとしてモデル化されている。差動信号に起因して、サンプラ42は2つの差動入力に対する2つのマッチング部(又はマッチングセクション)54、56を事実上有する(2つのマッチング部は、2つの対応する部分或いは2つの相補的な部分である)。すなわち、セクション54には第1群のマッチング出力ストリームIOUTAないしIOUTDが存在し、セクション56には第2群のマッチング出力ストリームIOUTBAないしIOUTBDが存在し、IOUTBはバーIOUT(反転IOUT)を意味し、IOUTAはIOUTBAとペアをなし、IOUTBはIOUTBBとペアをなし、以下同様なペアが存在する。
一例として第1のセクション54に着目すると(第2のセクション56は第1のセクション54と同様に動作する)、4つのnチャネルMOSFET58Aないし58Dが存在し(すなわち、ストリーム又はパス又は経路毎に1つのMOSFETが存在し)、各自のソース端子は共通テールノード60に一緒に接続されている。
上記の電流源IINは、共通テールノード60とセクション56における対応する共通テールノード66との間に接続されている。共通テールノード60とグランド電位源との間には別の電流源IDC62が接続されており、一定のDC電流IDCを流す。4つのトランジスタ58Aないし58Dのゲート端子は、VCO54から供給される4つのクロック信号θ0ないしθ3によりそれぞれ駆動される。
上述したように、セクション56は、セクション54と構造的に類似しているので、トランジスタ64Aないし64D、共通テールノード66及び直流電流源IDC68を有する。トランジスタ58Aないし58D及び64Aないし64DはそれぞれサンプラスイッチSW1ないしSW8のように言及されてもよい。
再び背景技術として、後述するADCバンク48の動作の理解を促すために、サンプラ42の動作を説明する。
図3は、クロック信号θ0ないしθ3の概略波形を上側の図に示し、対応する3つの出力電流IOUTAないしIOUTDの概略波形を下側の図に示している(ただし、電流IOUTCは示されていない)。
クロック信号θ0ないしθ3は、4つの電圧波形としてVCO44から供給される時間インタリーブされた上昇余弦波形(レイズドコサイン波形)である。時間インタリーブ(time interleaved)は時間軸方向に複数の波形を分散させることを意味する。この例において4つのクロック信号が使用されているのはADC回路40を4相インタリーブ方式で設計していることに起因するが、別の実施形態では、入力電流信号を3つ又はそれ以上に分割するために、3つ又はそれ以上の時間インタリーブクロック信号を使用することが可能であることも認められるであろう。
クロック信号θ0ないしθ3は互いに90度位相がずれており、例えば、θ0は0度の位相であり、θ1は90度の位相であり、θ2は180度の位相であり、θ3は270度の位相であってもよい。
クロック信号θ0ないしθ3による制御の下で動作するサンプリング回路42により、出力電流IOUTAないしIOUTDは4つの電流パルス列(又は4つの電流パルスストリーム)となり、それぞれのパルス列はクロック信号θ0ないしθ3のうちの1つと同じ周期を有し、4つのパルス列全体は、1つのクロック信号の4分の1周期のタイミングにより(すなわち、1つのクロック信号のサンプリング周波数の4倍の時点により)互いにパルス列全体の中で時間インタリーブされている。
図3では、更なる理解を促すために、クロック信号θ0が太線で強調されている。
クロック信号θ0ないしθ3はサンプラ42においてそれぞれトランジスタ58Aないし58Dのゲートを制御する。トランジスタ58Aないし58Dはシーケンスの中でオン及びオフになり、トランジスタのうち何れかがオフに向かう一方次のシーケンスではオンに向かい、トランジスタのうち何れかが完全にオンになる場合には他のトランジスタは実質的にオフになるようにする。
トランジスタ58Aないし58Dを介してノード60に実質的に流れ込む全ての電流60はそのノードで電流ITAILとして生じるので、電流IOUTAないしIOUTDの合計は、常に、ITAIL=IDC-IINに実質的に等しくなっている必要がある。従って、上記のゲート制御により、トランジスタ58Aないし58Dがオン及びオフにされるシーケンスの中で電流ITAILがトランジスタ58Aないし58Dを介して流れるように制御され、従ってそれらのうちの何れかがオフに向かいながらITAILより少ない電流を流し始め、次のシーケンスではオンに向かいながらITAILより多い電流を流し始め、それらのうちの何れかが完全にオンになる場合、実質的にITAILの全体を流す(他のトランジスタは実質的にオフだからである)。
この動作の効果が図3の下側のグラフに示されている。簡明化のため、出力電流IOUTA、IOUTB、IOUTDしか示されていないが、図示されている波形のパターンは同様に継続する。クロック信号を示す上位に描かれたグラフとの比較のために、出力電流IOUTAの波形が太線で強調されている。
図3の下側に示すグラフの理解を促すため、波形θ0に3つの時点(タイミング)70、72、74が示されており、対応する3つの時点(タイミング)80、82、84が波形IOUTAに示されている。
時点70において、波形θ0はピーク値(すなわち、VDD)となり、他のクロック信号θ1ないしθ3は各自のピーク値よりかなり低い。従って、トランジスタ58Aは完全にオンであり、トランジスタ58Bないし58Dは事実上オフである。すなわち、対応する時点80において、電流IOUTAはITAILに等しく、他の電流IOUTB及びIOUTD(電流IOUTCも存在するが図示されていない)は実質的にゼロに等しい。
時点70に先行する時点72において、波形θ0はピーク値に向かって上昇しているが、ピーク値には未だ到達していない。また、時点72において、波形θ3はピーク値から下降しつつある。重要なことに、時点72において、クロック信号θ3及びθ0は等しい値を有する。従って、トランジスタ58D及び58Aは、それらのソース端子が互いに接続されているので、同程度にオンになる。時点72において、クロック信号θ1及びθ2は、互いに等しく、トランジスタ58D及び58Cがオフになることを保証できる程度に充分低い。従ってこの時点において、電流ITAILのうちの半分がトランジスタ58Dを介して流れ、電流ITAILのうちの半分がトランジスタ58Aを介して流れ、時点82により示されているように、IOUTD=IOUTA=ITAIL/2の電流が流れる。
時点74は、その時点でトランジスタ58A及び58Bがともにオンになっている点を除いて、時点72と同様である。従って、その時点84において、IOUTA=IOUTB=ITAIL/2の電流が流れる。
図4に示されているように、ITAILが変化すると、それに応じて様々経路で制御される電流パルスのサイズも変化する。しかしながら、パルスの形状は図3に示すクロック信号により依然として決定されている。
図5は、ADCバンク48に接続されるデマルチプレクサ46の構造及び動作の理解を促すために描かれたADC回路40の部分的な回路図を示す。
簡明化のため、サンプラ回路42の一部分しか描かれていない。すなわち、「プラス(plus)」セクション54のみが示されており、その「プラス」セクション54の構成要素は図5の簡明化のために省略されている。ここでは、セクション54が「プラス」の側であり、セクション56が「マイナス」の側であるが、プラス及びマイナスは相対的又は相補的な概念である。
デマルチプレクサ46に関し、出力IOUTAについてのデマルチプレクサ回路46の部分のみが示されている。同様な回路が他の7つの出力IOUTBないしIOUTD及びIOUTBAないしIOUTBDについても設けられる。
図5に示されているように、この形態のデマルチプレクサ46は、ステージ46A及び46Bという2段で形成されている。第1ステージ(又は第1段)46Aは1:Nのデマルチプレクス処理(分離)を実行し、第2ステージ(又は第2段)46Bは1:Mのデマルチプレクス処理(分離)を実行する。
ステージ46A、46Bは、サンプリング回路42のサンプリングスイッチのアレイ110と概して同様な構造を有する。すなわち、各ステージは複数のトランジスタ(この例の場合は、nチャネルMOSFET)を有し、トランジスタのソースは共通トレールノードに一緒に接続される。
サンプリング回路42及び「プラス」セクション54に関する上記の例示的な説明によれば、回路は入力電流IIN(又はITAIL)をX個の時間インタリーブされたパルス列に分割し、この例の場合X=4である。この例の場合、パルス列は出力IOUTAないしIOUTDで与えられる。サンプリング回路42は1:Xのデマルチプレクス機能を実行すると考えることが可能である。同様に、サンプラ42からの出力の各々はステージ46Aにより更に1:Nにデマルチプレクス処理され、ステージ46Aからの出力各々はステージ46Bにより更に1:Mにデマルチプレクス処理される。
図5では1つのデマルチプレス経路のみが全体的に示されている。すなわち、入力電流IINはX個の出力IOUTAないしIOUTD(この例ではX=4である)をもたらすようにデマルチプレクス処理(分離又は分割)される。これらの出力の各々はステージ46Aにより1:Nのデマルチプレクス処理に委ねられるが、最も左側の出力IOUTAに関する部分のみが図5に示されている。その結果、ステージ46Aからの出力は、出力IOUTA10ないしIOUTA1(N-1)となる。これらの出力の各々(全てのステージ46Aについての出力)は、ステージ46Bにより1:Mのデマルチプレクス処理に委ねられるが、最も左側の出力IOUTA10に関する部分のみが図5に示されている。その結果、ステージ46Bからの出力は、出力IOUTA1020ないしIOUTA102(M-1)となる。関連する出力が他のステージ48Bにより生成される。
サンプリング回路42及びデマルチプレクサ46は協働して1:Zのデマルチプレクス機能を実行し、ここでZ=X×N×Mである。この例では、X=4、N=8及びM=10である。すなわち、この例は(上述したように)1:320のデマルチプレクス処理を実行し、「プラス」の側54に320個の出力をもたらし、「マイナス」の側56に対応する320個の出力をもたらす。
図1を再び参照すると、デマルチプレクサ46からの出力信号はADCバンク48に至る。ADCバンク48は、各自の電流パルス入力の領域(又は範囲)に対応するディジタル値を生成するために使用される。
図6は、ADCバンク48の動作原理を理解するために使用される図を示す。簡明化のため、デマルチプレクサ46の1つの出力IOUTA1020しか示されておらず、それに応じてADC回路48のうち特定の出力に必要なADC回路(ADCユニット)のみが示されている。デマルチプレクサ46の出力の全てに対して、類似するADC回路48が設けられてよい。
ADC回路48は概してキャパシタンス(容量)の形態を使用している。図6に示されているように、キャパシタ150は値を変化させることが可能であり、校正(キャリブレーション)の最中又は初期設定段階の最中に値を調整することが可能である。概して、キャパシタ150は、出力IOUTA1020からの電流パルスを電圧値VOUTに変換するために使用される。すなわち、各パルスは、対象とされる各パルスの範囲(キャパシタンスの範囲)に比例する電圧までキャパシタンス150に電荷を蓄積する。これは、各電流パルスの電荷量が各自の領域(Q=∫Idt)により決定されること、及び、キャパシタ150の両端にわたって印加される電圧が、電荷量Q及び容量値C(V=Q/C)により決定されることに起因している。
回路48がリセットスイッチ152によりリセットされるまで、特定のパルスの電圧VOUTがキャパシタ150の間で保持(ホールド)される。特定のパルスに関する電圧VOUTが保持されている間に、そのアナログ出力値は、例えば逐次近似レジスタ又は逐次比較レジスタ(successive approximation register：SAR)方式のADC回路を利用して、ディジタル出力値に変換されることが可能である。この例のような差動回路の場合、VOUTの各々が各自の相補的なVOUTを有し、これらのペアが一緒に差動比較器に印加され、そのペアに対する1つのディジタル出力が出力される。
この動作モードの利点は、たとえばデマルチプレクサ46の中で遅延が生じたとしても、各パルスの電荷は、僅かに長い期間ではあるが、適切な出力をもたらす点である。この場合、パルスから生成される電圧VOUTは影響を受けないままである。これを説明するため、図6において、同じ電流パルスの2つの例154、156を考える。第1のパルス154は最小遅延しか生じていない例を示す。第2のパルス156は、例えば回路内の経路容量(又は寄生容量)に起因して、いくらかの遅延/分散が生じている例を示す。その結果、パルス156はパルス154と比較して時間的に伸びている。重要なことに、2つのパルス154、156の領域(範囲)は実質的に同じであり、従って出力電圧VOUTはいずれも同じ値になる。
図7は図6に示す回路48のサブADCユニット各々に属するSAR-ADC回路の可能な適用例を理解するための図である。SAR-ADC回路は、逐次近似レジスタ−アナログトゥディジタル変換回路である。そのような回路は、図7に示されているように、リセット(R)；サンプル(S)；1；2；3；4；5；6；7；8という形式のサブ変換処理(段階/ステップ)のサイクルを有することが可能である。サンプルサブ変換処理の各々において、処理対象の電流パルスは出力電圧VOUTに変換され、その電圧VOUTが以後の8SARサブ変換処理に対する8ビットディジタル値になる。そして、次のリセットサブ変換処理が次の電流パルスの回路を準備する。
EP-A1-2211468に示されているADC回路との異同を更に充分に理解するために、図1ないし図7の各々に関連して図9、図10、図12、図13、図17、図19、図20が後述される。
図8は図1及び図6の回路においてADCバンク48のサブADCユニットの一部として使用されてよいSAR_ADC回路の一例を示す。主要な要素は、図6に示すVOUTを取得するS/H回路170、電圧比較器180、内部DAC190、及びSAR200である。比較器180は、保持されているVOUTと内部DAC190の出力とを比較し、比較の結果をSAR200に出力する。SAR200はVOUTを近似するディジタルコードを内部DAC190に与えるように設計されている。DAC190は、SAR200から入力されたディジタルコードに基づくアナログ電圧を比較器に与える。
SAR200は、MSBがディジタル1に等しくなるように(他のビットはディジタル0になるように)初期化される。このコードはDAC190に入力され、DAC190の出力アナログ電圧が比較器180に与えられる。このアナログ電圧がVOUTより大きい場合、比較器180はSAR200をそのビットをリセットし、そうでなければをれを1に保持する。そして、次のビットが1に設定され、同じ手順(サブ変換処理)が続けられ、SAR200の全てのビットが検査されるまでこのバイナリサーチを継続する(この場合における「サーチ」又は「検査」は図7におけるサブ変換処理1ないし8の各々に対応する)。SAR200から出力される検査結果のディジタルコードは、サンプル電圧VOUTのディジタル近似であり、変換が完了すると最終的に出力される。
欧州特許出願公開第2211468号明細書
典型的には、図9Aに示されているように、そのようなSAR_ADC回路は同期モードで動作する。すなわち、位相、ステップ又はサブ変換処理(R；S；1；2；3；4；5；6；7；8)はクロック信号に同期して開始及び終了する。しかしながら、これはアナログ入力VINに依存して所定のステップで問題を招くおそれがある。例えば、(サブ変換処理の)ステップ1ないし8の各々は、DAC190の出力が収束し、比較器180がリセットを引き起こし、比較器180が判断を行うという各自自身のサブプロセスを有する。図9Aに示されているように、場合によっては、何れかのサブ変換処理(例えば、5番目)が、例えば比較器の入力電圧が非常に小さかったことに起因して(例えば、1LSBよりかなり小さかったことに起因して)、エラーを含む処理結果となり、サブ変換処理のステップを申し分なく完了するには充分な時間が無いかもしれない。入力電圧は可能性のある何れかのディジタル値のみに非常に近いので、そのような不具合は変換の処理全体のうち1つの変換ステップでのみ生じ得る。すなわち、他の全てのサブ変換処理の間、電位差は少なくとも1LSBでなければならず、他のサブ変換処理(ステップ)は各自のサブプロセスを実行する際に利用可能な時間が多すぎるかもしれない。
明らかに、エラーをもたらすサブ変換処理が多くなればなるほど、ADC回路の最終結果(ディジタルコード)に生じるエラーも大きくなる。しかしながら、全ての装置が全ての状況に対処できる程度に充分に高い供給電圧が設定されるようにすると、ほとんどの装置は必要以上に高い電圧を使用し、電力を消耗してしまう。
上記の問題のうちの1つ以上を少なくとも軽減することが望まれている。
一観点の実施の形態による混合信号回路は、
時間インタリーブ方式で動作するように形成された複数のＡＤＣユニットのアレイであって、前記複数のＡＤＣユニットの各々は、一連の時間ウィンドウの各々において、アナログ入力値を対応するディジタル出力値に変換する一連のサブ変換処理を含む変換処理を行い、前記一連のサブ変換処理に属するサブ変換処理の各々は先行するサブ変換処理の完了によりトリガを受ける、複数のＡＤＣユニットのアレイと、
コントローラと
を有し、前記複数のＡＤＣユニットのうちの少なくとも１つは、報告するＡＤＣユニットとして機能し、かつ１つ以上の監視される変換処理の各々に関し、何れか特定のサブ変換処理が対象の時間ウィンドウの間に完了したか否かを通知し、
前記コントローラは、少なくとも１つの通知を考慮し、考慮された通知に応じて前記混合信号回路を制御するように動作する、混合信号回路である。
混合信号回路における変換処理の適正化及び省電力化を図ることが可能である。
発明が適用されてもよいアナログディジタル回路を示す図。 図１に関する4相電流モードサンプラの回路図。 図2のクロック信号θ0ないしθ3に関する波形及び対応する出力電流IOUTAないしIOUTDのうちの3つの波形を示す図。 出力電流IOUTAないしIOUTDがITAILの変化とともにどのように変化するかを示す図。 デマルチプレクサの構造及び動作の説明に使用する図1の回路の部分回路図。 図1のADCバンクに属するADCユニットの動作原理の説明に使用する図。 図6に示すサブADCユニット各々に属するSAR-ADC回路の可能な適用例を説明するための図。 図1ないし図6の回路とともにサブADCユニットの一部として使用されるSAR-ADC回路の一例を示す図。 図8のSAR-ADC回路の同期モードの動作及び非同期モードの動作を示す図。Ｂは、非同期モードで動作するように形成されたASR-ADC回路の一例を示す図。 非同期モードで動作するように形成されたASR-ADC回路の一例を示す図。 (8bから6bへの)ADC分解能の減少が、サブ変換処理につき利用可能な時間の長さをどのように増やすか、及びVDD及び電力消費をどのように減らすかをテーブル形式で示す図。 実施の形態で使用する混合信号回路の概略図。 図11のADCユニットのアレイにおける時間インタリーブ動作を説明するための図。 図11の混合信号回路の一部を形成する回路を示す図。 図11の混合信号回路の一部を形成する別の回路を示す図。
＜実施の形態の概要＞
本願による実施の形態は例えば付記に示されている。より具体的な実施の形態は例えば付記のうち従属的な項に示されている。
本願の第1の形態により提供される混合信号回路は、
時間インタリーブ方式で動作するように形成された複数のＡＤＣユニットのアレイであって、前記複数のＡＤＣユニットの各々は、一連の時間ウィンドウの各々において、アナログ入力値を対応するディジタル出力値に変換する一連の(非同期の)サブ変換処理を含む変換処理を行い、前記一連のサブ変換処理に属するサブ変換処理の各々は先行するサブ変換処理の完了によりトリガを受ける、複数のＡＤＣユニットのアレイと、
コントローラと
を有し、前記複数のＡＤＣユニットのうちの少なくとも１つは、報告するＡＤＣユニット(報告ADCユニット)として機能し、かつ１つ以上の監視される変換処理の各々に関し、何れか特定のサブ変換処理が対象の時間ウィンドウの間に完了(又は少なくとも所定の範囲が完了)したか否かを通知し、
前記コントローラは、少なくとも１つの通知を考慮し、考慮された通知に応じて前記混合信号回路を制御するように動作する、混合信号回路である。
コントローラは、(電力消費)及び/又は(処理速度)及び/又は(変換精度)に関する値を所望値に又は所望値の方に近付けるように混合信号回路を制御するように動作する。これはADCユニット毎又はADCユニットのグループ毎に実行されてもよい。コントローラは、電力消費が低いこと、処理が高速であること、及び変換精度が高いことのうち望まれるものに関してバランスをとる。「バランスをとる」は、「均衡させる」、「平衡を保つ」、「比較考量する」等と表現されてもよい。コントローラは、特定の又は所定のそのような所望のバランスを達成するように設定可能である又は設定される。
そのような回路が有利であると考えられる理由は、例えば、動作パフォーマンスが所望のパフォーマンスの方に近付くように動作パフォーマンスに応じて動作を制御できるからである。そのような制御は回路の電力消費に着目してもよく、現在の電力消費を所望の電力消費の方向に向けて(例えば、消費閾値未満になるように)パフォーマンスを制御してもよい。そのような回路は変換精度に着目してもよく、現在の変換精度を所望の精度の方向に向けてパフォーマンスを制御してもよい。そのような特徴の組み合わせも考慮されており、例えば、異なる条件のバランスをとり、許容可能な電力消費及び変換精度が達成されるようにしてもよい。
そのような混合信号回路は、集積回路で使用するためのものであってもよく、異なるタイプの信号(すなわち、ディジタル信号及びアナログ信号)を処理してもよい。そのような回路はアナログトゥディジタル変換器(ADC)の全部又は一部を形成してもよい。アレイに属するADCユニットは或る順序で並べられ、例えばサブグループ又はサブアレイに組織されていてもよい。アレイは、1行以上及び1列以上の行列形式に整列又は配置された要素を有してもよい。時間インタリーブ動作は、複数のADCユニットが並列的ではあるが時間的にずれた形式で動作することを許容し、例えば、アレイに属する一連のADCユニット各々の動作が、アレイに属する先行するADCユニットに対して、システムクロック信号の1つ以上のクロックサイクルの分だけ遅延させられていてもよい。一連の複数のウィンドウが先行するウィンドウの終了の直後に始まるという意味において、各ADCユニットの一連の時間ウィンドウは連続的であってよいが、一連のウィンドウ同士の間にギャップ(又は隙間)が存在してもよい。アレイに属する一連のADCユニット各々に対する一連の時間ウィンドウは、アレイに属する先行するADCユニットに対して遅延させられていてもよい。時間ウィンドウは全て同じ長さを有していてもよい。アナログ値の各々は、受信した電荷パケット中の電荷量又は電圧振幅であってよい。出力ディジタル値は全て同じフォーマットであってもよく、例えば、それらはすべて4、6、8又は16ビット値であってもよい(或いは他の任意の整数ビット値で形成されてもよい)。
一連の連続的なサブ変換処理の各々は、サブ変換処理がシステムクロック信号とは独立して非同期方式で次々に進行するように、先行するサブ変換処理の完了によって処理開始のトリガ(契機又は動機付け)を受けてもよく、システムクロック信号は、シーケンスのうちの最初のサブ変換処理(又は最初の数個のサブ変換処理)のトリガを与えてもよいし、或いは時間ウィンドウを規定してもよい。時間ウィンドウはそのようなクロック信号に同期していてもよい。なお、一連のサブ変換処理は、サブ変換処理のシーケンスと言及されてもよい。
或るADCユニットは、対象とする時間ウィンドウの中で何れか特定のサブ変換処理が完了したか否かを示す信号を出力するという意味において、報告するADCユニット(報告ADCユニット)であってよい。そのような出力信号は、特定の1つのサブ変換処理が対象とする時間ウィンドウの中で完了した場合には1の値を有し、そうでなかった場合には別の値を有してもよい。サブ変換処理は、首尾よく終了した場合に(少なくとも所定の範囲において)「完了」したと判断されてもよく、例えばサブ変換処理に属する全ての処理が首尾よく終了した場合に完了したと判断されてもよい。例えば、混合信号回路は、時間ウィンドウ各々の終わりにADCユニット各々をリセットするように形成されてもよく、未だ首尾よく終了していない如何なるサブ変換処理も不首尾に終了するようにしてもよい。
コントローラは、通知を制御処理又は判断に使用するという意味において通知を考慮してもよく、例えば、混合信号回路(特に、ADCユニットのアレイ)の動作パフォーマンスがターゲットのパフォーマンスに合致しているか否かを判断してもよい。コントローラは、通知を分析する或いは制御を実行する場合に考慮に入れるという意味において、通知を考慮してもよい。
前記時間ウィンドウは全て同じ長さであってもよく、すなわち、その長さは、全てのADCユニット及び全ての変換について、アレイに共通にクロック信号により選択的に決定されてもよい。これは回路を全体として制御を簡易化する。
前記ADCユニットの前記時間ウィンドウは互いに同期していてもよい。個々のADCユニットに関する一連の時間ウィンドウは時間インタリーブされていてもよく、すなわち、時間ウィンドウは時間的に或る程度オーバーラップしつつ少なくとも部分的に並列的(同時に)動作するようにする。
前記アレイに属するADCユニットは、時間インタリーブ方式に対応する或る順序で並ぶように組織されていてもよい。前記ADCユニットの各々に関する一連の時間ウィンドウは、前記時間インタリーブ動作による次の順序に時間的にシフト又はオフセットされていてもよい。
前記ADCユニットのうちの全部又は一部が、報告するADCユニットとして動作していてもよい。前記コントローラは、選択的に動的な方法で、何れのADCユニットが報告ADCユニットとして動作するかを設定するように動作してもよい。例えば、ADCユニットは或る期間に限って報告ADCユニットとして動作してもよい。コントローラは、例えば、何れのADCユニットが報告ADCユニットであるかを進行しながら決定してもよく、例えば、ADCユニットの領域の中から、監視及び選択するADCユニットを必要とするアレイの部分(報告ADCユニットであるべき部分)を特定してもよい。選択的に、全てのADCユニットが同時に(すなわち、混合信号回路の通常動作として)報告ADCユニットとして動作してもよい。
前記変換のうちの全部又は一部が、監視される変換であってもよい。例えば、報告ADCユニットは、全ての変換又は一部分のみの変換を監視及び報告してもよい。コントローラは、何れの変換が監視される変換であるかを、選択的に動的な方法で設定するように動作してもよい。
前記通知のうちの全部又は一部が、考慮される通知であってもよい。例えば、コントローラは、混合信号回路の動作を制御する場合に、受信した通知の全部又は一部を考慮してもよい。コントローラは、受信した通知をグループで(まとめて)考慮してもよいし、所定の時間又は動作期間の間に受信した通知を考慮してもよい。例えば、コントローラは、アレイに属するADCユニットの各々が同数の変換を実行する期間の間に受信した通知を考慮してもよい。前記コントローラは、選択的に動的な方法で、何れの通知が考慮される通知であるかを設定するように動作してもよい。
前記コントローラは、特定の時間期間の間に提供される一群の通知を考慮し、考慮した一群の通知に基づいて前記の制御を実行するように動作してもよい。そのような一群の通知は報告ADCユニット各々に対する所定数の変換(例えば、連続した複数の変換処理)の通知を含んでもよい。前記特定の時間期間は、時間インタリーブされた時間ウィンドウのアレイ又は配置を含み、前記時間インタリーブされた時間ウィンドウのアレイは、ADCユニットのアレイに属するADCユニット毎に所定数の時間ウィンドを有してもよい。所定数は任意の正の整数であってよい。
前記コントローラは、前記ADCユニットのグループにより提供される一群の通知を考慮し、考慮した一群の通知に基づいて前記の制御を実行してもよい。ADCユニットのグループは、ADCユニットのアレイに属する一部分(サブセット)又はサブグループであってよい。例えば、ADCユニットが複数の行又は列に配置される場合、1つの行又は列(例えば、バンク)がそのようなグループを形成してもよい。
前記コントローラは、考慮する処理を実行し、少なくとも制御期間の間又は制御期間内でのみ制御を行うように動作してもよい。すなわち、コントローラは、全ての時間にわたって(常に)制御を実行する必要はなく、そのような制御を一時中断して電力/制御負担を節約又は軽減してもよい。例えば、コントローラは10％の時間にわたって制御を実行してもよいし、或いはわずか1％の時間でさえ許容されるかもしれない。前記コントローラは、前記制御期間が始まった場合に動作するように設定されてもよく、例えば、回路のパフォーマンスがターゲットのパフォーマンスからかなり逸脱した場合又は速やかに逸脱する傾向を示している場合に、より頻繁に又はより長期にわたって制御を実行してもよい。
前記コントローラは、一連のサブ変換処理毎に何れのサブ変換処理が前記特定のサブ変換処理であるかを設定するように動作してもよい。例えば、コントローラは、最後のシーケンス(最後の一連のサブ変換処理)に関し、最後から2番目のサブ変換処理を特定し、回路の制御により、終了するシーケンスのうちの少なくとも最後以外のサブ変換処理の機会を保証又は増加させてもよい。回路は、前記一連のサブ変換処理(シーケンス)のうち最後又は最後から2番目(又はそれより前の任意)のサブ変換処理が前記特定のサブ変換処理であるように設定されてもよい。
前記コントローラは、例えばディジタル出力値に求められるビット数に対して、前記一連のサブ変換処理の中にサブ変換処理が幾つ存在するかを設定するように動作してもよい。例えば、シーケンスのうち最後のサブ変換処理が前記特定のサブ変換処理であった場合、コントローラは、対象とするディジタル出力値を形成するのに必要とされる個数より1つ(又はそれ以上)多いサブ変換処理が存在するようにシーケンスを設定してもよい。回路の制御により、終了する対象のディジタル出力値を形成するのに必要な最低限のサブ変換処理の機会を保証又は増加させてもよい。
対象とする時間ウィンドウの間に、監視される変換のうち前記何れか特定のサブ変換処理が完了した場合に、変換完了信号を出力することにより、前記報告ADCユニットがそのような通知を実行するように動作してもよい。そのような信号はディジタル信号又はアナログ信号であってよい。コントローラは、そのような信号を受信するように接続されてもよいし、或いはそのような信号の数学的な加算(例えば、総和)又は論理的な組み合わせ(例えば、AND、NAND、OR、NOR)である信号を受信するように接続されていてもよい。
前記報告ADCユニットは、前記ディジタル出力値を出力することにより、そのような通知を実行するように動作してもよく、前記コントローラはそのようなディジタル出力値の全部又は一部を分析することにより前記混合信号回路を制御するように動作してよい。例えば、コントローラは、対象のディジタル出力値について周波数領域の分析を実行するように動作してもよい。コントローラは、対象のディジタル出力値の信号対雑音比(SNR)の処理又は分析を実行するように動作してもよい。
前記アレイに属する1つ以上のADCユニットに個別的に提供される供給電圧の大きさ、及び/又は前記アレイに属するADCユニットの全部又は一部に共通に提供される供給電圧の大きさを制御することにより、前記コントローラは前記混合信号回路を制御するように動作してもよい。そのような制御は、対象とする供給電圧を増加、減少又は維持することを含んでよい。例えば、供給電圧は、対象とされるADCユニットの動作速度を向上させるように増やされてもよいし、或いは対象とされるADCユニットの動作速度を減少させて電力を節約するように減らされてもよい。
前記コントローラは、前記アレイに属する1つ以上のADCユニットの電界効果トランジスタに供給されるバルク電圧の大きさを制御することにより、前記混合信号回路を制御するように動作してもよい。そのような制御は、前記バルク電圧を増加、減少又は維持することを含んでよい。例えば、バルク電圧(例えば、バルクソース電圧)は、対象とされるADCユニットの動作速度を向上させるように減らされてもよいし、或いは対象とされるADCユニットの動作速度を減少させるように増やされてもよい。これは、NMOSバルク電圧に対する適切な制御であり、PMOSバルク電圧については逆である。NMOSバルク電圧は、バルクソース電圧の増加が処理速度を減少させ、バルクソース電圧の減少が処理速度を増加させるように調整される。
可能な方法の1つは、バルク電圧を単独に又は最小限度で調整することにより電力(例えば、リーク電流或いは洩れ電流)を減らすことである。例えば、供給電圧を一定に維持する一方、バルク電圧を調整することにより、動作速度を減少させて電力を節約してもよい。バルクソース電圧が動作速度を向上させるように減らされる場合に、供給電圧を減少させて電力を節約することも可能である(事実上、高速化に或る程度逆行することになる)。
前記コントローラは、ターゲットパフォーマンスが達成されていることを将来の通知が示す傾向を持つように、対象としている通知に基づいて前記混合信号回路を制御するように動作してもよい。すなわち、そのような制御は、処理を行いながら(例えば、フィードバックによりループを制御しながら)実行され、現在の通知を用いて将来の動作を制御する。
前記ターゲットパフォーマンスは、前記アレイに属する1つ以上のADCユニットにより消費される電力の目標値を示してもよく、及び/又は、前記特定のサブ変換処理が対象とする時間ウィンドウ内で完了したことを示す考察対象の通知の目標割合を示してもよい。例えば、コントローラは、可能な限り電力を節約するように供給電圧を減らす一方、十分な数の報告ADCユニットが十分に一貫して又は頻繁に通知を発行するように、動作してもよい。例えば、コントローラは、可能な限り電力を節約するように供給電圧を減らす一方、全てのADCユニットが各自の変換処理を十分に一貫して又は頻繁に完了するように、動作してもよい。通知が十分に一貫して又は頻繁に発行されるか否かを決定するように、閾値が使用されてもよい。
前記コントローラは、少なくとも考察対象の通知をもたらしたADCユニットに関する制御を実行するように動作してもよい。例えば、コントローラは、たとえいくつかのADCユニットのみが報告ADCユニットであったとしても、全てのADCユニットについて制御を実行してもよい。コントローラは報告ADCユニットでない非報告ADCユニットについて(例えば、非報告ADCユニットのみについて)制御を実行してもよい。
前記コントローラは、一連のサブ変換処理に関する最後のサブ変換処理が各自のディジタル出力値に寄与しているか否かを設定するように動作してもよい。例えば、8ビットディジタル値が望まれる場合、一連のサブ変換処理(シーケンス)について8つのサブ変換処理を必要とするが、それでもシーケンスは9つのサブ変換処理を含んでいてもよい。コントローラは、そのような場合、シーケンスに関する最後のサブ変換処理が各自のディジタル出力値に寄与しないように、ADCユニットを設定してもよい。混合信号回路は、シーケンスに関する最後のサブ変換処理が、各自のディジタル出力値に寄与しないように形成されてもよい。
シーケンス(一連のサブ変換処理)のうちの全部又は一部のサブ変換処理は、考察されるディジタル出力値の対応するビット値を生成してもよい。前記サブ変換処理は、逐次近似処理であってもよい。前記ADCユニットは、非同期ADCユニットであってもよい。ADCユニットのアレイは、少なくとも8、16、32、64又は128個のADCユニットを含んでもよい。
本願の第2の形態により提供される混合信号回路は、
入力アナログ値をnビットディジタル値に変換するための一連の時間ウィンドウの各々で動作する(選択的に非同期の)ADCユニットであって、変換の各々は一連のn個のサブ変換処理を含み、一連のサブ変換処理(シーケンス)に属するサブ変換処理の各々は先行するサブ変換処理によりトリガを受け、該ADCユニットは、対象とする時間ウィンドウの間に前記シーケンスに属する所定の処理が完了する毎に変換完了信号を出力する、ADCユニットと、
前記変換完了信号を受信するように接続され、受信した変換完了信号に応じて当該混合信号回路の動作を制御するように動作するコントローラと
を有する混合信号回路である。
前記コントローラは、前記時間ウィンドウの各々について変換完了信号が受信されたか否かに応じて、混合信号回路を制御するように動作してもよい。混合信号回路はそのようなADCユニットを複数個有していてもよく、コントローラは複数のADCユニットから変換完了信号を受信するように接続されていてもよい。変換完了信号がADCユニット(各々)についての時間ウィンドウ各々の間に受信されたか否かに依存して、コントローラは混合信号回路の動作を制御するように動作してもよい。
本願の第3の形態により提供される混合信号回路は、
アナログ入力値を対応するディジタル出力値に変換するための一連の時間ウィンドウの各々で動作するADCユニットであって、変換の各々は一連のサブ変換処理を含み、一連のサブ変換処理の各々は先行するサブ変換処理の完了によりトリガを受ける、ADCユニットと、
コントローラと
を有し、1つ以上の監視される変換処理の各々に関し、何れか特定のサブ変換処理が対象の時間ウィンドウの間に完了したか否かを通知するように動作し、
前記コントローラは、そのような通知に応じて前記混合信号回路を制御するように動作する、混合信号回路である。
本願の第4の形態により提供される混合信号回路は、
複数のADCユニットであって、各々のADCユニットは、アナログ入力値を各自のディジタル出力値に変換するように動作し、変換の各々は一連の逐次近似処理を含む(逐次近似処理の各々は、対象とするディジタル出力値のうち対応するビット値を生成する)、複数のADCユニットと、
コントローラユニットと
を有し、少なくとも1つのADCユニットは、変換における所定数の逐次近似処理が完了した場合に、完了信号を出力するように動作し、
前記コントローラユニットは、少なくとも1つの完了信号に応じてシステムを制御するように動作する、混合信号回路である。
本願の第5の形態により提供される混合信号回路は、
アナログ入力値を各自のディジタル出力値に変換するように動作するADCユニットであって、変換の各々は一連の逐次近似サブ変換処理を含み、逐次近似サブ変換処理の各々は、対象とするディジタル出力値のうち対応するビット値を生成する、ADCユニットと、
コントローラユニットと
を有し、前記ADCユニットは、各々の変換に関するパフォーマンスを通知するように動作し、
前記コントローラユニットは、前記通知に応じて混合信号回路を制御するように動作する、混合信号回路である。
ADCユニットは、動作がクロック信号に同期している同期ADCユニットであってもよく、ADCユニットは、変換の各々について、サブ変換処理が完全に完了したか否かを通知するように動作してもよく、制御ユニットは前記通知に応じて混合信号回路を制御するように動作してもよい。より好ましい形態では、ADCユニットは非同期ADCユニットであり、非同期ADCユニットの動作は、変換のうちの最初の1つ以上のみがクロック信号に同期しているが、その他はクロック信号に同期していない。その場合の以後の処理はクロック信号とは独立して次々に引き起こされる。
本願の第6の形態により提供されるアナログディジタル変換器は、本願による混合信号回路の何れか任意の形態の混合信号回路を有する。
本願の第7の形態により提供される集積回路又はICチップは、本願による混合信号回路の何れか任意の形態の混合信号回路、又は、本願の第6の形態によるアナログディジタル変換器を有する。
本願による更なる形態は、本願の実施の形態による上記の混合信号回路に対応する方法の形態(混合信号回路を制御する方法)を含む。上記の装置(回路)の形態に関する選択的な特徴は、方法の形態にも等しく適用されてよい。
＜実施の形態の詳細な説明＞
添付図面を参照しながら一例として実施の形態を説明する。
図9A(A)の方法に付随する問題に対処する方法の1つは、非同期モードでADC回路を動作させることであり、その場合に、サブ変換処理(ステップ)1ないし8は次々に実行されるが、先行する処理が完了した場合に限って次に進行する。「非同期」は8つのサブ変換処理の1つ1つの処理期間が一定していないことを意味する。「同期」は8つのサブ変換処理の1つ1つの処理期間が一定していることを意味する。変換処理の全体は、一連のサブ変換処理により形成され、全体の変換処理の各々及びサブ変換処理の各々(ただし、リセットR及びサンプルSを除く)について独立に時間割りがなされている。これは、完了したサブ変換処理の各々はエラーを伴わない利点を有するが、変換処理の全体が完了する時点がまちまちであるという欠点を有する。
例えば、図9A(B)に示されているように、サブ変換処理各々が完了した場合、或いは最後のサブ変換処理のような特定のサブ変換処理が完了した場合に限って、ADC回路は、変換完了(Conversion Complete：CC)信号を発行するように形成されていてもよい。更に、(図9Aに示すような例の場合)8つのサブ変換処理に利用可能な時間の中で、最後の変換完了(CC)信号が受信されるかもしれないし、或いは受信されないかもしれない(すなわち、1つも受信されないかもしれない)。すなわち、ほとんどの非同期変換はより高速であるので、処理の全体は一般に同期変換の場合より高速であり(時間を浪費しない)、DACコードは1度に1つ使用可能であるので、バイナリサーチの際に1つの「遅い」サイクルが存在する可能性があり、ただ1つのコードが入力電圧に非常に近い。しかしながら、全てのデバイスが全ての条件を完了する程度に充分に供給電圧が高い場合、ほとんどのデバイスは必要以上に高い電圧を有することになり、電力を浪費してしまう。
図9Bは図8に関連して描いた回路図であり、図9A(B)と同様に非同期モードで動作するように形成されている。図8との主な相違点は、「判断終了」の信号が比較器180から論理部210に出力され、次のサブ変換処理(ステップ)が何時実行されてよいかを決定する点である。論理部210は当然に回路の他の要素を制御してもよい。更に、変換完了(CC)信号は、最後のサブ変換処理が完了した場合に発行又は提供される。
発明者等にとっての従来技術及び背景技術とは異なり、実施の形態で使用される技術は(上記の非同期モードで使用される場合)次のように説明されてよい。これらの技術は、単なる一例として、図1ないし図8の回路とともに説明され、回路の上流側又はアップストリームから受信した時間インタリーブされたパルス(例えば、図7)に基づいて、時間インタリーブされた形式で動作するサブADCユニットのアレイが存在する。簡明化のため、そのようなサブADCユニット又は回路は、単にADCユニットのように言及されてもよく、ADCユニットの各々は図9Bの回路のように非同期モードで動作する。更に、図1で使用されている参照番号が以下の説明においても再使用され、理解を促している。
第1の技術は、図1の回路のサブADCユニットの全てからの変換完了(CC)信号(最後のサブ変換処理のような特定のサブ変換処理が完了した場合に発行されるCC信号)を利用して、VDD(及び/又はVTHを制御するためのバルクバイアス)を制御し、電力消費を減らすことである。これは、アナログ回路に対する適応供給電圧(Adaptive Supply Voltage：ASV)機能を発揮する。
制御されるべきVDDはチップのシステムVDDとすることがか可能であり、システムVDDはサンプリング回路42に影響するだけでなくデマルチプレクサ46及びADCユニット48にも影響を及ぼす。しかしながら、これは高速処理が必要とされる場合であってかつ電力のほとんどが散逸してしまう場合であるので、ADCユニット48のアレイだけのためにVDDを制御することが好ましい。更に、これはADC40の全体的な出力にノイズ又は歪みを導入するかもしれないので、サンプリング回路42のサンプリング時間に影響を及ぼしてしまうほどシステム全体のVDDを変動させることは好ましくない。
ADCユニットは、高い供給電圧(VDD)とともに高速に動作し、逆に、低い供給電圧では低速化する。実施の形態に関する一般的な概念は、ADCユニットの全部(又は一部)からのCC信号を検査し、それらのうちの1つ以上がCC信号の不存在(利用可能な時間の中でNビット変換を完了していないこと)を示し始めるまで、VDDを減少させることである。例えば、ADCユニットの全部(又は一部)からのCC信号は、ラッチ及びNANDゲートを介して(あるいは時間インタリーブされた信号を収集しながら)コントローラへ供給され、何らかのCC信号が欠如している場合に、コントローラが信号を受信するようにすることが可能である。
図1に関連する回路において、(複数のサブ変換処理により完成する)変換の全体に利用可能な時間は、システムクロック信号により設定され、例えばそのような時間は図9A(A)に示されており、図9A(B)及び図9Bの非同期ADCユニットにおいても同様である。
特定のADCユニットはその変換を概ね完了し、CC信号を早期に発行する場合、そのユニットは「高速又はファースト(fast)」ユニットと考えられてよく、電力を節約するためにVDDを減らす余地がある(及び利用可能な時間ウィンドウを多く使用するまで、処理を低速化してもよい)。
逆に、特定のADCユニットが「低速又はスロー(slow)」ユニットであった場合、(一定の時間ウィンドウが存在しない場合)概して変換を後に終了し、CC信号を後に発行することになる。所与の固定された時間ウィンドウにおいて、そのような「低速」ADCユニットは、一般に、その変換を完了して時間ウィンドウの終了間際にCC信号を発行するか、或いは、変換を完了できずCC信号を発行しない(サブ変換処理の全てが完了してはおらず、従って出力ディジタル値がLSBでエラーを有し、状況が悪い場合には、LSBより上位のビットでもエラーを招いてしまう)。すなわち、時間ウィンドウは次々と連続的に処理されるように形成され、「低速」ADCユニットが特定のウィンドウの終了までにサブ変換処理を完了しなかった場合、そのADCユニットはそれでもリセットされ、次の変換に備えるように形成される。そのような「低速」ユニットに関し、変換をほぼ完了して利用可能な時間ウィンドウの中でCC信号を発行するまで、VDDを増加させて処理を高速化することが可能である。
すなわち、CC信号を出力していないADCユニットの数を減らすようにVDDを上昇させることが可能であるし、或いはその数が増えるようにVDDを低下させることも可能である。時折のLSBエラーは全体的なADC40のSNRにほとんど又は全く影響しないかもしれないし、(VDDを減少させることによる)電力消費の節約を図るために時折のCC信号の不存在が許容される。上記の説明はさておき、ADCユニット毎に(個別に)又はグループ(例えば、バンク群)に属するADCユニットに共通して(全体的に一緒に)、VDDは制御/調整されることが可能である(当然に、グループは、アレイのうちのサブグループ(一部)又はアレイ全体を含む)。また、ADCユニット内のトランジスタの基板電圧又はバルク電圧(bulk voltage)が、ADCユニット毎に個別に或いはADCユニットのグループ全体的に共通して(VDD制御を伴って又は伴わずに)制御/調整されてもよい。バルク電圧の調整は、対応するトランジスタの閾電圧VTHを制御することになり、従ってトランジスタの動作速度を制御することになる。
本技術を利用するADC回路40がICチップ上の集積回路として実施される例を考察すると、そのような技術はVDDをチップ毎に変えることを可能にし、例えばプロセス変動及び/又は温度変動を考慮できるようにする。CCの監視及びVDDのアップ/ダウン調整(増減制御)は、ADC回路40の動作を中断させることなくその際中に実行される可能であり、例えば温度変動や経時変動を補償することが可能である。
第2の技術は、変換処理を早期に停止することによりADC分解能を減らすものである。例えば、8bのADCは、僅かなSNRの減少をもたらすだけで、7b又は6bの分解能で動作することが可能である。しかしながら、このように少数のサブ変換処理を終了させる必要があった場合でも(すなわち、最後のサブ変換処理よりも早期の段階でCC信号が発行される)、使用されるVDDを低下させることが可能である。
例えば、図10を参照すると、分解能を低下させることが、サブ変換処理に利用可能な時間の長さをどのように増加させるかが示されている(分解能が8bから6bへ低下すると、サブ変換処理に利用可能な時間は250ピコ秒から333秒へ増えている)。従って、供給電圧VDDが(0.8ボルトから0.7ボルトへ)低減され、回路が処理を低下させたとしても、必要な数の変換を利用可能な時間内に実行することができる。これに応じて電力消費が(5.12から2.94へ)大幅に減少していることも示されている(電力消費は互いに比較される値Pにより簡易に示されている)。これもチップ毎、アプリケーション毎(すなわち、顧客毎或いはカスタマ毎)に制御できる。
なお、図9A(A)と比較しながら図9A(B)が示されており、サブ変換処理1ないし8(すなわち、実際の逐次近似処理)が非同期に実行されている様子が示されている。すなわち、リセットR及びサンプルSの処理は同期して実行され、実施の形態でもそのように理解されてよい。言い換えれば、(例えば、VDD及び/又はバルク電圧を制御することで)より高速化又は低速化するように制御されるサブ変換処理は、実際の逐次近似処理の部分である。従って、例えば図10に示す例の場合、平均的な時間は、逐次近似のサブ変換処理についての時間であり、これらの処理に2nsを加えた時間を利用できることが仮定されている。
以下、実施の形態の詳細を考察する。
ADCユニットの全てがCC信号を発行するように設定されないようにすることが可能であり、或いは一部のADCユニット(群)が常に(どの時点でも)CC信号を発行するようにコントローラが制御することも可能である。更に、コントローラは、提供されたCC信号のうち一部のCC信号のみを使用/考慮してもよく(処理に織り込んでもよく、分析してもよく、考慮に入れてもよい)、例えば或る一部のCC信号をそれ以外と比較することが可能である。これは、「問題のある部分(trouble area)」を特定して着目することを可能にする。一部のADCユニット(群)は1つのサブADCユニットとすることも可能であり、例えば、「最悪であるもの」であってもよく、これは例えば起動時又は動作中に検出することが可能である。
ADCユニット毎に、一部のADCユニット(群)毎に又は全てのADCユニットについて全体的にVDD/バルク電圧を制御することも可能である。更に、制御は連続的に実行されてもよいし、或いは時々実行されてもよく、例えば制御期間中に実行されてもよい。
CC信号が発行されるまで、サブ変換処理の個数が(例えば、コントローラにより)設定可能又はプログラミング可能であるように、ADCユニット又はADCユニットのアレイを設定/制御することも可能である。例えば、ADC分解の制御と電力消費の制御とを組み合わせて、CCが6、7又は8になるまでサブ変換処理の数を制御してもよい。
同様に、変換処理の最後に「ダミー(dummy)」のサブ変換処理を追加することも可能である。例えば、8b変換を実行する場合に、LSBについて時折の(occasional)エラーしか許容しない9b変換処理を行うように、VDDを調整することが可能である。これは誤りのない(エラーフリー)8b変換に先行するマージンを含む有効な1サイクルをもたらし、これは多くのアプリケーションで重要になり得る。当然に、電力消費のコストも改善される。
理論上の別の可能性は、「長い」サブ変換処理の後に処理を止めることであり、これは、最終的に意図されている出力値に判定状態が非常に近い場合に、長いサブ変換処理が生じることを仮定している。しかしながら、これは、「長い」サブ変換処理を検出することが実際には非常に困難であるという問題があり、長いといっても他のサブ変換処理と比較してかなり長いわけではなく、典型的には滅多に遭遇しないからである(例えば、100のうちの1つ、1000のうちの1つ、或いは10000のうちの1つでさえあり得る)。
なお、上記の説明はCC信号に着目しているが、ADCユニットのパフォーマンス(性能)を例えばコントローラに通知することは、ADCユニットにとって有用なことである。別の例は、例えばADCユニットがどのように制御されるべきかに依存して、ADCユニットの全部又は一部のディジタル出力値を個別的又はグループ的に分析することである。そのような分析はSNR(信号対雑音比)の値又はその他の類似する量を決定することが可能である。例えば、SNR値が過剰に低すぎることが判明した場合、SNR値を改善するためVDDが増やされてもよいし、逆の場合には逆の処理がなされてもよい。バルク電圧変動についても同様な考察がなされてよい。
図11は実施の形態を利用する混合信号回路300を示す。混合信号回路300はADCユニット320のアレイ310及びコントローラ330を有する。
ADCユニット320は、時間インタリーブ方式で動作するように形成され、ADCユニットの各々は、一連の時間ウィンドウのうちの各々において、アナログ入力値を対応するディジタル出力値に変換し、変換処理は図9A(B)に示すような一連のサブ変換処理を含み、一連のサブ変換処理に属するサブ変換処理の各々は先行するサブ変換処理の完了により処理開始のトリガを受ける。
ADCユニット320のうちの少なくとも1つは、報告するADCユニット(報告ADCユニット)として機能し、かつ1つ以上の監視される変換処理の各々に関し、何れか特定のサブ変換処理が対象の時間ウィンドウの間に完了したか否かを通知するように動作する。
報告ADCユニット320は、対応する時間ウィンドウの中で各自の変換を終了したことを示すCC信号を変換毎に出力するように動作する(或いは、CC信号のトリガを与える(CC信号の発行を引き起こす)少なくとも特定のサブ変換処理毎に出力するように動作する)。
通知はCC信号340又はディジタル値350のうちの全部又は一部を含んでよい。コントローラは、少なくともそのような通知を考慮又は使用し、考慮された通知に応じて回路を制御するように動作する。
図11では、説明の便宜上、全てのADCユニット320が、回路300の動作に応じてそのような報告ADCユニットとして動作するように示されている。更に、説明の便宜上、コントローラ330は受信した通知の全てを考慮して動作するように設定されることが仮定されているが、それらのうちの一部分のみを考慮するように設定されていてもよい。一実施形態において、コントローラ330は、例えば動的な方式に基づいて、何れの通知を考慮するかを決定するように形成されていてもよく、例えばADCユニット320のうち「問題のある」ADCユニット群を特定してもよい。
更に、一実施形態において、コントローラ330は、何れのADCユニット320が報告ADCユニットであるか、及びそのようなADCユニット320が報告ADCユニットとなるのは何時か等を制御する(すなわち、動的に制御する)ように形成されてもよい。更に、コントローラ330は、ADCユニット320の動作を制御するのは何時であるかを制御するように形成されてもよく、例えば制御期間の間に限って制御を実行してもよい。
更に、一実施形態において、コントローラ330は、何れのADCユニット320のサブ変換処理がCC信号の発行を引き起こすか(トリガを与えるか)、及びADC320が変換毎にいくつのサブ変換処理を実行すべきかを制御するように形成されていてもよい。コントローラ330は、何れのADCユニットのサブ変換処理が出力ディジタル値に寄与するかを制御するように形成されていてもよい。
図11に示されているように、ADCアレイ310及びADCユニット320の関するそのような制御は、ADCアレイ310に入力されるコントローラ330からの出力信号により行われる。この制御はADCユニット320毎、ADCユニット320の一部分又はグループ毎に実行されてもよい。当然に、制御はアレイ310の全体に対して共通に行われてもよい。
図12はADCユニット320のアレイの時間インタリーブ動作を説明するための図を示し、アレイはそのようなADCユニットをN個有することが仮定されている。Nの値は例えば8、16、32、64、128、256、320、512、640若しくはそれらの間の任意の値又はそれらより大きな任意の値であってよい。
ADCユニット320の各々についてタイムライン又は時系列が存在するが、最初の2つ(ADCユニット1及びADCユニット2のラベルが付されている)及び最後の1つ(ADCユニットNのラベルが付されている)しか明示的には示されていない。更に、第1のADCユニット320(ADCユニット1)については、3つの連続する時間ウィンドウにはAないしCのラベルが付されており、図示のタイムライン上に出現する範囲内で他のADCユニットに対して同様にラベルが付された対応する時間ウィンドウも示されている。
そして、アレイのための時間ウィンドウAは、最初に始まるADCユニット1の時間ウィンドウAとともに時間インタリーブされ、アレイに属する別のADCユニット320についての時間ウィンドウAは、ADCユニットNに至るまで順番に1つ分ずつ時間的にずらされている。この例の場合、時間インタリーブは均等になされ、あるADCユニット320から次のADCユニットまでアレイを横切る順番に、対応する時間ウィンドウの間には同じ遅延時間が存在する。例えば、アレイのうちの最後のADCユニット320(ADCユニットN)に対する時間ウィンドウAが始まった直後に、ADCユニット1の次の時間ウィンドウBが始まっている。
これを考慮に入れて、対応する時間ウィンドウAのアレイのために必要な時間が図12に示されており、これはアレイ変換サイクル(すなわち、完全なアレイ310のためのADCユニット320毎の変換を含む)と考えられてよい。コントローラ330は、例えば、アレイ変換サイクルに基づく観点から、CC信号のような通知を考慮に入れてもよい。
図12の時間ウィンドウの中で星印は、例えばADCユニット320に関してCC信号が発行されてよい時点を示し、例えば、図11と同様に全てが動作するように形成されることが仮定されていてもよい。ADCユニットNの場合、概して、CC信号は時間ウィンドウの比較的早期に発行されており、ADCユニット320は「高速」ADCユニットと考えられてよい。逆に、ADCユニット2は概してCC信号を発行せず、ADCユニット320は「低速」ADCユニットと考えられてよい。ADCユニット1は概して時間ウィンドウの各々について時間ウィンドウの終了間際にCC信号を発行し、ADCユニット320は「OK」である(又は「最適化された」)ADCユニットと考えられてよい。ADCユニットの処理速度のそのような差異は、閾値電圧(VTH)の変動のようなADCユニットのトランジスタの構造及びプロセスに関する変動に起因しているかもしれない。
可能な方法の1つは、ADCユニット1に関して示されているようにADCユニット2さえも動作するまで、アレイ310の全体についてVDDを増加させる(又はバルク電圧を調整する)ことである。これは(例えば、共通するVDD及び/又はバルク電圧のような)アレイ310を制御する仕方の観点からは有利であるかもしれないが、電力消費の観点からは有利ではなく、例えば、複数のADCユニット320を「高速」に動作させるように、VDDがアレイ全体について高めに設定されなければならない。
可能な別の方法は、ADCユニットの全てがADCユニット1に示すように動作するまで、ADCユニット320毎にVDDを調整する(又はバルク電圧を調整する)ことである。更に別の可能な方法例は、ADCユニットがADCユニット1に示すように動作するまで、ADCユニット320毎にではあるが、「低速」ADCユニットについてのみVDD(又はバルク電圧)を調整することである。ADC分解能の変動を考慮する場合には、上記の技術に関連して他の多くの制御方法も可能であることが認められるであろう。当然にそのような制御方法も上述したようにADCユニット320のサブグループ毎に行われてよい。
図13は混合信号回路300の一部をなす回路400を示す図である。コントローラ330に加えて、回路400はラッチユニット410及びNANDユニット4200を有する。
図13に示されているように、可能な一例は、ADCユニット320の全部又は一部(グループ又は群)からのCC信号がラッチユニット410に入力され、CC信号を一緒に収集して同期するようにすることであり、そうでない場合、CC信号は時間インタリーブ方式で発行される。同期したCC信号はNANDユニット420に入力され、対象とする1つ以上のADCユニット320が対象とする(アレイ異変感サイクルの)時間ウィンドウの中で信号を発行しない場合に限って信号(NAND出力信号)を出力する。その信号は図13において「グループCC不存在」信号として示されており、コントローラに入力されている。
コントローラは、対象とするADCユニット320のグループ(グループはアレイ全体であってもよい)についてのVDD及び/又はバルク電圧を(アレイ310に至る信号を介して)制御(調整)し、「グループCC不存在」信号を発行しにくくする、すなわち対象とする全てのADCユニット320に、各自の時間ウィンドウの中で各自の変換を完了させるように形成されてもよい。そのような制御は例えば「グループCC不存在」信号がどの程度頻繁に受信されるかに基づいていてもよい。当然に、ADCユニット320のグループがアレイ310の一部分であった場合でさえ、VDD及び/又はバルク電圧の制御は、それにもかかわらずADCユニット320の多数又は全部に適用されてもよい(そのグループ(一部分)は、より大きな部分のパフォーマンスのインジケータとして機能する)。
当然に、そのような制御は、各自の時間ウィンドウの中で各自の変換を完了する又は完了しないADCユニット320の数を、許容範囲内(例えば、2つの閾値の範囲内)に納める又は止める傾向をもたらすように実行される。上述したように、所定のレベル(低いレベル、或る程度の低いレベル)のLSBエラー等を許容することが可能である。
更に、CC信号に関連する論理機能部は、全ての変換が完了したことを検査してもよく、変換が完了した場合に(conversion complete：CC)、(NANDユニット420ではなく)ANDユニットがハイ(高)になることを要する。実施形態の詳細は当然に様々な信号及びコントローラの設定等に依存し、実施形態に応じて異なってよい。
図14は混合信号回路300の一部をなす回路500を示す図である。コントローラ330に加えて、回路500はラッチユニット510及びSNRユニット520を有する。
図14に示されているように、可能な一例は、ADCユニット320の全部又は一部からのディジタル信号がラッチユニット510に入力され、ディジタル信号を一緒に収集して同期するようにすることであり、そうでない場合、ディジタル信号は時間インタリーブ方式で発行される。同期したディジタル信号はSNRユニット520に入力され、SNRユニット520はそれらのディジタル信号のSNRを示す信号を出力する。その信号は図14において「グループSNR」信号として示されており、コントローラに入力されている。
コントローラは、対象とするADCユニット320のグループ(グループはアレイ全体であってもよい)についてのVDD及び/又はバルク電圧を(アレイ310に至る信号を介して)制御(調整)し、「グループSNR」信号が高い又は低いSNR値を示す傾向を持たせ、すなわち対象とする全てのADCユニット320に、各自の時間ウィンドウの中で各自の変換を完了させるように形成されてもよい。そのような制御は例えば一連のグループSNR信号に基づいていてもよく、例えば一連のSNR値に基づいていてもよい。
当然に、ADCユニット320のグループがアレイ310の一部分であった場合でさえ、VDD及び/又はバルク電圧の制御は、それにもかかわらずADCユニット320の多数又は全部に適用されてもよい(そのグループ(一部分)は、より大きな部分のパフォーマンスのインジケータとして機能する)。
上記の説明から明らかであるように、混合信号回路300はADCユニット320のアレイを有するが、(報告ADCユニットとして機能する)単独のADCユニット320から受信した通知に基づいてそのような単独のADCユニット320を制御することも可能である。すなわち、ADCユニット320は、グループで制御されてよいことに加えて、完全に個別的に制御されてもよい。上記の説明はそのように理解できる。
実施の形態による回路はアナログディジタル変換器の一部を形成してもよい。実施の形態による回路は集積回路として実現されてもよく、例えばICチップ上に実現されてもよい。実施の形態は、上述したような集積回路及びICチップ、そのようなICチップを有する回路基板、通信ネットワーク(例えば、インターネット光ファイバネットワーク及び無線ネットワーク等)、そのような回路基板を有するネットワークのネットワーク機器等に拡張されてもよい。
実施の形態は本願の範囲内において他の様々な形態で実現されてよい。
＜付記＞
以上の実施の形態に関し、更に以下の付記を開示する。
（付記１）
混合信号回路であって、
時間インタリーブ方式で動作するように形成された複数のＡＤＣユニットのアレイであって、前記複数のＡＤＣユニットの各々は、一連の時間ウィンドウの各々において、アナログ入力値を対応するディジタル出力値に変換する一連のサブ変換処理を含む変換処理を行い、前記一連のサブ変換処理に属するサブ変換処理の各々は先行するサブ変換処理の完了によりトリガを受ける、複数のＡＤＣユニットのアレイと、
コントローラと
を有し、前記複数のＡＤＣユニットのうちの少なくとも１つは、報告するＡＤＣユニットとして機能し、かつ１つ以上の監視される変換処理の各々に関し、何れか特定のサブ変換処理が対象の時間ウィンドウの間に完了したか否かを通知し、
前記コントローラは、少なくとも１つの通知を考慮し、考慮された通知に応じて前記混合信号回路を制御するように動作する、混合信号回路。
（付記２）
前記時間ウィンドウの各々が全て同じ長さを有し、前記長さは、前記アレイに共通するクロック信号により選択的に決定される、付記Ａ１に記載の混合信号回路。
（付記３）
前記ＡＤＣユニットの前記時間ウィンドウが互いに同期し、及び/又は個々のＡＤＣユニットに関する一連の時間ウィンドウが時間インタリーブされている、付記Ａ１又はＡ２に記載の混合信号回路。
（付記４）
前記アレイに属するＡＤＣユニットが或る順序で並んでおり、前記ＡＤＣユニットの各々に関する一連の時間ウィンドウは、前記時間インタリーブによる動作による次の順序にシフトされている、付記Ａ１〜Ａ３の内の何れか１項に記載の混合信号回路。
（付記５）
前記ＡＤＣユニットのうちの全部又は一部が、報告するＡＤＣユニットとして動作する、付記Ａ１〜Ａ４のうちの何れか１項に記載の混合信号回路。
（付記６）
前記コントローラは、選択的に動的な方法で、何れのＡＤＣユニットが報告するＡＤＣユニットとして動作するかを設定するように動作する、付記Ａ１〜Ａ５の内の何れか１項に記載の混合信号回路。
（付記７）
前記変換のうちの全部又は一部が、監視される変換である、付記Ａ１〜Ａ６のうちの何れか１項に記載の混合信号回路。
（付記８）
前記コントローラは、選択的に動的な方法で、何れの変換が監視される変換であるかを設定するように動作する、付記Ａ１〜Ａ７の内の何れか１項に記載の混合信号回路。
（付記９）
前記通知のうちの全部又は一部が、考慮される通知である、付記Ａ１〜Ａ８の内の何れか１項に記載の混合信号回路。
（付記１０）
前記コントローラは、選択的に動的な方法で、何れの通知が考慮される通知であるかを設定するように動作する、付記Ａ１〜Ａ９の内の何れか１項に記載の混合信号回路。
（付記１１）
前記コントローラは、特定の時間期間の間に提供される一群の通知を考慮し、考慮した一群の通知に基づいて前記の制御を実行する、付記Ａ１〜Ａ１０の内の何れか１項に記載の混合信号回路。
（付記１２）
前記特定の時間期間が、時間インタリーブされた時間ウィンドウの配置を含み、前記時間インタリーブされた時間ウィンドウの配置は、ＡＤＣユニットのアレイに属するＡＤＣユニット毎に所定数の時間ウィンドを有する、付記Ａ１１に記載の混合信号回路。
（付記１３）
前記コントローラは、前記ＡＤＣユニットのグループにより提供される一群の通知を考慮し、考慮した一群の通知に基づいて前記の制御を実行する、付記Ａ１〜Ａ１２の内の何れか１項に記載の混合信号回路。
（付記１４）
前記コントローラは、考慮する処理を実行し、少なくとも制御期間の間又は制御期間内でのみ制御を行う、付記Ａ１〜Ａ１３の内の何れか１項に記載の混合信号回路。
（付記１５）
前記コントローラは、前記制御期間が始まった場合に設定されるように動作する、付記Ａ１４に記載の混合信号回路。
（付記１６）
前記コントローラは、一連のサブ変換処理毎に何れのサブ変換処理が前記特定のサブ変換処理であるかを設定するように動作する、付記Ａ１〜Ａ１５の内の何れか１項に記載の混合信号回路。
（付記１７）
前記一連のサブ変換処理のうち最後又は最後から２番目のサブ変換処理が前記特定のサブ変換処理である、付記Ａ１〜Ａ１６の内の何れか１項に記載の混合信号回路。
（付記１８）
前記コントローラは、前記一連のサブ変換処理の中にサブ変換処理が幾つ存在するかを設定するように動作する、付記Ａ１〜Ａ１７の内の何れか１項に記載の混合信号回路。
（付記１９）
対象とする時間ウィンドウの間に、監視される変換のうち前記何れか特定のサブ変換処理が完了した場合に、変換完了信号を出力することにより、前記報告するＡＤＣユニットが通知を実行するように動作する、付記Ａ１〜Ａ１８の内の何れか１項に記載の混合信号回路。
（付記２０）
前記報告するＡＤＣユニットは前記ディジタル出力値を出力することにより通知を実行するように動作し、前記コントローラは該ディジタル出力値の分析に基づいて前記混合信号回路を制御するように動作する、付記Ａ１〜Ａ１９の内の何れか１項に記載の混合信号回路。
（付記２１）
前記アレイに属する１つ以上のＡＤＣユニットに個別的に提供される供給電圧の大きさ、及び/又は前記アレイに属するＡＤＣユニットの全部又は一部に共通に提供される供給電圧の大きさを制御することにより、前記コントローラは前記混合信号回路を制御するように動作する、付記Ａ１〜Ａ２０の内の何れか１項に記載の混合信号回路。
（付記２２）
前記混合信号回路を制御する際に、対象とする供給電圧を増加、減少又は維持する、付記Ａ２１に記載の混合信号回路。
（付記２３）
前記コントローラは、前記アレイに属する１つ以上のＡＤＣユニットの電界効果トランジスタに供給されるバルク電圧の大きさを制御することにより、前記混合信号回路を制御するように動作する、付記Ａ１〜Ａ２２の内の何れか１項に記載の混合信号回路。
（付記２４）
前記混合信号回路を制御する際に、前記バルク電圧を増加、減少又は維持する、付記Ａ２３に記載の混合信号回路。
（付記２５）
前記コントローラは、ターゲットパフォーマンスが達成されていることを将来の通知が示すように、対象としている通知に基づいて前記混合信号回路を制御するように動作する、付記Ａ１〜Ａ２４の内の何れか１項に記載の混合信号回路。
（付記２６）
前記ターゲットパフォーマンスは、前記アレイに属する１つ以上のＡＤＣユニットにより消費される電力の目標値を示す、付記Ａ２５に記載の混合信号回路。
（付記２７）
前記ターゲットパフォーマンスは、前記特定のサブ変換処理が対象とする時間ウィンドウ内で完了したことを示す考察対象の通知の目標割合を示す、付記Ａ２５又はＡ２６に記載の信号混合回路。
（付記２８）
前記コントローラは、考察対象の通知をもたらしたＡＤＣユニットに関する制御を実行するように動作する、付記Ａ１〜Ａ２７の内の何れか１項に記載の混合信号回路。
（付記２９）
前記コントローラは、一連のサブ変換処理に関する最後のサブ変換処理が各自のディジタル出力値に寄与しているか否かを設定するように動作する、付記Ａ１〜Ａ２８の内の何れか１項に記載の混合信号回路。
（付記３０）
一連のサブ変換処理のうちの全部又は一部のサブ変換処理が、考察されるディジタル出力値の対応するビット値を生成する、付記Ａ１〜Ａ２９の内の何れか１項に記載の混合信号回路。
（付記３１）
前記サブ変換処理が逐次近似処理である、付記Ａ１〜Ａ３０の内の何れか１項に記載の混合信号回路。
（付記３２）
前記ＡＤＣユニットが非同期ＡＤＣユニットである、付記Ａ１〜Ａ３１の内の何れか１項に記載の混合信号回路。
（付記３３）
ＡＤＣユニットの前記アレイが、少なくとも８、１６、３２、６４、又は１２８個のＡＤＣユニットを含む、付記Ａ１〜Ａ３２の内の何れか１項に記載の混合信号回路。
（付記３４）
付記Ａ１〜Ａ３３の内の何れか１項に記載の混合信号回路を有するアナログディジタル変換器。
（付記３５）
付記Ａ１〜Ａ３３の内の何れか１項に記載の混合信号回路、又は付記Ａ３４に記載のアナログディジタル変換器集積回路又はＩＣチップ。
４０ ＡＤＣ回路
４２ サンプラ
４４ 電圧制御発振器
４６ デマルチプレクサ
４８ アナログディジタル変換器
５０ ディジタルユニット
５２ キャリブレーション部

Claims (15)

  1. 混合信号回路であって、
    時間インタリーブ方式で動作するように形成された複数のＡＤＣユニットのアレイであって、前記複数のＡＤＣユニットの各々は、一連の時間ウィンドウの各々において、アナログ入力値を対応するディジタル出力値に変換する一連のサブ変換処理を含む変換処理を行い、前記一連のサブ変換処理に属するサブ変換処理の各々は先行するサブ変換処理の完了によりトリガを受ける、複数のＡＤＣユニットのアレイと、
    コントローラと
    を有し、前記複数のＡＤＣユニットのうちの少なくとも１つは、報告するＡＤＣユニットとして機能し、かつ１つ以上の監視される変換処理の各々に関し、何れか特定のサブ変換処理が対象の時間ウィンドウの間に完了したか否かを通知し、
    前記コントローラは、少なくとも１つの通知を考慮し、考慮された通知に応じて前記混合信号回路を制御するように動作する、混合信号回路。
  2. 前記ＡＤＣユニットの前記時間ウィンドウが互いに同期し、及び/又は個々のＡＤＣユニットに関する一連の時間ウィンドウが時間インタリーブされている、請求項１に記載の混合信号回路。
  3. 前記ＡＤＣユニットの全部又は一部が報告するＡＤＣユニットとして動作する、及び/又は
    前記変換処理の全部又は一部が監視される変換である、及び/又は
    前記通知のうちの全部又は一部が考慮される通知である、
    請求項１又は２に記載の混合信号回路。
  4. 前記コントローラは、選択的に動的な方法により、
    何れのＡＤＣユニットが報告するＡＤＣユニットとして動作するか、及び/又は
    何れの変換処理が監視される変換であるか、及び/又は
    何れの通知が考慮される通知であるか
    を設定するように動作する、請求項１〜３の内の何れか１項に記載の混合信号回路。
  5. 前記コントローラは、一連のサブ変換処理毎に何れのサブ変換処理が前記特定のサブ変換処理であるかを設定するように動作し、及び/又は
    前記一連のサブ変換処理のうち最後又は最後から２番目のサブ変換処理が前記特定のサブ変換処理である、請求項１〜４の内の何れか１項に記載の混合信号回路。
  6. 前記コントローラは、前記一連のサブ変換処理の中にサブ変換処理が幾つ存在するかを設定するように動作する、請求項１〜５の内の何れか１項に記載の混合信号回路。
  7. 対象とする時間ウィンドウの間に、監視される変換のうち前記何れか特定のサブ変換処理が完了した場合に、変換完了信号を出力することにより、前記報告するＡＤＣユニットが通知を実行するように動作する、請求項１〜６の内の何れか１項に記載の混合信号回路。
  8. 前記報告するＡＤＣユニットは前記ディジタル出力値を出力することにより通知を実行するように動作し、前記コントローラは該ディジタル出力値の分析に基づいて前記混合信号回路を制御するように動作する、請求項１〜７の内の何れか１項に記載の混合信号回路。
  9. 前記アレイに属する１つ以上のＡＤＣユニットに個別的に提供される供給電圧の大きさ、及び/又は前記アレイに属するＡＤＣユニットの全部又は一部に共通に提供される供給電圧の大きさを制御することにより、前記コントローラは前記混合信号回路を制御するように動作する、請求項１〜８の内の何れか１項に記載の混合信号回路。
  10. 前記コントローラは、前記アレイに属する１つ以上のＡＤＣユニットの電界効果トランジスタに供給されるバルク電圧の大きさを制御することにより、前記混合信号回路を制御するように動作する、請求項１〜９の内の何れか１項に記載の混合信号回路。
  11. 前記コントローラは、ターゲットパフォーマンスが達成されていることを将来の通知が示すように、対象としている通知に基づいて前記混合信号回路を制御するように動作する、請求項１〜１０の内の何れか１項に記載の混合信号回路。
  12. 前記ターゲットパフォーマンスは、
    前記アレイに属する１つ以上のＡＤＣユニットにより消費される電力の目標値、及び/又は
    前記特定のサブ変換処理が対象とする時間ウィンドウ内で完了したことを示す考察対象の通知の目標割合、及び/又は
    変換の目標とする処理速度
    を示す、請求項１１に記載の混合信号回路。
  13. 前記コントローラは、一連のサブ変換処理毎の最後のサブ変換処理が各自のディジタル出力値に寄与しているか否かを示すように動作する、請求項１〜１２の内の何れか１項に記載の混合信号回路。
  14. 前記サブ変換処理が逐次近似処理であり、及び/又は前記ＡＤＣユニットが非同期ＡＤＣユニットである、請求項１〜１３の内の何れか１項に記載の混合信号回路。
  15. 請求項１〜１４の内の何れか１項に記載の混合信号回路を有するアナログディジタル変換器。

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