JP2010171981A - 電流モード回路 - Google Patents

電流モード回路 Download PDF

Info

Publication number
JP2010171981A
JP2010171981A JP2010013190A JP2010013190A JP2010171981A JP 2010171981 A JP2010171981 A JP 2010171981A JP 2010013190 A JP2010013190 A JP 2010013190A JP 2010013190 A JP2010013190 A JP 2010013190A JP 2010171981 A JP2010171981 A JP 2010171981A
Authority
JP
Japan
Prior art keywords
node
circuit
current
nodes
current mode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010013190A
Other languages
English (en)
Other versions
JP2010171981A5 (ja
JP5482228B2 (ja
Inventor
Ian Juso Dedic
ジューソ デディック イアン
Gavin Lambertus Allen
ランバータス アレン ギャビン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of JP2010171981A publication Critical patent/JP2010171981A/ja
Publication of JP2010171981A5 publication Critical patent/JP2010171981A5/ja
Application granted granted Critical
Publication of JP5482228B2 publication Critical patent/JP5482228B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0614Continuously compensating for, or preventing, undesired influence of physical parameters of harmonic distortion
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C27/00Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02Sample-and-hold arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01HELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H9/00Details of switching devices, not covered by groups H01H1/00 - H01H7/00
    • H01H9/54Circuit arrangements not adapted to a particular application of the switching device and for which no provision exists elsewhere
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/002Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0863Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
    • H03M1/0881Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches by forcing a gradual change from one output level to the next, e.g. soft-start
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10Calibration or testing
    • H03M1/1009Calibration
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12Analogue/digital converters
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12Analogue/digital converters
    • H03M1/1205Multiplexed conversion systems
    • H03M1/121Interleaved, i.e. using multiple converters or converter parts for one channel
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12Analogue/digital converters
    • H03M1/1205Multiplexed conversion systems
    • H03M1/121Interleaved, i.e. using multiple converters or converter parts for one channel
    • H03M1/1215Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12Analogue/digital converters
    • H03M1/124Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245Details of sampling arrangements or methods
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12Analogue/digital converters
    • H03M1/124Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245Details of sampling arrangements or methods
    • H03M1/126Multi-rate systems, i.e. adaptive to different fixed sampling rates

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Electronic Switches (AREA)
  • Measurement Of Current Or Voltage (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】改良された歪み特性,低減された消費電力,低減された回路サイズおよび向上されたサンプリングレートの少なくとも1つを可能にする電流モード回路の提供を図る。
【解決手段】電流信号IINをサンプリングする電流モード回路40であって、前記電流信号が印加される第1ノード(IIN)と、それぞれ経路を通って前記第1ノードに導電的に接続され得るX個の第2ノードA〜Dと、前記第1ノードと前記第2ノード間の接続を、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされるように制御するステアリング手段42と、を有し、前記Xは、3以上の整数であり、前記ステアリング手段は、X個の時間インターリーブされた湾曲の制御信号を生成する制御信号生成手段と、前記経路を通って分配され、前記X個の湾曲の制御信号に従って制御を実行するスイッチング手段と、を有するように構成する。
【選択図】図9

Description

この明細書で言及する実施例は、電流モード回路に関する。この電流モード回路は、例えば、入力アナログ信号をサンプリングしてデジタル信号に変換するアナログ/デジタル変換器(ADC:Analogue-to-Digital Converter)を含んでもよい。
アナログ/デジタル変換器(ADC)を実現するためのアーキテクチャは、通常、3つのカテゴリに分かれる。すなわち、低速/中速(例えば、統合およびオーバーサンプルADC)、中速(例えば、アルゴリズムADC)および高速(例えば、時間インターリーブADC)のカテゴリの3つに分かれる。典型的に、ADCの速度の増加に伴って、ADCの精度が低下することが知られている。
時間インターリーブADCの背景にある主たるアイデアは、多くのサブADCを並列的に動作させることによって、超高速のアナログ/デジタル変換を得ることである。知られている時間インターリーブADCの例としては、様々な従来技術文献に開示がある。
また、改良された時間インターリーブADCに関しても従来技術文献に開示がなされている。さらに、サンプリングクロックのジッタおよびアパーチャ時間に起因したエラーの低減を結果として生じるサンプルアンドホールド(S&H)増幅器のための『電流モード』サンプリングアーキテクチャも従来技術文献に開示がなされている。
欧州特許公開第2023487号明細書
ダブリュ・シー・ブラック他(W. C. Black et al)著,「時間インターリーブ・コンバータアレイ("Time-Interleaved Converter Arrays")」,IEEE Journal of Solid-State Circuits,VOL.15,pp1022-1029,1980年12月発行 ケー・ポウルトン他(K. Poulton et al)著,「1GHz 6ビットADCシステム("A 1-GHz 6-bit ADC System")」,IEEE Journal of Solid-State Circuits,VOL.22,pp962-970,1987年12月発行 ピータ・シヴァン他(Peter Schvan et al)著,「90nmのCMOSによる24GS/s 6b ADC("A 24 GS/s 6b ADC in 90 nm CMOS")」,ISSCC 2008,Session 30,データ変換技術(Data-Converter Techniques)30.3,2008 IEEE International Solid-State Circuits Conference,pp544,545,634,2008年発行 エル・リチャード・カーレイ他(L. Richard Carley et al)著,「高速で低消費電力の集積CMOSサンプルホールド増幅器アーキテクチャ("High-Speed Low-Power Integrating CMOS Sample-and-Hold Amplifier Architecture")」,IEEE 1995,Custom Integrated Circuits Conference,pp543-546,1995年発行
図1は時間インターリーブADC1の一例を示す概略図である。ADC1は、第1サンプルホールド回路(sample-and-hold circuit:サンプルアンドホールド回路:S/H回路)2,4つの第2サンプルホールド回路4,4つのNビットADC6およびデジタルマルチプレクサ(デジタルMUX)8を有する。
第1サンプルホールド回路2は、クロックθ0によって制御され、また、第2サンプルホールド回路4は、クロックθ1〜θ4によって制御される。クロックθ0は、クロックθ1〜θ4よりも4倍速く、また、クロックθ1〜θ4は、クロックθ0の期間だけ互いに遅延するようになっている。そのため、ADC6は、毎回クロックθ0のレートでサンプルされた入力信号VINのサンプルを受け取り、1つのADC6により受け取られたサンプルは、他のADC6により受け取られたサンプルと時間的にインターリーブされることになる。この手法の長所は、4つのADC6が入力サンプリング周波数のレートの1/4で動作できることである。
ADC6のデジタル出力は、デジタルマルチプレクサ8において一緒に多重化され、そして、第1サンプルホールド回路2に入力された本来のアナログ入力信号VINを表すデジタル信号として出力される。
明らかに、第1サンプルホールド回路2はクリティカルであるが(なぜなら、第1サンプルホールド回路2は、その周波数で動作しなければならないから)、4つの第2サンプルホールド回路4におけるジッタ(位相ノイズ)は許容することができる。そのため、第1サンプルホールド回路2は、性能を向上させるためにしばしば、例えば、GaAs(ガリウム砒素)を使用するシリコン以外の技術で実現される。
図2は時間インターリーブADC10の他の例を示す概略図である。ADC10は、4つのトラックホールド回路(track-and-hold circuit:トラックアンドホールド回路:T/H回路)12,4個のADCバンク14,4個のデマルチプレクサ(DEMUX)16およびデジタルマルチプレクサ(デジタルMUX)18を有する。ADC10の全体的なアーキテクチャは、ADC1のものに相当する。ここで、T/H回路12は、時間インターリーブ形式によりオーバーサンプリング周波数の1/4で動作する。
ADCバンク14は、受け取ったサンプルをデジタル信号に変換するために使用される。ADCバンク14は、それぞれ複数の時間インターリーブ・サブADC回路を有してもよく、それらのサブADC回路は、T/H回路12よりはまだ遅いレートで動作させることができる。これにより、入力する信号のそれぞれを複数の出力信号に分離(デマルチプレックス)する。なお、デマルチプレックシングは、デマルチプレクサ16により実行される。デマルチプレクサ16の出力信号は、最終的にデジタルマルチプレクサ18において一緒に多重化され、そして、T/H回路12に入力された本来のアナログ入力信号VINを表すデジタル信号として出力される。
従って、図2のADC10のような超高速ADCのためのアーキテクチャは、初期サンプルを扱うインターリーブされたT/H回路アレイと、それに続く低速のサブADCアレイを駆動するデマルチプレクサおよびサンプルホールド回路であることが分かる。この現存するADC回路は、電圧モード回路である。
図2を参照して説明したアーキテクチャにおける問題は、ゲインを得ること,および,異なるフロントエンドのT/Hチャネル間のスキュー(サンプル時間)のマッチングを行うことが難しいということである。さらに、その問題点は、異なるデマルチプレクサおよびサンプルホールドチャネル間でゲインのマッチングを行うこと,および,サブADC間でゲイン/線形性/オフセットのマッチングを行うことが(もし、不可能でなければ)非常に難しいということである。如何なるミスマッチも、周波数領域における尾根(spurs)および形状(images),或いは,時間領域における固定されたパターンのノイズとして現れる。たとえ、サンプリング遅延を整える手段が提供され得るとしても、遅延エラーは直接測定するにはあまりにも小さ過ぎるため、それらの遅延エラーを測定する困難性は存続することになる。
さらなる問題は、フロントエンドT/H回路により十分な速度および線形性を達成することである。この十分な速度および線形性の達成は、フロントエンドT/H回路が非常に広い帯域および低い歪みを持つ必要があるからである。この問題は、どのような信号依存のスイッチング遅延も高い周波数の入力信号の歪みを招くため、サンプリングスイッチの静的な線形性だけでなく動的な線形性を必要とすることにもなる。
他の主たる問題は、サンプリングゲートで高速,低容量および低電力を得るために、非常に小型のデバイスを使用しなければならず、これは、ランダムなミスマッチが非常に大きくなり、その補償が困難になることを意味する。さらに、この問題は、高い周波数において、良好な入力マッチングを得ることを困難にし、また、歪みを生じることになる信号依存のスイッチングキックバックが重要になる。
20GHzの入力信号で6ビットのENOB(Effective Number Of Bits:有効ビット数)を維持するという困難性を含む設計アイデアを提供するために、T/Hサンプリング時間は、理想サンプル事例で0.1psの精度以内でインターリーブされる必要がある。これは、設計によっては不可能であり、キャリブレーション(calibration)が必要になる。しかしながら、時間は、例えば、クロック遅延の差を測定することによって、十分な精度で直接測定されることはできない。また、キャリブレーション信号は、通常、FFTの尾根を最小限にすることによって、反転するタイミング(非常に小さいステップ)を可能にするために印加されることを必要とする。たとえ、これが行われたとしても、多数の高速サンプリングクロックの生成および分配、並びに、微細な遅延時間調整の提供は困難であり、また、大きな電力を消費することになる。
図2のADC10のような時間インターリーブADCに存在する問題をより一層理解するために、より詳細に考察する。
図3は、ADC10のT/H回路12に適用され得る回路20の概略図である。回路20は、抵抗21,トランジスタ22,クロックバッファ24,信号バッファ26およびキャパシタ28を有する。アナログ入力電圧VINは、典型的に、クロック信号CLKの制御によるトランジスタ22を介してゲーティングされることでサンプリングされる。そして、そのサンプリングされた電圧は、バッファ26を介した回路の停止によって使用される前に、一時的にキャパシタ28に蓄えられる。
上記回路を高いサンプリングレートで動作させるための要求は、その動作自体に相当な困難が見いだされる。例えば、56GS/sの要求されたサンプリングレートで動作させるためには、クロックパルスの幅は、17ps程度に(図3に示されるように)される必要がある。
そのような高速動作は、小型の(例えば、1μm2以下のゲート領域を有する)トランジスタ22、および、小型の(例えば、数fF程度の容量値Cを有する)キャパシタ28が必要になる。これらの小型サイズのものでは、トランジスタ22(例えば、寄生容量およびオン抵抗RON)におけるミスマッチ、および、ADCの異なるサンプリング回路20間のキャパシタ28におけるミスマッチが重要になる。
さらに、抵抗21は、通常、所望の入力インピーダンス(例えば、50Ω)を与え、必要とする周波数でキャパシタ28のインピーダンスを抵抗21のインピーダンスよりも高く(例えば、10倍)して良好な入力マッチングを維持するために設けられる。例えば、500Ωのインピーダンスで20GHzにおいて、キャパシタ28は、16fF程度の容量値を持つことが必要になる。このようなとても小さいサイズでは、T/H回路のキャパシタ28間のミスマッチが非常に重要になる。
また、そのような高いクロックレートでは、スルーレートが重要になる。図4は、その高レベルVDD(デジタル値『1』)からその低レベルVSS(デジタル値『0』)までとしたクロック信号の拡大図である。図4は、その図から明らかなように、入力信号VINが最大信号値および最小信号値間で変動する例を示す。図4における信号は、目盛りは示されていないが、信号VINの可能な入力値の範囲を超えている(最大,中央および最小の値が黒点により示される)。さらに、それに対応するトランジスタ22がスイッチングするときのクロック信号CLKの値の範囲(再び、対応する最大,中央および最小の値が黒点により示される)が認識されるであろう。これは、トランジスタのスイッチングポイントが、VCLK−VINに従ったゲート−ソース間電圧に依存するためである。このクロック信号CLKの値における範囲は、図4に示されるスイッチタイミングエラーΔTに依存する入力信号(VIN)の範囲をもたらす。
図5は、上記スルーレート関連の影響および入力に依存したタイミングエラーをさらに理解するのに役に立つ図である。図5(a)に示されるように、クロック信号CLKは、概略的に示されたその立ち下がりエッジのクロックスキューを一緒に有する完全な正弦波として示されている。なお、図5(a)では、立ち下がりエッジがクリティカルであると仮定されており、簡略化のために、立ち上がりエッジのスルーは描かれていない。
図5(b)に示される入力信号(VIN)の波形について、黒点は、図5(a)のクロック波形の立ち下がりエッジに対応するサンプリングポイントを表している。しかし、図4との比較から分かるように、入力信号VINが範囲の中央にあるとき、回路が正しくサンプルを取り出すように設計されていると仮定すると、入力信号VINがその範囲の正側の半分に在るとき、入力信号の大きさよって速いサンプルが取り出される。逆に、入力信号VINがその範囲の負側の半分に在るとき、入力信号の大きさよって遅いサンプルが取り出される。クロックスキュー,位相ノイズ(ジッタ),振幅ノイズ,並びに,トランジスタおよびキャパシタのミスマッチは、上述した問題、すなわち、最終的なADCの出力における低いENOBをより一層低下させる。
そのようなミスマッチ,クロックスルー,スキュー並びにジッタの影響は、遅延ミスマッチの発生,ゲインミスマッチ並びにロールオフまたは帯域ミスマッチとして要約される。なお、遅延ミスマッチは、主として、クロック生成およびサンプリング回路により発生し、また、ゲインミスマッチは、主として、サンプリングおよびデマルチプレクサ回路により発生する。さらに、ロールオフまたは帯域ミスマッチは、主として、再びサンプリングおよびデマルチプレクサ回路により発生する。
図6は、ゲインミスマッチGおよびロールオフミスマッチRの影響を示す周波数応答図である。そのようなミスマッチは、ADCの全部の応答周波数で予測不能であるということができる。
図2におけるさらなる問題は、ADCアーキテクチャがキャリブレーションの問題に関わることである。知られているテスト信号をADCに与えて、キャリブレーションを行うためにADCの出力を試験することは、論理的には可能である。その出力信号は、例えば、FFTの実行により試験され、その後、周波数応答の結果を試験する。図7は、理想的なFFTトレース、および、入力信号の周波数スペクトルの例を示す図である。例えば、理想的な56GS/sのADCについて、図7(a)は、56GHzの全ADCサンプリング周波数、すなわち、28GHzの全ADCナイキスト周波数(Nyquist frequency)が与えられた理想的な出力FFTトレースの例を示している。この例では、4ウェイ・サンプラインターリーブが想定され、各サンプラは、14GHz、すなわち、56GHzの1/4のサンプリング周波数で動作する。
1GHzのテスト信号が、他の信号が存在しないADCの入力に印加される場合を仮定する。これにより、1GHzのトレースは、14,28,42および56GHzの周波数に関する形状を伴って図7(a)に示されるものが期待される。
従って、キャリブレーションは、テスト信号を印加して所望の周波数応答を達成するキャリブレーションの実行によって、論理的に行われ得る。しかしながら、FFT処理は、処理時間,電力消費および複雑さが費やされることになる。さらに、動作している間、サンプリング回路は、図7(a)における単一周波数についての信号を受け取らない。その代わり、動作している間の入力信号は、図7(b)に示されるような周波数スペクトルを持つことになる。従って、動作している間のキャリブレーションの実行は、手が出せないほどに複雑になり、ADCにおいて行われるキャリブレーションの強制は、オフラインになってしまう。キャリブレーションを行うためにADC(例えば、イーサネット(登録商標)による接続で使用)をオフラインにする必要があることは、望ましくないことである。
さらに、サンプリングクロックのジッタおよびアパーチャ時間に起因したエラーの低減を生じるS&H増幅器の電流モード・サンプリングアーキテクチャにおいて、低減されたエラーは、同じサンプリングレートの電圧モードS&Hにおける電力削減を可能にする。このサンプラは、『矩形』の理想サンプリングパルスを受け取るようにする回路を駆動するために、スイッチト論理レベル・クロックを使用する。さらに、そのサンプラは、回路にノイズおよび歪みの影響を生じさせる電圧−電流変換を行うためのトランスコンダクタンス段も使用する。トランスコンダクタンス段の入力インピーダンスは、容量性であり、それは、回路のマッチング性能を悪くすることを意味する。
第1実施形態の実施例によれば、電流信号をサンプリングする電流モード回路であって、前記電流信号が印加される第1ノードと、X個の第2ノードと、ステアリング手段と、を有する電流モード回路が提供される。前記X個の第2ノードは、それぞれ経路を通って前記第1ノードに導電的に接続され得る。前記ステアリング手段は、前記第1ノードと前記第2ノード間の接続を、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされるように制御する。前記Xは、3以上の整数であり、前記ステアリング手段は、X個の時間インターリーブされた湾曲の制御信号を生成する制御信号生成手段と、前記経路を通って分配され、前記X個の湾曲の制御信号に従って制御を実行するスイッチング手段と、を有し得る。
開示の電流モード回路は、改良された歪み特性,低減された消費電力,低減された回路サイズおよび向上されたサンプリングレートの少なくとも1つを可能にすることができるという効果を奏する。
時間インターリーブADCの一例を示す概略図である。 時間インターリーブADCの他の例を示す概略図である。 トラックホールド回路の一例を示す概略図である。 スルーレートの影響を認識するためにクロック信号を拡大した図である。 スルーレート関連の影響および入力に依存したタイミングエラーを理解するのに役に立つ図である。 ゲインミスマッチGおよびロールオフミスマッチRの影響を示す周波数応答図である。 理想的なFFTトレース、および、入力信号の周波数スペクトルの例を示す図である。 電流モードサンプリング回路を示す概略図である。 実施例に係るADC回路を示す概略図である。 実施例に係る4相電流モードサンプラを概略的に示す回路図である。 クロック信号θ0〜θ3および出力電流IOUTA〜IOUTDの波形を概略的に示す図である。 クロック信号θ0〜θ3および電流IOUTA,IOUTBおよびIOUTDの波形の一部を示す図である。 電流IOUTA〜IOUTDの波形を電流iTAILの増加および減少として示す図である。 一実施例の動作を説明するシミュレーション結果を示す図(その1)である。 一実施例の動作を説明するシミュレーション結果を示す図(その2)である。 実施例のサンプリング回路を適用した例を概略的に示す図である。 図9のADC回路の一部を概略的に示す図である。 図17のデマルチプレクサの動作を理解するのに役に立つ概略図である。 図9におけるADCバンクの動作原理を理解するのに役に立つ概略図である。 実施例におけるSAR回路の適用の可能性を理解するのに役に立つ概略図である。 図9のADC回路の可能なレイアウトを理解するのに役に立つ概略図である。 実施例に適用されるキャリブレーション技術のコンセプトを理解するのに役に立つ概略図である。 図12において、VCOタイミングエラーを表すさらなる信号を伴って部分的に重複した波形を示す図である。 図12において、サンプリングスイッチの1つにおける閾値電圧エラーを表すさらなる信号を伴って部分的に重複した波形を示す図である。 トリム電圧がボディ端子にどのように印加されるかを示すためのサンプリングスイッチの概略図である。 図9のADC回路に実施したシミュレーション結果を示す図(その1)である。 図9のADC回路に実施したシミュレーション結果を示す図(その2)である。 可能な改良を認識するために図9のADC回路の一部を概略的に示す図である。
まず、電流モード回路の実施例を詳述する前に、各実施形態を説明する。
第1実施形態の実施例は、電流に基づいて、すなわち、電流領域でサンプリングを実行する。つまり、本実施例において、信号に格納された如何なる情報のコンテンツも、それらの信号の電流レベルによって表される。そのような回路の動作において、電流は独立に変化可能であり、電圧はその電流に従うことになる。これは、電流は原因で、電圧は効果であるためである。そのような実施例は、電圧モード回路に組み入れられ、或いは、電圧モード回路と共に使用される。
X個の経路(ここで、X≧3)が対応するX個の時間インターリーブされた制御信号により制御されるとき、それらの制御信号として(予め想定した回路を使用して)スイッチト論理レベル・クロック信号を用いることが適切であると考えられる。そのようなクロック信号としては、例えば、ハードにより切り替えられるクロック信号、または、矩形波型のクロック信号が考えられ得る。そのときには、要求される100/XパーセントのデューティサイクルのパルスによりX個の経路を制御するために、各々が100/Xパーセントのデューティサイクルを有するクロック信号を使用する必要がある。例えば、X=4のとき、25パーセントのデューティサイクルを有するクロック信号を使用し、要求される25パーセントのデューティサイクルのパルスにより4個の経路を制御することになる。そのような制御信号の使用は、回路が高い周波数(例えば、10GHz以上)での使用が可能でないと困難である。
これに対して、本第1実施形態の実施例において、X個の時間インターリーブされた制御信号は、湾曲した制御信号である。その結果、各制御信号自体は、典型的に50パーセントのデューティサイクルの形状(これは、湾曲した信号では当然)を有しているが、100/XパーセントのデューティサイクルのパルスがX個の経路を制御するために提供されることが可能になる。例えば、X=4のとき、4個の経路を制御するために、それぞれが25パーセントのデューティサイクルのパルスから50パーセントのデューティサイクルのパルスの4個の時間インターリーブされた湾曲の制御信号を使用することが可能になる。湾曲の制御信号を使用することによって、特に、高い周波数で動作するときに長所となる、制御信号の生成における困難が緩和される。動作の特定の周波数(例えば、電荷のパケットが生成され得るサンプリングレート)において、矩形波型のスイッチト論理レベル・クロック信号は、本第1実施形態の湾曲の制御信号よりも一層高い周波数成分を要求する。他の点では、制御信号の基本周波数において、湾曲信号(例えば、持ち上げられた余弦信号)は、低いスルーレートを有し、その基本周波数におけるコンテンツだけを有する単なる信号である。
以下は、本第1実施形態に関する任意の構成であるが、ここで開示する他の回路の実施形態の構成と組み合わせて提供され得る。
制御信号は、通常、余弦信号に持ち上げられてもよい。例えば、信号の形状は、その信号の上部において、持ち上げられた完全な余弦信号に地下銑ことが要求されるかも知れない。制御信号は、互いに関して、実質的に等しく時間インターリーブになっていてもよい。
好ましい実施例において、Xは4であってもよい。これは、例えば、直交・電圧制御発振器(直交VCO:Quadrature Voltage-Controlled Oscillator:制御信号の手頃な生成器)を伴って適合性を容易に可能とし得る。
ステアリング手段は、X個の経路の各々がX個の制御信号の異なる1つによって制御されるようになっていてもよい。例えば、ステアリング手段は、X個の経路の各々が、当該経路の制御信号がその最大値またはその最大値に近いとき実質的に導電性であり、また、当該経路の制御信号がその最小値またはその最小値に近いとき実質的に非導電性であるように構成されてもよい。ステアリング手段は、制御信号の2つが等しい値を有するとき、当該2つの制御信号に対応する経路が実質的に導電性の等しいレベルを有するように構成されてもよい。
スイッチング手段は、経路毎にトランジスタを有してもよく、各経路に対し、トランジスタに関して、当該トランジスタのチャネルが当該経路の一部分を形成し、当該トランジスタが当該経路の制御信号によって制御されるようになっていてもよい。これは、経路の導電性を制御する有益な手法を提供する。トランジスタは、ゲート端子を有するMOSFETであってもよく、各経路に対し、トランジスタに関して、当該トランジスタのゲート端子が当該経路の制御信号を受け取るように接続されてもよい。
電流モード回路は、さらに、入力電圧信号を受け取り可能な入力ノードと、入力ノードと第1ノード間に接続され、入力電圧信号を電流信号に変換する変換手段と、を有してもよい。この変換手段は、その変換を実行するための抵抗を有する受動回路として構成される。これは、電流モードで動作するにも関わらず、電圧信号(これは、より手頃な入力信号)を供給する回路を好適に使用可能とし得る。
供給された入力信号を所望の電流信号に変換するために電圧−電流変換(V−I変換)を行うとき、トランスコンダクタンス段(すなわち、動的なV−I変換回路)を使用するのが好ましい(想定した従来考えられていた回路を使用する場合)と考えられる。トランスコンダクタンス段は、例えば、電流信号が印加されるノードに電圧リップルが在る場合でも、正しいV−I変換を提供するために役に立たせることができる。しかしながら、そのようなトランスコンダクタンス段の入力インピーダンスは容量性(トランスコンダクタのゲート)であり、そのために、その動作における帯域幅の制限を持つことになる。従って、そのようなトランスコンダクタンスの使用は、高い周波数(例えば、10GHz以上)において、大きな問題を含むことになり得る。高い周波数において、トランスコンダクタンス段は、相当なノイズおよび歪み発生源になるかも知れず、入力マッチングを満足させることを非常に困難にし得る。
本第1実施形態の実施例において、入力電圧信号を電流信号に変換するために、抵抗が入力ノードおよび第ノード間に受動変換手段の一部として設けられる。これは、上述の従来考えられていたものと対比して、動的なトランスコンダクタンス段の使用に適している。そのような受動変換手段は、一定の入力インピーダンスが達成され得る抵抗の入力インピーダンスを持つように構成され、それにより、本第1実施形態の受動的なV−I変換を、相当なノイズおよび歪みを与えることなく、非常に高い周波数で使用され得る。本第1実施形態の実際の実施例では、第1ノードの電圧リップルが、十分に高い線形性を可能としつつ動作するのに十分小さいことが分かる。
変換手段は、抵抗を有する抵抗ネットワークを有してもよく、入力ノードが実質的に周波数に対して一定の入力インピーダンスを有するように構成される。第1ノードは、容量性入力インピーダンス、例えば、そのノードの寄生容量に依存したものを有してもよく、また、抵抗ネットワークは、第1ノードにおいて、容量性入力インピーダンスを補償するためのインダクタンスを有してもよい。
抵抗ネットワークは、入力電圧信号を電流信号に変換するときの第1ノードにおける電圧変動の影響が縮小されるように構成されるかも知れない。例えば、抵抗ネットワークは、そのような電圧変動の影響の縮小を実行するための電位分割回路を有してもよい。
電流モード回路は、さらに、第2ノードを介した電荷パケットのそれぞれの特性に基づいて、電荷パケットに関して対応する電流信号の値を示すサンプル値を生成する手段を有してもよい。ここで、上記の特性は、例えば、1つのパケットまたは複数のパケットの領域(すなわち、複数のパケットにより構成する電荷の総量)のピーク値である。このピーク値は、例えば、DSP(Digital Signal Processor)または他の演算装置に出力され得るデジタルサンプリング値であってもよい。
電流モード回路は、第2ノードの1つ以上からのサンプル値を結合して、1つ以上の結合されたサンプル値を提供可能にすると共に、その結合されたサンプル値に従って回路のキャリブレーション動作を可能にするキャリブレーション手段を有してもよい。
統計学的にいうと、時間の経過により、第2ノードの1つを介したサンプル値の結合(例えば、平均)は、第2ノードの他の1つを介したサンプル値の結合と等しくなることが期待され得る。これは、電流信号が、時間の経過で値が変化(疑似ランダム)する典型的なデータ信号のような情報信号を伝えることを推測させる。これは、また、回路が正しく動作することも推測させる。
従って、電流信号がそのような情報信号を十分に伝えると仮定すると、上述したサンプル値の結合間の差異,或いは,サンプル値の結合と基準値間の差異が、回路におけるエラーの兆候であるかも知れない。そして、そのような差異が、上記エラーを低減または除去する(すなわち、回路の動作をキャリブレートする)動作を制御するための使用に役に立つかも知れない。
なぜなら、そのようなキャリブレーションは、『真の』サンプリング値,すなわち,回路が使用されるときに印加される情報信号から生成されるサンプリング値を利用するからである。また、そのキャリブレーションは、回路が実際に使用されている間に(すなわち、キャリブレーションを実行するために『オフストリーム』或いは『オフライン』にすることなく)実行され得る。
キャリブレーション手段は、時間の経過により第2ノードのために当該ノードの結合されたサンプル値を更新すべくサンプル値を結合可能にし、結合されたサンプル値と基準値との比較結果に従って該電流モード回路のキャリブレーション動作を可能にしてもよい。そのような結合は、例えば、合計または平均の結合であるかも知れない。
キャリブレーション手段は、時間の経過により第2ノードの1つのために、当該ノードの結合されたサンプル値を更新すべくサンプル値を結合可能にしてもよい。また、キャリブレーション手段は、時間の経過により第2ノードの他の1つのために、当該ノードの結合されたサンプル値を更新すべくサンプル値を結合可能にしてもよい。さらに、キャリブレーション手段は、それらの結合されたサンプル値の比較結果に従って電流モード回路のキャリブレーション動作を可能にしてもよい。そして、キャリブレーション手段は、第2ノードの各々に対して、時間の経過により各第2ノードのために、当該ノードの結合されたサンプル値をそれぞれ更新すべくサンプル値を結合可能にしてもよい。また、キャリブレーション手段は、それらの結合されたサンプル値の比較結果に従って電流モード回路のキャリブレーション動作を可能にしてもよい。上記の比較は、例えば、結合されたサンプル値の間の差異を見いだし、それら第2ノードの異なる結合における差異の間の関係を見いだすことを有してもよい。
キャリブレーション手段は、前記キャリブレーションを実行するために、前記制御信号生成手段の動作,および/または,前記スイッチング手段の動作に影響を及ぼし得るようにされてもよい。
キャリブレーション手段は、キャリブレーションを実行するために、制御信号の位相,および/または,大きさを制御することが可能になっているかも知れない。一実施例において、ステアリング手段は、第2ノードの各々を第1ノードに導電的に接続するのが当該第2ノードの制御信号によって制御される。また、キャリブレーション手段は、時間の経過により第2ノードの1つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にする。さらに、キャリブレーション手段は、時間の経過により第2ノードの他の1つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にする。そして、キャリブレーション手段は、それらの候補のノードの前記結合されたサンプル値の間の差異を補償するために、一方または両方の候補のノードの制御信号の位相,および/または,大きさを制御することが可能になっている。
他の実施例として、キャリブレーション手段は、キャリブレーションを実行するために、制御信号におけるスイッチング手段の依存性を制御可能になっているかも知れない。一実施例において、スイッチング手段は、経路毎にトランジスタを有し、各経路に対し、トランジスタに関して、当該トランジスタのチャネルが当該経路の一部分を形成し、当該トランジスタが当該経路の制御信号によって制御される。また、キャリブレーション手段は、時間の経過により前記第2ノードの1つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にする。さらに、キャリブレーション手段は、時間の経過により前記第2ノードの他の1つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にする。そして、キャリブレーション手段は、それらの候補のノードの結合されたサンプル値の間の差異を補償するために、一方または両方の候補のノードの経路を通ってトランジスタのゲート電圧,および/または,バルク電圧を制御することが可能になっている。
電流モード回路は、サンプル値または該サンプル値の幾つかを分析可能なキャリブレーション手段を有し、その分析に従って該電流モード回路の動作を調整するかも知れない。
前に考察した回路において、スイッチング手段によって使用するための制御信号は、急峻なクロックエッジを伴ったクロック信号、例えば、矩形波のようなスイッチト論理レベル・クロックに向かう傾向がある。このようにして、スイッチング手段のスイッチング動作は、スイッチング手段の異なるスイッチ間のミスマッチからスイッチング手段を制御するために使用される異なる制御信号間のミスマッチまでの影響を受け難くされ,或いは,その影響から保護される。
これに対して、本第1実施形態の実施例は、湾曲の制御信号を使用する。湾曲信号の大きさは、時間の経過に対して、その最大値から最小値まで非常にゆっくりと変化する。すなわち、特定の基準周波数を有する制御信号のために、湾曲信号は、遅いスルーレート有し、基準周波数におけるコンテンツを有するだけの信号である。このようにして、スイッチング手段を制御するために使用される異なる制御信号間のミスマッチおよびスイッチング手段の異なるスイッチ間のミスマッチに対する、スイッチング手段のスイッチング動作の感度を最大にすることを可能にする。他の手法としては、湾曲信号を使用することによって、ミスマッチにおける変化から出力サンプル値における変化までのゲインを最大にすることができるかも知れない。この感度は、ミスマッチを補償するための回路の動作をキャリブレーとするのに好適に使用されるであろう。すなわち、これは、サンプル値を分析し、その分析に基づいて動作をキャリブレートすることを可能にするかも知れない。
電流モード回路は、3つのストラクチャを有するかも知れない。第1ノードは、3つのストラクチャのルートノードであり、第2ノードは、3つのストラクチャの第1段ノードであり、3つのストラクチャのそれぞれは、前ートノードに対して導電的に直接接続可能である。電流モード回路は、さらに、第1段ノード毎の3つのストラクチャの複数の後続段ノードを有し、該後続段ノードの各々は、その第1段ノードを介したそれぞれの経路を通ってルートノードに対して導電的に間接接続可能である。ステアリング手段は、ルートノードおよび後続段ノード間の接続を制御可能になっており、電流信号を構成する電荷の異なるパケットが、時間の経過により異なる経路を通ってステアされる。
ノードを3つのストラクチャに配列することによって、スイッチングが、その段から次に続く段まで順次緩やかになるように実行されるという仕様を可能にする。ここで、3つのストラクチャは、ルートノード、第1段ノード、および、経路を通ったノード間で分配されるスイッチング手段を構成するスイッチを伴った各第1段ノード毎の後続段ノードである。例えば、ルートノードから第1段ノードまでの経路が、順にまたは連続して(パケットを伝えるべく)繰り返され、X個の第1段ノードがあると仮定すると、第1段ノードを介したパケットのレートは、ルートノードを介したパケットのレートの1/Xである。さらに、ノードの次段(後続段ノードの一部または全て)を通る例に拡張すると、第1段ノード毎にN個の第2段ノードがあると仮定すると、第2段ノードを介したパケットのレートは、第1段ノードを介したパケットのレートの1/Nである。すなわち、第2段ノードを介したパケットのレートは、ルートノードを介したパケットのレートの1/(X・N)になる。
一実施例において、ステアリング手段は、湾曲の制御信号を、ルートノードおよび第1段ノード間の接続を制御するために使用可能にし、また、制御信号生成手段は、複数の時間インターリーブされた切り替え論理制御信号を生成可能にする。そして、ステアリング手段は、切り替え論理制御信号を、第1段ノードおよび後続段ノード間の接続を制御するために使用可能にする。第1段ノードおよび後続段ノード間の接続を制御するために使用される制御信号は、ルートノードおよび第1段ノード間の接続を制御するために使用される制御信号よりも大きいピークトゥピーク電圧を有するかも知れない。および/または、第1段ノードおよび後続段ノード間の接続を制御するために使用される制御信号は、ルートノードおよび第1段ノード間の接続を制御するために使用される制御信号よりも長いオン時間を有するかも知れない。
制御信号生成手段は、後続段ノードを介して前記電荷パケットのそれぞれの特性に基づき、電荷パケットに関して対応する電流信号の値を示すサンプル値を生成可能にするかも知れない。
電流モード回路は、さらに、第1ノード以外のノードに接続されたリセット手段を有するかも知れず、リセット手段は、当該ノードのパケット間の期間で、当該ノードの電圧値を予め定められた値にもって行くことを可能にするかも知れない。
ノードの電圧値を予め定められた値にもって行くことによって、当該ノードのパケット間の期間で、そのノードの寄生容量に蓄えられた余計な電荷(例えば、以前の電荷パケット)の異なった総量から生じるエラーを低減することを可能にするかも知れない。一実施例において、リセット手段は、そのノードの電圧値を、当該ノードの連続するパケット間と同じ値に復帰させ得るようにしてもよい。
電流モード回路は、異なる第1ノード以外のノードのそれぞれに対する複数の上記リセット手段を有してもよい。電流モード回路は、異なる第1ノード以外のノードのそれぞれに対する複数の上記リセット手段を有するかも知れない。その各ノードの電圧値は、それぞれのノードで異なるか、または、それぞれのノードで実質的に等しいかに復帰することを生じる。
電流モード回路は、第1および第2の相補の電流信号をサンプリングするように構成されるかも知れない。一実施例において、電流モード回路は、第1および第2の相補の回路部を有し、第1回路部は第1電流信号をサンプリングし、第2回路部は第2電流信号をサンプリングする。各回路部は、それぞれ第1ノード,第2ノードおよびステアリング手段を有してもよく、電流モード回路は、さらに、第1回路部の第2ノードの少なくとも1つ、および、第2回路部の相補のノードに接続されたリセット手段を有してもよい。リセット手段は、相補の一対のノードのパケット間の期間で、当該2つのノードの電圧値の差を予め定められた値にもって行くことを可能にする。
相補の一対のノード間の電圧値における差異を予め定められた値に持って行くことによって、それらのノードのパケット間の期間、当該ノードの寄生容量に蓄えられた余計な電荷(例えば、以前の電荷パケットからのもの)の異なった総量から結果として生じるエラーを低減することを可能にするかも知れない。
リセット手段は、相補の一対のノードの両方に接続されていてもよい。リセット手段は、電圧値の差を予め定められた値にもって行くために、相補の一対のノードまたはその両方を(例えば、キャパシタを介して)基準電位、例えば、接地電源に接続可能にしてもよい。リセット手段は、相補の一対のノードを互いに同じ電位にもって行くことを可能にするかも知れない。リセット手段は、相補の一対のノード間に接続されてもよく、それらのノードを互いに同じ電位にもって行くために、当該ノードを一緒に接続可能にしてもよい。リセット手段は、相補の一対のノードまたはその両方(それぞれ)の電圧値を、連続するパケット間で同じ値に復帰させ得るようにしてもよい。異なる相補ノードの対のそれぞれに対する複数のリセット手段が設けられるかも知れない。
各回路部は、当該回路部の第2ノードを介した電荷パケットのそれぞれの特性に基づいて、電荷パケットに関して対応する電流信号の値を示すサンプル値を生成する生成手段を有するかも知れない。
第2実施形態の実施例によれば、電流信号をサンプリングする電流モード回路であって、前記電流信号が印加される第1ノードと、複数の第2ノードと、ステアリング手段と、生成手段と、キャリブレーション手段と、を有す電流モード回路が提供される。前記複数の第2ノードは、それぞれ経路を通って前記第1ノードに電気的に接続され得る。前記ステアリング手段は、前記第1ノードと前記第2ノード間の接続を、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされるように制御する。前記生成手段は、前記第2ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成する。前記キャリブレーション手段は、前記第2ノードの1つ以上からのサンプル値を結合して、1つ以上の結合されたサンプル値を提供すると共に、該結合されたサンプル値に従って該電流モード回路のキャリブレーション動作を可能にする。
そのような結合は、例えば、合計または平均とも考えられるかも知れない。
統計学的にいうと、時間の経過により、第2ノードの1つを介したサンプル値の結合(例えば、平均)は、第2ノードの他の1つを介したサンプル値の結合と等しくなることが期待され得る。これは、電流信号が、時間の経過で値が変化(疑似ランダム)する典型的なデータ信号のような情報信号を伝えることを推測させる。これは、また、回路が正しく動作することも推測させる。
従って、電流信号がそのような情報信号を十分に伝えると仮定すると、上述したサンプル値の結合間の差異,或いは,サンプル値の結合と基準値間の差異が、回路におけるエラーの兆候であるかも知れない。そして、そのような差異が、上記エラーを低減または除去する(すなわち、回路の動作をキャリブレートする)動作を制御するための使用に役に立つかも知れない。
なぜなら、そのようなキャリブレーションは、『真の』サンプリング値,すなわち,回路が使用されるときに印加される情報信号から生成されるサンプリング値を利用するからである。また、そのキャリブレーションは、回路が実際に使用されている間に(すなわち、キャリブレーションを実行するために『オフストリーム』または『オフライン』にすることなく)実行され得る。
以下は、本第2実施形態に関する任意の構成であるが、ここで開示する他の回路の実施形態の構成と組み合わせて提供され得る。
キャリブレーション手段は、時間の経過により第2ノードのために、当該ノードの結合されたサンプル値を更新すべくサンプル値を結合可能にし、結合されたサンプル値と基準値との比較結果に従って電流モード回路のキャリブレーション動作を可能にしてもよい。キャリブレーション手段は、時間の経過により第2ノードの1つのために、当該ノードの結合されたサンプル値を更新すべくサンプル値を結合可能にし、時間の経過により第2ノードの他の1つのために、当該ノードの結合されたサンプル値を更新すべくサンプル値を結合可能にしてもよい。さらに、そのキャリブレーション手段は、それらの結合されたサンプル値の比較結果に従って該電流モード回路のキャリブレーション動作を可能にしてもよい。キャリブレーション手段は、第2ノードの各々に対して、時間の経過により各第2ノードのために、当該ノードの結合されたサンプル値をそれぞれ更新すべくサンプル値を結合可能にしてもよい。また、キャリブレーション手段は、それらの結合されたサンプル値の比較結果に従って該電流モード回路のキャリブレーション動作を可能にしてもよい。そのような比較は、例えば、結合されたサンプル値の間の差異を見いだし、そして、第2ノードの異なる結合における差異の間の関係を見いだすことを有してもよい。
ステアリング手段は、1つが第2ノードのそれぞれに対応する、1組の時間インターリーブされた制御信号を生成する制御信号生成手段、および、経路を通って分配され、制御信号に従って接続の制御を実行するスイッチング手段を有してもよい。ここで、キャリブレーション手段は、キャリブレーションを実行するために、制御信号生成手段の動作,および/または,前記スイッチング手段の動作に影響を及ぼし得るようになっていてもよい。
キャリブレーション手段は、キャリブレーションを実行するために、制御信号の位相,および/または,大きさを制御することが可能になっているかも知れない。一実施例において、ステアリング手段は、第2ノードの各々を第1ノードに導電的に接続するのが当該第2ノードの制御信号によって制御されるかも知れない。キャリブレーション手段は、時間の経過により第2ノードの1つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にするかも知れない。また、キャリブレーション手段は、時間の経過により第2ノードの他の1つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にするかも知れない。そして、キャリブレーション手段は、それらの候補のノードの結合されたサンプル値の間の差異を補償するために、一方または両方の候補のノードの制御信号の位相,および/または,大きさを制御することが可能になっているかも知れない。
キャリブレーション手段は、キャリブレーションを実行するために、制御信号における前記スイッチング手段の依存性を制御可能になっていてもよい。一実施例において、スイッチング手段は、経路毎にトランジスタを有し、各経路に対し、トランジスタに関して、当該トランジスタのチャネルが当該経路の一部分を形成し、当該トランジスタが当該経路の制御信号によって制御されるかも知れない。キャリブレーション手段は、時間の経過により第2ノードの1つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にするかも知れない。また、キャリブレーション手段は、時間の経過により第2ノードの他の1つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にするかも知れない。そして、キャリブレーション手段は、それらの候補のノードの結合されたサンプル値の間の差異を補償するために、一方または両方の候補のノードの経路を通ってトランジスタのゲート電圧,および/または,バルク電圧を制御することが可能になっていてもよい。
第3実施形態の実施例によれば、電流信号をサンプリングする電流モード回路であって、前記電流信号が印加される第1ノードと、複数の第2ノードと、ステアリング手段と、生成手段と、を有する電流モード回路が提供される。前記複数の第2ノードは、それぞれ経路を通って前記第1ノードに電気的に接続される。前記ステアリング手段は、前記第1ノードと前記第2ノード間の接続を、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされるように制御する。前記生成手段は、前記第2ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成する。前記ステアリング手段は、実質的に湾曲の制御信号を生成する制御信号生成手段と、前記経路を通って分配され、前記湾曲の制御信号に従って制御を実行するスイッチング手段と、を有する。前記電流モード回路は、さらに、前記サンプル値または該サンプル値の幾つかを分析可能で、その分析に従って該電流モード回路の動作を調整するキャリブレーション手段を有する。
前に考察した回路において、スイッチング手段によって使用するための制御信号は、急峻なクロックエッジを伴ったクロック信号、例えば、矩形波のようなスイッチト論理レベル・クロックに向かう傾向がある。このようにして、スイッチング手段のスイッチング動作は、スイッチング手段の異なるスイッチ間のミスマッチからスイッチング手段を制御するために使用される異なる制御信号間のミスマッチまでの影響を受け難くされ,或いは,その影響から保護される。
これに対して、本第3実施形態の実施例は、湾曲の制御信号を使用する。湾曲信号の大きさは、時間の経過に対して、その最大値から最小値まで非常にゆっくりと変化する。すなわち、特定の基準周波数を有する制御信号のために、湾曲信号は、遅いスルーレート有し、基準周波数におけるコンテンツだけを有する単なる信号である。このようにして、スイッチング手段を制御するために使用される異なる制御信号間ミスマッチおよびスイッチング手段の異なるスイッチ間のミスマッチに対する、スイッチング手段のスイッチング動作の感度を最大にすることを可能にする。他の手法では、湾曲信号を使用することによって、ミスマッチにおける変化から出力サンプル値における変化までのゲインを最大にすることができるかも知れない。この感度は、ミスマッチを補償するための回路の動作をキャリブレーとするのに好適に使用されるであろう。すなわち、これは、サンプル値を分析し、その分析に基づいて動作をキャリブレートすることを可能にするかも知れない。
以下は、本第3実施形態に関する任意の構成であるが、ここで開示する他の回路の実施形態の構成と組み合わせて提供され得る。
上述したように、キャリブレーション手段は、キャリブレーションを実行するために、制御信号生成手段の動作,および/または,スイッチング手段の動作に影響を及ぼし得るようになっているかも知れない。
第4実施形態の実施例によれば、電流信号をサンプリングする電流モード回路であって、前記電流信号が印加されるルートノードと、複数の第1段ノードと、複数の後続段ノードと、ステアリング手段と、を有する電流モード回路が提供される。前記複数の第1段ノードは、それぞれが前記ルートノードに導電的に直接接続される。前記複数の後続段ノードは、前記第1段ノード毎に設けられ、該後続段ノードの各々がその前記第1段ノードを介したそれぞれの経路を通って前記ルートノードに対して導電的に間接接続されている。前記ステアリング手段は、前記ルートノードおよび前記後続段ノード間の接続を、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされる。
ノードを3つのストラクチャに配列することによって、スイッチングが、その段から次に続く段まで順次緩やかになるように実行されるという仕様を可能にする。ここで、3つのストラクチャは、ルートノード、第1段ノード、および、経路を通ったノード間で分配されるスイッチング手段を構成するスイッチを伴った各第1段ノード毎の後続段ノードである。例えば、ルートノードから第1段ノードまでの経路が、順にまたは連続して(パケットを伝えるべく)繰り返され、X個の第1段ノードがあると仮定すると、第1段ノードを介したパケットのレートは、ルートノードを介したパケットのレートの1/Xである。さらに、ノードの次段(後続段ノードの一部または全て)を通る例に拡張すると、第1段ノード毎にN個の第2段ノードがあると仮定すると、第2段ノードを介したパケットのレートは、第1段ノードを介したパケットのレートの1/Nである。すなわち、第2段ノードを介したパケットのレートは、ルートノードを介したパケットのレートの1/(X・N)になる。
以下は、本第4実施形態に関する任意の構成であるが、ここで開示する他の回路の実施形態の構成と組み合わせて提供され得る。
ステアリング手段は、湾曲の制御信号を使用してルートノードおよび第1段ノード間の接続を制御すると共に、切り替え論理制御信号を使用して第1段ノードおよび後続段ノード間の接続を制御してもよい。第1段ノードおよび後続段ノード間の接続を制御するために使用される制御信号は、ルートノードおよび第1段ノード間の接続を制御するために使用される制御信号よりも大きいピークトゥピーク電圧を有していてもよい。および/または、第1段ノードおよび後続段ノード間の接続を制御するために使用される制御信号は、ルートノードおよび第1段ノード間の接続を制御するために使用される制御信号よりも長いオン時間を有していてもよい。
そのような電流モード回路は、さらに、後続段ノードを介した電荷パケットのそれぞれの特性に基づいて、電荷パケットに関して対応する電流信号の値を示すサンプル値を生成する生成手段を有するかも知れない。
第5実施形態の実施例によれば、電流信号をサンプリングする電流モード回路であって、前記電流信号が印加される第1ノードと、複数の第2ノードと、ステアリング手段と、リセット手段を有する電流モード回路が提供される。前記複数の第2ノードは、それぞれ経路を通って前記第1ノードに電気的に接続され得る。前記ステアリング手段は、前記第1ノードと前記第2ノード間の接続を、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされるように制御する。前記リセット手段は、前記第2ノードに接続され、当該ノードのパケット間の期間で、当該ノードの電圧値を予め定められた値にもって行くことを可能にする。
ノードの電圧値を予め定められた値にもって行くことによって、当該ノードのパケット間の期間で、そのノードの寄生容量に蓄えられた余計な電荷(例えば、以前の電荷パケット)の異なった総量から生じるエラーを低減することを可能にするかも知れない。
以下は、本第5実施形態に関する任意の構成であるが、ここで開示する他の回路の実施形態の構成と組み合わせて提供され得る。
リセット手段は、第2ノードの電圧値を、当該ノードの連続するパケット間と同じ値に復帰させ得るようにしてもよい。電流モード回路は、異なる第2ノードのそれぞれに対する複数のリセット手段を有してもよい。
第6実施形態の実施例によれば、第1および第2の相補の電流信号をサンプリングする電流モード回路であって、第1および第2の相補の回路部を有する電流モード回路が提供される。前記第1回路部は前記第1電流信号をサンプリングし、前記第2回路部は前記第2電流信号をサンプリングする。前記各回路部は、前記電流信号が印加される第1ノードと、複数の第2ノードと、ステアリング手段と、リセット手段と、を有する。前記複数の第2ノードは、それぞれ経路を通って当該回路部の前記第1ノードに導電的に接続され得る。前記ステアリング手段は、前記回路部の前記第1ノードと前記第2ノード間の接続を、当該回路部の前記電流信号を構成する電荷の異なるパケットが、時間の経過により当該回路部の異なる前記経路を通ってステアされるように制御する。前記リセット手段は、前記第1回路部の前記第2ノードの少なくとも1つ、および、前記第2回路部の前記相補のノードに接続され、相補の一対のノードのパケット間の期間で、当該2つのノードの電圧値の差を予め定められた値にもって行くことを可能にする。
相補の一対のノード間の電圧値における差異を予め定められた値に持って行くことによって、それらのノードのパケット間の期間、当該ノードの寄生容量に蓄えられた余計な電荷(例えば、以前の電荷パケットからのもの)の異なった総量から結果として生じるエラーを低減することを可能にするかも知れない。
以下は、本第6実施形態に関する任意の構成であるが、ここで開示する他の回路の実施形態の構成と組み合わせて提供され得る。
リセット手段は、相補の一対のノードの両方に接続されているかも知れない。リセット手段は、電圧値の差を予め定められた値にもって行くために、相補の一対のノードまたはその両方を基準電位に接続可能にしてもよい。リセット手段は、相補の一対のノードを互いに同じ電位にもって行くことを可能にするかも知れない。リセット手段は、相補の一対のノード間に接続され、それらのノードを互いに同じ電位にもって行くために、当該ノードを一緒に接続可能にしてもよい。リセット手段は、相補の一対のノードまたはその両方の電圧値を、連続するパケット間で同じ値に復帰させ得るようにしてもよい。電流モード回路は、異なる相補ノードの対のそれぞれに対する複数のリセット手段を有してもよい。このリセット手段は、相補のノード毎に提供されてもよい。
そのような電流モード回路において、各回路部は、さらに、当該回路部の第2ノードを介した電荷パケットのそれぞれの特性に基づいて、電荷パケットに関して対応する電流信号の値を示すサンプル値を生成する生成手段を有してもよい。
第7実施形態の実施例によれば、第1および第2の相補の電流信号をサンプリングする電流モード回路であって、第1および第2の相補の回路部を有する電流モード回路が提供される。前記第1回路部は前記第1電流信号をサンプリングし、前記第2回路部は前記第2電流信号をサンプリングする。前記各回路部は、前記電流信号が印加されるルートノードと、複数の第1段ノードと、複数の後続段ノードと、ステアリング手段と、リセット手段と、を有する。前記複数の第1段ノードは、それぞれが前記ルートノードに導電的に直接接続される。前記複数の後続段ノードは、前記回路部の前記第1段ノード毎に設けられ、該後続段ノードの各々がその前記第1段ノードを介したそれぞれの経路を通って当該回路部の前記ルートノードに対して導電的に間接接続され得る。前記ステアリング手段は、前記回路部の前記ルートノードと前記後続段ノード間の接続を、当該回路部の前記電流信号を構成する電荷の異なるパケットが、時間の経過により当該回路部の異なる前記経路を通ってステアされるように制御する。前記リセット手段は、前記第1回路部の前記第1段ノードまたは前記後続段ノードの少なくとも1つ、および、前記第2回路部の前記相補のノードに接続される。さらに、前記リセット手段は、相補の一対のノードのパケット間の期間で、当該2つのノードの電圧値の差を予め定められた値にもって行くことを可能にする。
相補の一対のノード間の電圧値における差異を予め定められた値に持って行くことによって、それらのノードのパケット間の期間、当該ノードの寄生容量に蓄えられた余計な電荷(例えば、以前の電荷パケットからのもの)の異なった総量から結果として生じるエラーを低減することを可能にするかも知れない。
以下は、本第7実施形態に関する任意の構成であるが、ここで開示する他の回路の実施形態の構成と組み合わせて提供され得る。
リセット手段は、相補の一対のノードの両方に接続されているかも知れない。リセット手段は、電圧値の差を予め定められた値にもって行くために、相補の一対のノードまたはその両方を基準電位に接続可能にしてもよい。リセット手段は、相補の一対のノードを互いに同じ電位にもって行くことを可能にするかも知れない。リセット手段は、相補の一対のノード間に接続され、それらのノードを互いに同じ電位にもって行くために、当該ノードを一緒に接続可能にしてもよい。リセット手段は、相補の一対のノードまたはその両方の電圧値を、連続するパケット間で同じ値に復帰させ得るようにしてもよい。電流モード回路は、異なる相補ノードの対のそれぞれに対する複数のリセット手段を有してもよい。このリセット手段は、相補のノード毎に提供されてもよい。
そのような電流モード回路において、各回路部は、当該回路部の後続段ノードを介した電荷パケットのそれぞれの特性に基づいて、電荷パケットに関して対応する電流信号の値を示すサンプル値を生成する生成手段を有してもよい。
第8実施形態の実施例によれば、上述した第1〜第7実施形態の電流モード回路を有するアナログ/デジタル変換器が提供される。第9実施形態の実施例によれば、上述した第1〜第8実施形態の回路を有する集積回路が提供される。第10実施形態の実施例によれば、上述した第1〜第9実施形態の回路を有する集積回路チップが提供される。
第11実施形態の実施例によれば、電流信号を電流モード回路でサンプリングする方法が提供される。前記電流モード回路は、前記電流信号が印加される第1ノードと、それぞれ経路を通って前記第1ノードに導電的に接続され得るX個の第2ノードと、を有する。前記方法は、前記第1ノードと前記第2ノード間の接続を、X個の時間インターリーブされた湾曲の制御信号に従って制御し、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされのを有する。前記Xは、3以上の整数である。
第12実施形態の実施例によれば、電流信号を電流モード回路でサンプリングする方法が提供される。前記電流モード回路は、前記電流信号が印加される第1ノードと、それぞれ経路を通って前記第1ノードに導電的に接続され得る複数の第2ノードと、を有する。前記方法は、前記第1ノードと前記第2ノード間の接続を制御し、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成し、1つ以上の結合されたサンプル値を提供し、該電流モード回路のキャリブレーション動作を行うのを有する。前記第1ノードと前記第2ノード間の接続の制御により、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされる。前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成は、前記第2ノードを介した前記電荷パケットのそれぞれの特性に基づいて行う。前記1つ以上の結合されたサンプル値は、前記第2ノードの1つ以上からのサンプル値を結合して提供される。前記電流モード回路のキャリブレーション動作は、前記結合されたサンプル値に従って行われる。
第13実施形態の実施例によれば、電流信号を電流モード回路でサンプリングする方法が提供される。前記電流モード回路は、前記電流信号が印加される第1ノードと、それぞれ経路を通って前記第1ノードに導電的に接続され得る複数の第2ノードと、を有する。前記方法は、実質的に湾曲の制御信号を生成し、前記第1ノードと前記第2ノード間の接続を前記湾曲の制御信号に従って制御し、サンプル値を生成し、前記サンプル値または該サンプル値の幾つかを分析し、該電流モード回路の動作を調整することを有する。前記第1ノードと前記第2ノード間の接続を前記湾曲の制御信号に従って制御することにより、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされる。前記サンプル値の生成は、前記第2ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成する。前記電流モード回路の動作の調整は、前記分析に従って行う。
第14実施形態の実施例によれば、電流信号を電流モード回路でサンプリングする方法が提供される。前記電流モード回路は、前記電流信号が印加されるルートノードと、それぞれが前記ルートノードに導電的に直接接続される複数の第1段ノードと、前記第1段ノード毎の複数の後続段ノードと、を有する。前記後続段ノード各々は、その前記第1段ノードを介したそれぞれの経路を通って前記ルートノードに対して導電的に間接接続され得る。前記方法は、前記ルートノードおよび前記後続段ノード間の接続を制御し、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされることを有する。
第15実施形態の実施例によれば、電流信号を電流モード回路でサンプリングする方法が提供される。前記電流モード回路は、第1および第2の相補の回路部を有し、前記第1回路部は前記第1電流信号をサンプリングし、前記第2回路部は前記第2電流信号をサンプリングする。前記各回路部は、前記電流信号が印加される第1ノードと、それぞれ経路を通って当該回路部の前記第1ノードに導電的に接続され得る複数の第2ノードと、を有する。前記方法は、前記回路部の前記第1ノードと前記第2ノード間の接続を制御し、相補の一対のノードのパケット間の期間で、当該2つのノードの電圧値の差を予め定められた値にもって行くことを有する。前記回路部の前記第1ノードと前記第2ノード間の接続の制御は、前記各回路部について行い、当該回路部の前記電流信号を構成する電荷の異なるパケットが、時間の経過により当該回路部の異なる前記経路を通ってステアされる。前記2つのノードの電圧値の差を予め定められた値にもって行くのは、前記第1回路部の前記第2ノードの少なくとも1つ、および、前記第2回路部の前記相補のノードについて、前記予め定められた値にもって行く。
第16実施形態の実施例によれば、電流信号を電流モード回路でサンプリングする方法が提供される。前記電流モード回路は、第1および第2の相補の回路部を有し、前記第1回路部は前記第1電流信号をサンプリングし、前記第2回路部は前記第2電流信号をサンプリングする。前記各回路部は、前記電流信号が印加されるルートノードと、それぞれが前記ルートノードに導電的に直接接続される複数の第1段ノードと、当該回路部の前記第1段ノード毎の複数の後続段ノードと、を有する。前記後続段ノードの各々は、その前記第1段ノードを介したそれぞれの経路を通って当該回路部の前記ルートノードに対して導電的に間接接続され得る。前記方法は、前記回路部の前記ルートノードと前記後続段ノード間の接続を制御し、相補の一対のノードのパケット間の期間で、当該2つのノードの電圧値の差を予め定められた値にもって行くことを有する。前記回路部の前記ルートノードと前記後続段ノード間の接続の制御は、前記各回路部について行い、当該回路部の前記電流信号を構成する電荷の異なるパケットが、時間の経過により当該回路部の異なる前記経路を通ってステアされる。前記2つのノードの電圧値の差を予め定められた値にもって行くのは、前記第1回路部の前記第1段ノードまたは前記後続段ノードの少なくとも1つ、および、前記第2回路部の前記相補のノードについて、前記予め定められた値にもって行く。
第17実施形態の実施例によれば、電流信号を電流モード回路でサンプリングする方法が提供される。前記電流モード回路は、前記電流信号が印加される第1ノードと、それぞれ経路を通って前記第1ノードに電気的に接続され得る複数の第2ノードと、を有する。前記方法は、前記第1ノードと前記第2ノード間の接続を制御し、前記第2ノードについて、当該ノードのパケット間の期間で、当該ノードの電圧値を予め定められた値にもって行くことを有する。前記第1ノードと前記第2ノード間の接続の制御により、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされる。
装置(回路)の実施形態は、同じように方法の実施形態に対して適用することができ、また、その逆も同様である。或る回路の実施形態の構成は、そのような構成を任意の構成として、他の回路の実施形態の構成と組み合わせて提供され得る。
上述したように、各実施形態は、集積回路チップ、および、そのような集積回路チップを有する回路基板、そのような回路基板を有する情報ネットワーク(例えば、インターネット光ファイバネットワークおよびワイヤレスネットワーク)、並びに、そのようなネットワークのネットワーク機器に拡張することができる。
以下、添付図面を参照して、電流モード回路の実施例を詳述するが、その前に、まず、実施例のジェネラルコンセプトを示す。
図1〜図7を参照して上述したように、前に考察したADCアーキテクチャの多くは、電圧に基づいて、すなわち、電圧領域でサンプリングおよびデマルチプレックシングを実行している。そのようなアーキテクチャにおいて、信号に格納された如何なる情報のコンテンツも、それらの信号の電圧レベルによって表される。そのような回路の動作において、電圧は独立に変化可能であり、電流はその電圧に従うことになる。これは、電圧は原因で、電流は効果であるからである。従って、そのようなADC回路は、電圧モード回路と見なされる。これに対して、本実施例は、電流に基づいて、すなわち、電流領域でサンプリングおよびデマルチプレックシングを実行する。すなわち、本実施例において、信号に格納された如何なる情報のコンテンツも、それらの信号の電流レベルによって表される。そのような回路の動作において、電流は独立に変化可能であり、電圧はその電流に従うことになり、電流は原因で、電圧は効果である。そのような形態を実施したADC回路は、もちろん、電圧モード回路に組み入れられ、或いは、電圧モード回路と共に使用されるかも知れないが、電流モード回路と見なされる。本実施形態を実施した回路は、集積回路の一部または全てとして、例えば、集積回路チップとして提供されであろう。さらに、本実施形態は、そのような集積回路チップを有する回路基板に拡張されるかも知れない。
概括的な言葉で、本実施形態の実施例は、電流を入力信号(すなわち、電流の大きさが情報のコンテンツを伝える信号)として採用する。さらに、本実施形態の実施例は、その電流を、n倍のインターリーブし、それぞれが全体のサンプリングレートの1/nであるn相の正弦波クロックを使用するパルス・ストリームに分割する。本実施形態の実施例における情報のコンテンツは、パルスまたはパケットの大きさにより表され、パルスの大きさは、Q=∫Idtなので、電荷の総量として測定される。そのような回路は、『電荷モード』回路と見なされてもよく、語句『電流モード」は、そのように理解される。電流モードサンプリングは、それ自体は知られているが、そのような知られたサンプリング技術に加えて、ここで開示される実施形態の実施例からかなりの利益が結果として生じることが明らかになるであろう。
図8は、サンプリング回路30を示す概略図である。図8(b)に示されるように、回路30は、入力ノードINおよび複数の関連付けられた出力ノードOUT1〜OUTnを有する。
入力ノードは、入力信号を電流32として受け取ることに適し、その電流32の大きさは、入力信号により伝えられる情報を表している。従って、図8(a)において、電流32の大きさは簡略化のために固定されているが、その大きさは、例えば、デジタル信号を伝えるために変動し得ることが理解されるであろう。
回路30は、受け取った電流32を時間の経過により異なる出力ノードOUT1〜OUTnにルーティングするためのルーティング(または、テアリング)手段33を有する。この場合、ルーティング手段33は、電流32を、ステップワイズ(step-wise)順序方式で、また、クロック信号(図示しない)に同期させて、異なる出力ノードOUT1〜OUTnにルーティング可能にする。例えば、ルーティング手段33は、入力ノードINを出力ノードOUT1に接続可能にし、さらに、出力ノードOUT2に接続可能にし、その後同様にして、出力ノードOUT1に復帰する前に、出力ノードOUTnに接続可能にする。このようにして、ルーティング手段33は、タイムワイズ(time-wise)基準で、電流32を効果的に、それぞれ出力ノードOUT1〜OUTnで受け取られたサンプル(または、部分)341〜34nに分割されるように、出力ノードを介して循環する。
ルーティング手段33は、同時に、2つの出力ノードが決して入力ノードに接続されないように、その接続を、或る出力ノードから次の出力ノードに変化させるかも知れない。或いは、ここで開示される実施例のように、ルーティング手段33は、1つ以上の出力ノードが入力ノードに接続される期間、その接続を、或る出力ノードから次の出力ノードに徐々に変化させるかも知れない。
図8(c)に示されるように、回路30は、さらに、出力ノードOUT1〜OUTnで受け取られたサンプルまたはパルス341〜34nに従って出力値を生成するための生成手段(図示しない)を有する。その出力値は、電流サンプル341〜34nに対応する入力信号(電流32)の一部の入力値を示している。従って、回路30は、例えば、もし、生成手段がデジタル出力値を出力可能にするならば、アナログ/デジタル変換を実行するように構成されるかも知れない。
以下、添付図面を参照して、電流モード回路の実施例を詳述する。図9は、本実施形態を実施するアナログ/デジタル回路40を示す概略図である。回路40は、サンプラ42,電圧制御発振器(VCO)44,デマルチプレクサ46,ADCバンク48,デジタルユニット50およびキャリブレーションユニット52を有する。
サンプラ42は、入力電流IINを4倍インターリーブのサンプルストリームA〜Dに分割するために、4ウェイまたは4相の時間インターリーブを実施するように構成される。この目的のために、VCO44は、例えば、持ち上げられた余弦信号のような、互いに90°の位相差を有する4つのクロック信号を出力するための直交VCOである。VCO44は、例えば、全体的な56GS/sのサンプリングレートを有することを可能にする、分配された14GHzの直交VCOであるかも知れない。
図9に示されるように、ストリームA〜Dのそれぞれは、一緒に直列接続されたデマルチプレクサ46およびADCバンク48を有する。サンプラは、電流モードで動作し、従って、ストリームA〜Dは、効果的に入力電流IINを源とする(および、入力電流を生成する)電流パルスの4倍インターリーブであり、各ストリームは、全体的なサンプリングレートの1/4のサンプリングレートを有する。56GS/sの全体的なサンプリングレートの例では、ストリームA〜Dのそれぞれが14GS/sのサンプリングレートを有するかも知れない。
例として、ストリームAに注目すると、電流パルスのストリームは、nウェイデマルチプレクサ46によって第1の分離がなされる。デマルチプレクサ46は、電流ステアリング・デマルチプレクサであり、これは、サンプラ42に同様の機能を実行させ、ストリームAを、それぞれが全体的なサンプリングレートの1/4のサンプリングレートを有するn倍インターリーブストリームに分配する。56GS/sの全体的なサンプリングレートの例において、デマルチプレクサ46からのn個の出力ストリームは、それぞれ14/n GS/sのサンプリングレートを有するかも知れない。もし、nが、例えば、80または160ならば、デマルチプレクサ46の出力ストリームは、それぞれ175MS/Sまたは87.5MS/sのサンプリングレートを有するかも知れない。デマルチプレクサ46は、1つのステージ(段)またはステージのひと続きで、1:nのデマルチプレクシングを実行してもよい。例えば、n=80のとき、デマルチプレクサ46は、後に続く第2の1:10ステージによって、第1の1:8ステージの手段による1:nデマルチプレクシングを実行するかも知れない。
デマルチプレクサ46から出力されたn個のストリームは、ADCバンク48に進む。ADCバンク48は、それぞれ入力するパルスストリームをデジタル信号、例えば、8ビットデジタル値に変換するn個のADCサブユニットを含む。従って、n個のデジタルストリームは、ADCバンク48からデジタルユニット50に進む。n=80の場合、ADCサブユニットのための変換レートは、全体的なサンプリングレートよりも320分の一遅いかも知れない。
ストリームB,CおよびDは、ストリームAと同様に動作する。上述のn=80の場合、回路40は、4個のADCバンク48の間で分配された320個のADCサブユニットを有することが考えられる。
従って、n個のデジタルストリームの4つの組は、アナログ入力信号である電流IINを表す1つのデジタル出力信号を生成するために、それらのストリームを重合(マルチプレックス)するデジタルユニット50に入力される。1つのデジタル出力を生成するという考え方は、概略的には正しいが、実際の適用では、ADCバンクから並列にデジタル出力信号を出力するのが好ましいかも知れない。
キャリブレーションユニット52は、デジタルユニット50からの1つまたは複数の信号を受け取るために接続される。そして、その信号に従って、1つまたは複数のサンプラ42,VCO44,デマルチプレクサ46およびADCバンク48の少なくとも1つに印加される制御信号を規定する。後に明らかになるように、サンプラ42でキャリブレーションを実行することが好ましい。これは、キャリブレーションユニット52からの出力がどのようにサンプラ42に供給されるかが、図9における破線の矢印よりも実線の矢印で示される。
さらに、回路40の動作の詳細および関連する有利な点は、図10〜図27を考察することにより明らかになるであろう。
図10は、4相(多相)電流モード(電流ステアリング)サンプラ42の概略的な回路図である。図9において、シングルエンド入力信号は、電流IINとして示されているが、例えば、コモンモードのインターフェースリジェクションを利用するために、差動入力信号が適用されてもよい。従って、サンプラ42,デマルチプレクサ46およびADCバンク48は、効果的に重複され得るが、そのような重複は、図9では簡略化のために省略されている。図10に戻って、サンプラ42は、入力信号により大きさが変化する電流源IINとして形成される、上記差動の入力電流信号を受け取るように構成される。
差動信号であるため、サンプラ42は、事実上、2つの差動入力のための2つのマッチングセクション(すなわち、対応するセクション、或いは、相補のセクション)54および56を有する。従って、セクション54に出力ストリームIOUTA〜IOUTDの第1セットがあり、また、出力ストリームIOUTBA〜IOUTBDをマッチングする第2セット有る。ここで、IOUTBは、IOUTの反転(/IOUT)を意味し、また、IOUTAはIOUTBAと対をなし、さらに、他も同様である。
例として、第1セクション54に注目する(第2セクション56は、第1セクション54と同様に動作するため)。このとき、共通のテイルノード60で一緒に接続されるそれらの電源端子を有する4つのnチャネルMOSFET58A〜58D(すなわち、ストリームまたは経路毎に1つ)が設けられている。
上述した電流源IINは、共通テイルノード60とセクション56の等価なテイルノード66間に接続される。さらなる電流源IDC62は、共通テイルノード60と接地間に接続され、一定の直流電流IDCを伝える。4つのトランジスタ58A〜58Dのゲート端子は、VCO54から提供される4つのクロック信号θ0〜θ3によってそれぞれ駆動される。
上述したように、セクション56は、構造的にセクション54と同様であり、従って、トランジスタ64A〜64D,共通テイルノード66および電流源IDC68を有する。
次に、サンプラ42の動作が、図11〜図16を参照して説明される。
図11は、クロック信号θ0〜θ3および出力電流IOUTA〜IOUTDの波形を概略的に示す図であり、図11(a)はクロック信号θ0〜θ3を概略的に示し、また、図11(b)は対応する出力電流IOUTA〜IOUTDの波形を概略的に示す。
クロック信号θ0〜θ3は、VCO44からの4つの電圧波形として提供される、時間インターリーブされて持ち上げられた余弦波形である。本実施例における4つのクロック信号の使用は、ADC回路40の4ウェイの時間インターリーブによるが、他の実施例において、3またはそれ以上の時間インターリーブクロック信号が、入力電流信号の3またはそれ以上のウェイのために使用され得る。
クロック信号θ0〜θ3は、クロック信号θ0が0°の位相,θ1が90°の位相,θ2が180°の位相およびθ3が270°の位相であるような、互いに90°だけ位相が異なる。
サンプリング回路42の影響は、クロック信号θ0〜θ3の制御下において、出力電流IOUTA〜IOUTDが電流ポルスの4つのトレイン(或いは、ストリーム)であり、各トレインにおけるパルスの連続は、クロック信号θ0〜θ3の1つと同じ期間を有する。全4つのトレインのパルスは、クロック信号の1つの期間の1/4(すなわち、クロック信号の1つのサンプリング周波数の4倍)でパルスの有効な全てのトレインとして、互いに一緒に時間インターリーブされる。
図12は、クロック信号θ0〜θ3および電流IOUTA,IOUTBおよびIOUTDの波形の一部を示す図である。ここで、図12(a)はクロック信号θ0〜θ3の波形を示し、また、図12(b)は電流IOUTA,IOUTBおよびIOUTD(電流IOUTCは図示しない)を示し、サンプリング回路42の動作をより理解し易くするために使用される。
上述したように、クロック信号θ0〜θ3は、時間インターリーブされて(実質的に)持ち上げられた余弦波形であり、互いに90°の位相差を有している。図示されたクロック信号は、湾曲しているが、厳格に完全な湾曲である必要はない。次第に明らかとなるように、本実施例において、波形の形状は、底部に向かうよりも最高部分のほうが重要である。さらなる説明に役立てるために、図12(a)において、クロック信号θ0が太線により強調されている。
クロック信号θ0〜θ3は、サンプラ42において、それぞれトランジスタ58A〜58Dのゲートを制御する。従って、トランジスタ58A〜58Dは、それらの1つが完全にターンオフすると連続する次のものがターンオンし、それらの1つが完全にターンオンすると他のものはターンオフするように、ターンオンし、その後、続いてターンオフする。
実質的に、トランジスタ58A〜58Dを介してノード60に流れ込む全ての電流は、電流ITAILとしてノードに存在しなければならず、常に、電流IOUTA〜IOUTDの和は、実質的に、ITAILと=IDC−IINに等しい。従って、上述したゲート制御の影響は、電流ITAILが連続したトランジスタ58A〜58Dを通ってステアされ、そこで、トランジスタがターンオンおよびオフされる。すなわち、それらトランジスタの1つがターンオフして、電流ITAILの減少が開始し、連続して次に、それらトランジスタの1つがターンオンして、電流ITAILの増加が開始する。そして、それらトランジスタの1つが完全にターンオンすると、他のトランジスタが実質的にターンオフするので、そのターンオンしたトランジスタが実質的に電流ITAILの全てを伝える。
この影響は、図12(b)に示される。簡略化するために、出力電流IOUTA,IOUTBおよびIOUTDだけが示されているが、波形のパターンは、図11に示されるように、同様のウェイで継続する。図12(a)のクロック信号の図と比較するために、図12(b)において、出力電流IOUTA(クロック信号θ0に対応)の波形が太線により強調されている。
図12の理解に役立たせるために、3つのポイント70,72および74が図12(a)の波形θ0上に示され、また、対応する3つのポイント80,82および84が図12(b)の波形IOUTA上に示されている。
ポイント70において、波形θ0はそのピーク値、すなわち、VDDになり、他のクロック信号θ1〜θ3は、そのピーク値よりもかなり低くなる。これにより、トランジスタ58Aは完全にオンし、また、トランジスタ58B〜58Dは完全にオフする。従って、対応するポイント80において、電流IOUTAはITAILに等しくなり、また、他の電流IOUTBおよびIOUTD(および、図示しない電流IOUTC)は、実質的に零に等しくなる。
ポイント70に先立つポイント72において、波形θ0はそのピーク値に向けて増加し、まだ、ピーク値には到達していない。また、ポイント72において、波形θ3はそのピーク値から減少している。重要なことは、ポイント72において、クロック信号θ3およびθ0が等しい値を持つことである。従って、トランジスタ58Dおよび58Aは、それらのソース端子が一緒に接続されているので、互いに同じ程度にオンすることになる。ポイント72において、クロック信号θ1およびθ2は互いに等しく、トランジスタ58Dおよび58Cを確実にオフするのに十分低くなっている。そのため、時間におけるこのポイントで、ポイント82に示されるように、電流ITAILの半分がトランジスタ58Dを通って流れると共に、電流ITAILの半分がトランジスタ58Aを通って流れ、IOUTD=IOUTA=(ITAIL)/2になる。
ポイント74はポイント70と同等であり、このポイント74でトランジスタ58Aおよび58B〜58Dが両方ともオンする。従って、対応するポイント84で、IOUTA=IOUTB=(ITAIL)/2になる。
従って、各電流波形の3つのポイント(例えば、電流波形IOUTAのポイント80,82および84)クロック波形に関して時間的に固定され、また、電流ITAILに関して大きさが固定されるのが分かる。すなわち、電流IOUTAを例にすると、ポイント80において、電流はITAILに等しくなり、ポイント82および84において、電流はITAILの半分に等しくなる。ポイント80,92および84の位置は、クロック信号θ0〜θ3に関して固定される。同様のことは、電流IOUTB〜IOUTDについても正しい。ポイント70,72および74に注目すると、本実施例において、クロック信号の上方部分が重要であり、(例えば、下方部分の正確な形状は、厳密にクリティカルではないというように)下方部分は重要性が低い。
そのため、波形IOUTA〜IOUTDの電流パルスは、全て同じ形状であり、その形状は、クロック信号の持ち上げられた余弦形状によって規定される。ITAILの値は、入力電流IINと共に変動するので、パルスは、単にスケールアップまたはスケールダウンする。これは、ITAILが増加し、その後、減少するときのIOUTA〜IOUTDの波形を示す図13から分かるであろう。パルスのピークは、ITAILに従い、そして、2つの隣接するパルスが等しい値を有するポイント(すなわち、交差ポイント)は、ITAILの半分に従う。
この動作は、かなり役に立つことになる。
サンプリングパルスは、全て、持ち上げられた余弦のクロック波形に規定される同様の形状を有しているので、従って、周波数応答/ロールオフは、余弦曲線により数学的に規定される。その結果、入力IINから出力IOUTまでのアナログ帯域は、典型的に、100GHzよりも大きく、非常に高くなる。さらに、回路におけるテイルノード(例えば図10におけるノード60および66)の電圧レベルは、動作の間大きく変動することはない。説明として、図10において、スイッチは、飽和領域で動作するnMOSスイッチとされ、ソース端子が一緒に繋がれてテイルノードを構成している。そのため、それらのスイッチは、低い入力インピーダンスおよび高い出力インピーダンスを有するカスコードとして動作する。テイルノードにおける電圧レベルは、入力信号と共に大きく動かないので、それらのノードは、仮想的な接地と見なされるかも知れず、それらのテイルノードにおいて寄生容量に対する低減された感度を有する。図3において、トランジスタ22は、キャパシタ28を駆動しなければならない。従って、高抵抗および相対的に低い帯域幅を与える相対的に大きい容量があり、その帯域幅は、キャパシタ28におけるかなりのミスマッチのために予測することができない。対照的に、本実施例において、nMOSスイッチは、キャパシタ28を駆動する必要がないので、NMOSスイッチは、低い抵抗値を有し、また、テイルノードは、とても小さい寄生容量(上述したように、テイルノードが低感度)を有する。これは、正確で繰り返すのに適した高帯域幅を与える。要約すると、本実施例の回路は、限定された形状の電流パルスを伝える高速のアナログ回路である。それゆえ、この回路は、高帯域幅を有し、繰り返し可能で、正確で、しかも、一定であることが知られている。従って、この知られた帯域幅は、例えば、デジタルのフィルタ(後述するように)で補償されるかも知れない。後に明らかとなるように、デマルチプレクサ46は、サンプラ42と同様に動作し、サンプリングおよびデマルチプレクシング回路を通して、この高帯域幅で正確な動作に導く。
さらに、サンプリング回路42は、電流ITAILを純粋にステアリングすることによって動作し、その電流ITAILの大きさは、異なる出力IOUTA〜IOUTDを介した入力信号IINに従う。入力電流ITAILは、ステージからステージでコピーされない(電圧は、電圧モードADCでコピーされる)。なお、デマルチプレクサ46は、サンプリング回路42と同様な構造および動作方法を有し、そのような後続のステージを形成する。さもなければ、入力電流は、回路を介してステアまたはルートされる実際の電流ITAILである。電流ITAILの全ては、出力に向かって進む。このとき、伝統的な電流の流れの方向は、出力から入力に向かうが、原理としては、電流が入力から出力に流れるのと同様である。実際に、電流IOUTA〜IOUTDの図は、回路動作の概念的な理解を助けるために、正側の値(例えば、図10において、出力から入力として示されたそれらの電流の方向)として示される。要約すると、もし、全ての『出力』電流が一緒に合計されると、その結果は、ITAILと同じになる。
サンプラ42のこの動作の他の長所は、その動作が、著しい入力信号に依存したサンプリング遅延の影響を受けないということである。以下で明らかとなるように、また、前で簡単に述べたように、共通テイルノード60および66における電圧は、50〜70mV程度のリップルだけを受けるといった、動作している間、非常に安定するように構成することができる。サンプリングタイミングは、前で説明したように(スイッチングトランジスタのソース端子は、全て一緒に繋がれているために)、純粋にクロック信号θ0〜θ3によって決定される。それゆえ、IINにおける変化は、前に図3〜図5を参照して説明した信号に依存した遅延とは対照的に、信号に依存した如何なる遅延も発生させない。従って、関連した歪みもまた除去される。
クロック信号θ0〜θ3が完全であると仮定すると、すなわち、振幅ノイズおよび位相ノイズ(ジッタ)が無いとすると、如何なるエラー(すなわち、予期しない些細な信号エラー)も、主としてスイッチングトランジスタ間のミスマッチに依存する。なお、そのようなミスマッチは、後で扱う。
他の長所は、例えば、クリックスキューおよび/またはミスマッチといったサンプリングエラーがたとえ存在しても、入力電流ITAIL(これは、入力IINに依存する)は、そのまま出力電流IOUTA〜IOUTDの間で分割されなければならない。すなわち、電流は失われず、一般的にいうと、流入する全ての電流は、出力しなければならない。この原理は、以下で詳述されるように、特にADC回路40のキャリブレーション動作に役に立つことになる。
4個の時間インターリーブされた湾曲(この場合、持ち上げられた余弦)のクロック信号が本実施例において使用される。この時間インターリーブされたクロック信号は、対応する4個のスイッチ(例えば、図10におけるスイッチ58A〜58D)を駆動するために要求される25パーセントのデューティサイクルのパルスが形成される。なお、クロック信号は、本来、それ自身(湾曲となっている)が50パーセントのデューティサイクルを有している。すなわち、入力電流信号をXウェイに分配するためには(前述したX=4にするためには)、50パーセントのデューティサイクルの湾曲クロック信号を用いて、100/Xパーセントのデューティサイクルのパルスを生成することができる。対照的に、スイッチト(ハードスイッチト)論理レベル・クロック信号が使用されるとき、それ自身が100/Xパーセント(例えば、X=4のときは25パーセント)のデューティサイクルを有するクロック信号を使用することが必要になる。これにより、100/Xパーセント(例えば、X=4のときは25パーセント)のデューティサイクルのパルスを生成する。従って、本実施例は、特に、高い周波数での動作を想定するとき、(たとえ、Xが3以上であっても)50パーセントのデューティサイクルのクロック信号を使用することができるであろう。
また、サンプラ回路42のさらなる長所は、トランジスタのゲートが、図3におけるバッファ24のような中間バッファを要求することなく直接駆動され得ることである。これは、VCOの出力が湾曲である傾向があり、この回路は、湾曲のクロック信号を許容するように構成される。そのような直接駆動は、中間ACカップリング、例えば、キャパシタ経由を含んでもよい。そのような直接駆動に伴って、サンプラ回路42のトランジスタのゲート容量は、VCO内に必要とされる容量の一部として、VCO44の設計に含まれ得る。それゆえ、ゲート容量は、VCO内部において有効に吸収され、サンプラ回路42は、ゲート容量が零であるときのように動作する。従って、ゲート容量に起因したスイッチング遅延は、有効に除去される。さらに、矩形波(すなわち、パルス波またはスイッチト論理波)を生成するためのバッファ24のようなバッファを使用しなくてもよいということは、関連したノイズおよび遅延ミスマッチが回避されるのをもたらすことになる。例えば、4種類の矩形波が要求されたとき、ミスマッチに関連した4つのバッファが必要とされるであろう。
図14は、サンプラ回路42のシミュレーション結果を示している。シミュレーションのために、回路42は、56GS/sで動作するように構成され、1GHzの正弦波を有する入力電流信号IINが供給されるようになっている。
図14(a)は、それぞれが14GHzの持ち上げられた余弦信号で、それによって56GS/sのサンプリングレートを可能にする4つのクロック信号θ0〜θ3を示している。また、図14(b)は、セクション54の4つの出力信号IOUTA〜IOUTDを示し、さらに、図14(c)は、セクション56の4つの出力信号IOUTBA〜IOUTDの等価なトレースを示している。そして、図14(d)は、差動出力信号の2つの成分、すなわち、包括的なIOUT−IOUTBの間の差を示している。そのような差動回路において、必要とされる信号は『差』の信号である。
図15は、図14のシミュレーション結果の拡大された一部を示し、そこで、パルス形状およびクロック信号は、より明確に示されている。
その結果生じる固定されたパルス形状が、明確に示されている。図15(b)および図15(c)パルスのピークは、ITAILに従うようになっており、そのため、直流の電流源62および68により規定される直流レベルの周囲で変動する。シミュレーションに使用される回路要素値は、インピーダンスが半分にされ、電流源が2倍にされ、そして、25Ωの抵抗が入力VINPおよびVINMに直列に設けられていること以外は、図16の回路(以下に述べる)で使用されるものと同様である。これは、入力インピーダンスを目的値にとどめ、電圧の振れを同じにし、そして、電流信号が2倍にされることを可能にする。全入力1GHz信号は、図15(d)のエンベロープとして示され得る。パルスの規定された形状は、ピーク値が2倍になると領域が2倍になり、また、領域が2倍になるとピーク値が2倍になるので、入力信号は、連続するパルスのピーク値、および、連続するパルスの下側領域の両方によって表される。
既に述べたように、ADC回路40は、電流ドメインにおいて、すなわち、電流モードADCとして効果的に動作する。そのため、要求された入力信号は、電流信号である。しかしながら、ADCまたはサンプラの使用を必要とする典型的な信号は、電圧ドメイン信号であり、そこで吟味される変化は、電流よりも電圧である。図16はサンプリング回路42を適用した例102を概略的に示す図であり、そこに、入力差動電圧信号を印加することが可能である。
適用例102は、回路42と同様に、いわゆる差動信号の『正』および『負』の構成要素の2つのセクション54および56を有する。前述したように、セクション54は、共通のテイルノード60に接続されたスイッチングトランジスタ58A〜58Dを有し、また、セクション56は、共通のテイルノード66に接続されたスイッチングトランジスタ64A〜64Dを有する。
適用例102は、基本的に、入力信号を受け取り、その受け取った入力電圧信号を受動的に等価な入力電流信号に変換する抵抗を使用することによって働く。そのため、適用例102は、入力電圧信号の『正』および『負』の成分をそれぞれ受け取るための入力端子104(VINP)および106(VINM)を有する。
入力端子104および106は、各々抵抗110およびインダクタ112を介して分配端子108に接続される。入力端子104および106は、さらに、各々抵抗114を介して対応する共通テイルノード60および66に接続される。分配端子108は、分配直流電流源116を介して、VINPおよびVINMの電圧レベルよりも低い基準電位に接続される。その基準電位の電圧レベルは、実は負の電圧かも知れない。
抵抗値の組の例は、図16に示されている。これらの値は、図16に示されるように、スイッチングトランジスタ(サンプラスイッチ)に向かう各共通テイルノード60および66の入力インピーダンスが50Ωで、各入力端子104および106の入力インピーダンスも50Ωである例を想定して選ばれる。さらなる実施例の狙いは、65nmシリコン技術で実施したとき、回路が、100GHzよりも大きいVINからIOUTまでのアナログ帯域幅を持つようにすることである。
抵抗110を100Ωに,抵抗114を50Ωに設定することにより、それぞれ共通テイルノード60および66の直流で100Ω且つ高周波数(例えば、100GHz)で50Ωに向かう入力端子104および106のインピーダンスZ1を得るのを可能にする。さらに、これは、分配端子108の直流で100Ω且つ高周波数で無限に向かう入力端子104および106のインピーダンスZ2を得るのを可能にする。従って、これは、全ての帯域幅で50Ωの入力端子104および106における全体のインピーダンスZINを得るのを可能にする。これは、サンプラスイッチが100GHz周辺では容量性に見え、また、テイルにおいては直列なインダクタ112(100pH程度)によって補償されるためである。高周波数において無限となるインピーダンスZ2の長所は、回路の動作が分配直流電流源116における如何なるキャパシタからも保護されるように、分配ノード108が効果的に交流接地として役に立つことである。簡略していうと、インダクタ112は、互いに補償することにより、電流源116における如何なるキャパシタも絶縁する。言い換えれば、回路が差動でバランスされているので、ノード108上に信号はなく、そのノードは容量に対して鈍感になっているので、ノード108の電圧は大きく動くことはない。
この設計に伴って、回路は、直流から100GHzを超えるまで要求された50Ωの入力抵抗を有することが分かる。これは、たとえ抵抗値が±10パーセントの許容誤差(調整されない)を有していても、可能である(すなわち、入力抵抗は、周波数に対して安定である)ことを示している。すなわち、抵抗値の許容誤差は、周波数応答の中央に向かうわずかなリップルをもたらすことになるが、これは、実際の実施例においては、許容可能なものと見なされる。さらに、例として、2つの入力端子104および106間に入力される電圧として600mVppの信号を印加することによって、共通テイルノード60および66にほぼ±75mVのリップルを与えることが分かる。これは、また、IDC=6.5mAのサンプリングスイッチにおいて、ほぼ±50パーセントの電流変調を与えることになる。
それゆえ、この回路設計の長所は、ZIN=50Ωで,電流源116の容量が実質的に影響を及ぼさず,そして,帯域幅が非常に広い(100GHzよりも大きい)といったことを含む。さらに、直列抵抗110および114を使用することによって、回路は、固有のESD(静電気放電)イミュニティを有し、ESDを低減,或いは,回路の入力ピンからESDダイオードを無くすことも可能にする。さらに、VIN共通モードは、ほぼ零であり、電流源116はGND(上述したように)以下であり、単に低電流で負の電源、例えば、−1Vの電源が必要なだけである。
図16のV−I回路から生じる長所のさらなる評価を得るために、比較は、本実施形態の見識の外で、ADC回路により適していると思われるV−I変換回路によって行われてもよい。特に、トランスコンダクタンス段(すなわち、動的なV−I変換回路)は、ADC回路に使用するのが好ましいであろう電圧−電流変換(V−I変換)の一形式である。トランスコンダクタンス段は、例えば、電流信号が印加されるノード(例えば、図16におけるノード60におけるリップルを生じうる電圧があったとしても、正しいV−I変換を提供するのに役に立つ。しかしながら、そのような動的なトランスコンダクタンス段の入力インピーダンスは、相対的に低い帯域幅制限(例えば、10GHz)を有し、上述した目的とする例(すなわち、100GHz以上の帯域幅を要求)を与えるには不適切なものになる。高周波数(例えば、10GHzより上)において、そのようなトランスコンダクタンス段は、相当なノイズおよび歪み発生源になるかも知れず、入力マッチングを不十分にするかも知れない。一方、本実施例の適用例102は、周波数に対する入力インピーダンス(すなわち、抵抗性の入力)が実質的に一定の(上述した例では、直流から100GHzにおいて、50Ωの入力インピーダンスを与える)受動変換手段を提供する。適用例102は、良好な入力マッチングを可能にし、また、ノイズや歪み発生源にならずに高周波数で使用することができる。実際の例において、十分な程度の線形性(例えば、8ビットのENOB)が達成されているので、テイルノード(例えば、図16におけるノード60および66)におけるリップルは、許容することができるであろう。
図17は、デマルチプレクサ46の構造および動作を理解するのに役に立つADC回路40の一部の概略的か回路図である。
簡略化のために、図16の適用例102を使用するサンプラ回路42の一部だけが示されている。すなわち、『正』のセクション54だけが示され、『正』のセクション54の構成要素は、図17をさらに複雑化するのを避けるために省略されている。
デマルチプレクサ46に関して、出力IOUTAのためのデマルチプレクシングする回路だけが示されている。同様の回路は、他の7つの出力IOUTB〜IOUTDおよびIOUTBA〜IOUTBDに対してもまた設けられるかも知れない。
図17に示されるように、本実施例のデマルチプレクサ46は、2つのステージ(段)、すなわち、ステージ46Aおよび46Bで構成されている。第1ステージ46Aは、1:Nのデマルチプレクシングを実行し、また、第2ステージ46Bは、1:Mのデマルチプレクシングを実行する。
ステージ46Aおよび46Bは、通常、サンプリング回路42のサンプリングスイッチ110の配列と同様の構成を有している。すなわち、各ステージは、ソース端子が一緒に共通テイルノードに接続された複数のトランジスタ(この場合、nチャネルMOSFET)を有する。
前述した回路42のサンプリングの記載、および、例としての『正』のセクションだけの考察から、回路は、入力電流IINを、X個の時間インターリーブされたパルス列に分割する。ここで、本実施例において、X=4である。本実施例において、これらのパルス列は、出力IOUTA〜IOUTDに設けられている。それゆえ、サンプリング回路42は、1:Xデマルチプレクシング機能を実行するものと見なされ得る。同様に、サンプラ42からの各出力は、さらに、ステージ46Aによって1:Nのデマルチプレックスされ、そして、ステージ46Aの各出力は、さらに、ステージ46Bによって1:Mのデマルチプレックスされ得る。
図17においては、単に、1つだけの完全なデマルチプレックスされた経路が示されている。すなわち、入力電流IINは、X個(本実施例では、X=4)の出力IOUTA〜IOUTDを提供するためにデマルチプレックスされる。図17では、一番左の出力IOUTAに関してのみ示されているが、それらの出力の各々は、さらに、ステージ46Aによって1:Nのデマルチプレックスされる。従って、示されたステージ46Aからの出力は、出力IOUTA10〜IOUTA1(N-1)である。そして、図17では、一番左の出力IOUTA10に関してのみ示されているが、それら出力(全てのステージ46Aのため)の各々は、さらに、ステージ46Bによって1:Mのデマルチプレックスされる。従って、示されたステージ46Bからの出力は、出力IOUTA1020〜IOUTA102(M-1)である。対応する出力は、他のステージ46Bによって生成される。
サンプリング回路42およびデマルチプレクサ46は、一緒に、1:Zデマルチプレクシング機能を実行する。ここで、Z=X×N×Mが成立する。本実施例において、X=4,N=8M=10である。従って、本実施例は、『正』側のセクション54で320の出力をもたらし、『負』側のセクション56で対応する320の出力をもたらす1:320デマルチプレクシングを実行する。
図18は、デマルチプレクサ46の動作をさらに理解するのに役に立つ概略図である。一番上の波形は、サンプリング回路42の出力IOUTAにおけるパルス列を示し、それ以降の波形は、ステージ46Aの出力IOUTA10〜IOUTA1(N-1)(ここでは、IOUTA10〜IOUTA13だけが示される)の対応するパルス列を表している。図18から認識され得るように、パルス列IOUTAは、各々がパルス列IOUTAの1/Nのサンプリングレートで効果的にNパルス列に分割される。
図17に戻って、本実施例において、サンプリング回路42に供給されるクロック信号θ0〜θ3は、低電圧(例えば、0V〜0.8Vのクロックレベル)の持ち上げられた余弦波形(それは、前に述べた関連した長所をもたらす)である。そして、マルチプレクサ46のステージ46Aおよび46Bに印加されるクロック信号のための仕様は、比較において幾分緩和されることになる。これは、そのステージによって、サンプルが既に取り込まれており、また、後続のステージでサンプルレートが大きく減少するためである。後続のステージでのクロック性能は、レスクリティカル(less critical)になる。その結果、例えば、ステージ46Aおよび46Bに印加されるクロック信号は、正弦波よりもデジタルクロック信号(すなわち、矩形波,パルスまたはスイッチト論理信号)で、また、例えば、0V〜1.2Vといったより高い電圧信号であり得る。しかしながら、その結果が表されるシミュレーションの目的のために、正弦波クロック信号が終始印加されることに注意されなければならない。注意する重要なポイントは、デマルチプレクサ46がエラーの著しい原因ではなく、たとえ帯域幅が減少しても、それぞれ変化しない領域で電流パルスを通す。
従って、図16および図17から明らかなように、本実施例のサンプリングおよびデマルチプレックシング回路は、ツリー構造で一緒に接続されたノードの連続を構成する。これは、例えば、図16で説明したように、回路の相補部分の両方で正しい。図16において、ノード60は、次段のノードが出力IOUTA〜IOUTDを有し、さらに、その次段のノード(図17に移動して)は出力IOUTA1020〜IOUTA102(M-1)を有するツリー構造のルートノードと見なされるかも知れない。上述したように、或る段から後続の段までのサンプルレートの低減は、クロックの仕様が、その段から後続の段までで緩和されるようになることを可能にする。この段から段への緩和にもかかわらず、サンプルはサンプラ回路(ルートノードおよび第1段ノード間)で取り込まれるために、そのサンプルは、大きな影響を受けないでその後に続く段に進むことを可能にする。
図9に戻って参照すると、デマルチプレクサ46からの出力信号は、ADCバンク48に進む。ADCバンク48は、入力されたそれぞれの電流パルスの範囲に対応するデジタル値を生成するために使用される。ここで、出力されるデジタル値の代わりに、アナログ値が出力され得るのが特徴でないのはもちろんである。デジタル出力値は、単に、プロセッサ(例えば、デジタル信号処理装置:DSP)および他の計算装置のような外部のデジタルシステムとの適合性に役に立つ出力形式である。
図19は、ADCバンク48の動作原理を理解するのに役に立つ概略図である。簡略化のために、デマルチプレクサ46の1つの出力IOUTA1020だけが示され、従って、示されたADC回路48は、特定の出力のために要求されたADC回路だけを表している。同様のADC回路48は、デマルチプレクサ46の全ての出力に対して設けられてもよい。
ADC回路48は、通常、キャパシタ150の形式を取る。図19に示されるように、キャパシタ150は、その値がキャリブレーションまたは初期化段階の間に調整され得るように、可変とされてもよい。一般的に、キャパシタ150は、出力IOUTA1020からの電流パルスを電圧値VOUTに変換するために使用される。すなわち、各パルスは、そのパルスに関する領域に比例した電圧に、キャパシタ150を充電する。これは、各電流パルスにおける電荷量は、その電流パルスの領域により規定(Q=∫Idt)され、また、キャパシタ150の両端の電圧は、電荷量Qおよび容量値Cにより規定(V=Q/C)されるからである。
特定のパルスのための電圧VOUTは、リセットスイッチ152によって回路48がリセットされるまでキャパシタ150の両端の電圧に維持されることになる。特定のパルスのための電圧VOUTが維持されている間、このアナログ出力値は、例えば、逐次比較型(successive-approximation register:SAR)を用いたADC回路を使用して、デジタル出力値に変換される。本実施例のように、差動回路の場合、各VOUTはその相補のVOUTを有し、その対は一緒に差動比較器に印加され、その対のためのデジタル出力信号が出力されることになる。
この動作モードの長所は、たとえデマルチプレクサ46内で遅延があったとしても、また、たとえ少し長い期間に渡っても、各パルスの電荷が関係する出力をその電荷にするということである。その場合、パルスから生成された電圧OUTは、影響を受けないことになる。この点を示すために、同じ電流パルスの2つの例154および156が図19に示されている。第1パルス154は、微細な遅延があったときの波形を表している。第2パルス156は、例えば、回路のトラックキャパシタによる幾らかの遅延があったときの波形を表している。従って、パルス156は、パルス154と比較して時間方向に引き延ばされている。重要なのは、2つのパルス154および156の領域が実質的に等しく、それゆえ、出力電圧VOUTは両方とも等しくなるということである。
ADCバンク48におけるADC回路のキャパシタ150の両端の値(例えば、許容誤差に依存したもの)におけるエラー(すなわち、ミスマッチ)は、ADC回路40の出力におけるエラーを生じるかも知れない。従って、できるだけ低い容量ミスマッチを得ることが有利である。もちろん、実際の実施例において、容量値の或る程度のミスマッチは避けられない。しかしながら、この点に関して、以下に述べるように、本実施形態の実施例は、図3を参照して考察された電圧モード回路よりも本来的な強みを有している。
まず、キャパシタ150におけるミスマッチは、キャパシタ28におけるミスマッチよりも小さい影響を有する。これは、キャパシタ28におけるミスマッチに起因したエラーは、回路20の最初のサンプリングステージで生じるが、本実施例のキャパシタ150におけるミスマッチに起因したエラーは、最終のADCステージで生じるからである。なお、回路20の最初のサンプリングステージでは、そのようなキャパシタ28の数は少ないが、本実施例の最終のADCステージでは、そのようなキャパシタ150の数は多い。『正』側半分および『負』側半分の一方に集中する、サンプリング回路42のX個の出力(本実施例では、X=4)のそれぞれについて、各々がキャパシタ150を有するN×M個の出力(本実施例では、N=8およびM=10)がある。それゆえ、回路20では存在しない、平均した影響が本実施形態の実施例におけるキャパシタ150におけるミスマッチと見なされる。これにより、本実施例における容量ミスマッチに起因したエラーは、図3におけるキャパシタ毎のキャパシタの数の平方根のファクタ、すなわち、√(N×M)(本実施例では、√80)のファクタだけ図3におけるものよりも低減される。
次に、図3の回路におけるキャパシタ28は、要求された入力インピーダンスを達成するために小さくする必要があり、そのような小型のキャパシタでは、ミスマッチの危険が大きくなる。上述したキャパシタ28の例としてのサイズは、16fFである。本実施例において、キャパシタ150は、入力に取り付けられるものではないので、相対的に大きくてよい。例えば、キャパシタ150は、キャパシタ28の10倍(10×)大きい。上記の例の場合、キャパシタ150は、160fFの容量を有するかも知れない。ミスマッチの低減は、シリコンを採用した領域(シリコンの適用を想定する)において増加するファクタの平方根にほぼ比例する、すなわち、キャパシタのサイズで増加するファクタの平方根に比例することが分かる。この理由により、本実施例において、容量ミスマッチに起因したエラーは、√10のファクタだけ低減されることが期待される。
上記2つの長所を一緒にすると、本実施例では、サンプラチャネル(この例では、チャネルは4つ)の各々の容量ミスマッチに起因したエラーは、√800(=√80×√10)のファクタだけ、すなわち、√(N×M×I)だけ、低減されることが期待される。ここで、Iは、キャパシタのサイズにおけるファクタの増加である。
図20は、図19における回路48の逐次比較型アナログ/デジタル変換器(Successive Approximation Register−Analogue-to-Digital Conversion:SAR−ADC)回路の適用の可能性を理解するのに役に立つ概略図である。そのような回路は、図20に示されるように、リセット(R);サップリング(S);1;2;3;4;5;6;7および8で構成されるフェーズのサイクルを有する。各サンプリングフェーズにおいて、電流パルスは、出力電圧VOUTに変換されるかも知れず、それに続いて、電圧VOUTは、次の8個のSARステージを経由して8ビットのデジタル信号に変えられるかも知れない。さらに、次のリセットステージは、次の電流パルスのための回路を準備する。
図21は、ADC回路40の可能なレイアウトを理解するのに役に立つ概略図である。簡略化のために、回路40の特定の部分だけが示されている。図21から分かるように、X=4,N=8およびM=10であると仮定すると、サンプラ42は、4個のデマルチプレクサの第1ステージ46Aに対する4つの出力を有する。各デマルチプレクサの第1ステージ46Aは、8個のデマルチプレクサの第2ステージ46Bに対する8つの出力を有する。なお、図21において、デマルチプレクサの第1ステージ46Aの出力は、最上部のデマルチプレクサの第1ステージ46Aのものだけが示されている。また、図21において、デマルチプレクサの第2ステージ46Bは、最上部のデマルチプレクサの第1ステージ46Aの最下部の出力に対するものだけが示されている。各デマルチプレクサの第2ステージ46Bは、それ自身のADCの各々に対する10個の出力を有する。図21に示されるようにして、デマルチプレクサの第2ステージ46Bのスイッチを分配し、ADCバンク48のそれぞれのサブADC回路を遮断することが可能になる。これによって、最終スイッチおよびキャパシタ150間のトラック長を最小にすることができる。
図9を参照して、前に述べたように、キャリブレーションユニット52は、その動作をキャリブレートするためにADC回路40に設けられる。特に、キャリブレーションユニット52は、回路の使用状態において、すなわち、回路を『オフライン』にする必要がなく、ADC回路40のそのようなキャリブレーションを実行するのに適している。
キャリブレーションユニット52の動作は、サンプリング回路42が入力電流を電流パルスのストリームに分割する処理、すなわち、サンプリングされた全ての電流が出力におけるパルスに現出するような処理に基づいている。VCO/サンプラクロックまたはスイッチにおけるタイミングエラーは、電流パルスの領域、すなわち、ADCの出力に影響を及ぼす。特に、図22のように、全ての電流はパルスに分割され、もし、そのようなエラーに起因して、1つのパルスが領域で増加すると(エラーのない環境において、期待された領域から増加すると)、他のパルスまたはパルスの組がそれに対応して領域で減少する。すなわち、入力電流は出力電流に分割(電流が加算または移動されることなく)されるので、他のパルスまたはパルスの組が、その1つのパルスが増加した領域に対応する領域だけ減少することになる。同様に、もし、1つのパルスが領域で減少すると、他のパルスまたはパルスの組がそれに対応して領域で増加しなければならなくなる。
注意すべき点は、本実施例において、クロック信号は、湾曲の信号(これは、高速のデジタルスイッチ論理理信号または矩形波信号とは対照的に、立ち上がりおよび立ち下がり時間という意味において、緩やかな信号)である。そのため、クロック信号における位相または大きさ、および/または、サンプリングスイッチ間のミスマッチに対する電流パルスの領域の感度が最大にされる。他の手法では、スイッチのミスマッチを例に取ると、湾曲のクロック信号の使用は、ΔVTHからΔ∫Iまでのゲインが最大にされるのを可能にする。ここで、ΔVTHは、ミスマッチを表しているサンプリングスイッチの閾値電圧の変化を示し、また、Δ∫Iは、閾値電圧の変化により結果として生じた電流パルスの領域における変化を示している。上記の感度は、クロック信号が、例えば、スイッチト論理レベル信号である場合よりも、エラーが容易に検出されるということを与える。対照的に、クロック信号がスイッチト論理レベル・クロック信号であるとすると、ミスマッチを生じる出力パルスの領域の感度は、大きく損なわれることになる。
統計学的にいうと、時間の経過により、4個のADCバンク48の平均デジタル出力は、互いに等しくなることが期待される。それらのADCバンクの平均化されたデジタル出力を比較することによって、エラーの異なる形式(前に、詳述した)が検出されるかも知れない。また、その結果として、キャリブレーション或いはそれらのエラーの補償が正しく実行されるかもしれない。
図23は、図12に示す波形の部分的な重複を示すものである。図23(a)において、クロックθ3,θ0およびθ1の部分的な波形が示されている。集中がクロックθ0においてなされ、そのため、クロックθ3およびθ1は、破線により示されている。図23(b)は、P3,P0およびP1とラベル付けされた3つのパルス形状を示す。そのパルス形状により、それぞれクロックθ3,θ0およびθ1によって生成されたサンプラ回路42の出力に対応する平均化されたデジタル電力が概略的に表されている。図23(a)における波形θ3,θ0およびθ1は、等価なサイズに平均化されたデジタル出力電力P3,P0およびP1を生成するサンプラ回路42のための効果的なゲートドライブを表している。
さらに、図23(a)は、例えば、VCO44におけるタイミングエラーから結果として生じ得た効果的なゲートドライブθ0-Pも示している。効果的なゲートドライブθ0-Pは、そのようなタイミングエラーから結果として生じる効果的なゲートドライブθ0-Pの位相シフトしたものになっている。この状態において、電力P3は、例えば、10パーセントだけ増加し、電力P0は、同じ状態を維持し、そして、電力P1は、電力P3の増加しているラインにおいて、例えば、10パーセントだけ減少することが期待される。従って、平均化されたデジタル出力電力P3,P0およびP1は、クロックθ0に関してVCO44におけるタイミングエラーの存在を示す。
図24は、図23のように、図12に示す波形の部分的な重複を示すものである。従って、図24(a)および図24(b)に示される波形θ3,θ0,θ1,P3,P0は、図23(a)および図23(b)と同様のを示している。
図24に示されるように、図24は、例えば、サンプリング回路42におけるサンプリングスイッチ58A〜58D(または、64A〜64D)の1つにおける閾値電圧(VTH)のエラー(ミスマッチ)から結果として得られる効果的なゲートドライブθ0-Mを示す。従って、効果的なゲートドライブθ0-Mは、VTHのエラーから結果として得られる効果的なゲートドライブθ0の大きさが低減されたバージョンを意図している。この状態において、電力P0は、例えば、20パーセントだけ減少し、そして、隣接する電力P3およびP1は、例えば、それぞれ同じ10パーセントだけ増加することが期待される。従って、この平均化されたデジタル出力電力P3,P0およびP1における変化のパターンの検出は、そのようなVTHのエラーの存在を示す。
例として、図24におけるエラーの形式を扱うための可能な方法論が、考察される。例えば、サンプリングスイッチS0は、出力電力P0に持ち上げるためであることが分かり、また、サンプリングスイッチS1は、出力電力P1に持ち上げるためであることが分かる。この例において、スイッチS0およびS1は、差動対の対応するスイッチである。
以下の式は、サンプリングスイッチS0における閾値電圧エラーVTH0の測定を見いだすために使用され、また、サンプリングスイッチS1における閾値電圧エラーVTH1の測定を見いだすために使用されるかも知れない。
[オフセットエラー] = P0−P1 → k(VTH0−VTH1
[ゲインエラー] = P0+P1 → k(VTH0+VTH1
ここで、kは定数である。
ΔVTH0 = ([ゲインエラー]+[オフセットエラー])/2
ΔVTH1 = ([ゲインエラー]−[オフセットエラー])/2
その後、キャリブレーションは、この方法論の結果を考慮して実行される。さらに、以下で述べるように、例えば、サンプリングスイッチS0およびS1の一方または両方に印加されるバルク,および/または,ゲート電圧は、ミスマッチを低減または除去するために制御され得る。
上述の図23および図24を参照した説明から、エラー(ミスマッチ)の異なる形式が平均化されたデジタル出力電力における変化の異なるパターンに帰着するであろうことが分かるであろう。従って、そのようなエラーの異なる形式が、互いに独立して検出され、或いは、少なくとも補償され、すなわち、校正して排除されるかも知れない。エラーの異なるそのような形式は、同時に存在し得るが、ここでは、電力を互いに比較することによって、様々なエラーが検出および補償されるかも知れない。
デマルチプレクサ46は、上述したサンプリング回路42と同様の構成とされ、従って、VTHのミスマッチに対して同様に影響される。同様にして、特定のサンプラスイッチ(例えば、スイッチ58A)におけるVTHのエラーが検出されると、特定のデマルチプレクサスイッチ(例えば、図17におけるスイッチ出力信号IOUTA10)におけるエラーが検出される。これは、互いに平均化および比較するために、適切なデジタル出力を選択することによって行われる。例えば、平均化されたデジタル出力電力は、特定のスイッチから生じる素ばての出力を結合することによって、その調べる特定のスイッチで獲得することができ得る。そして、対応する出力電力も、同様に、同じ段における他のスイッチで獲得することができ、また、これらの電力(および、他の同様な電力)は、調べるスイッチをキャリブレートするために、上述した比較がなされ得る。
そのようなエラー(ミスマッチ)の検出に続いて、キャリブレーション回路52は、それらのエラーを補償するために、ADC回路40の動作を調整するように使用されるかも知れない。エラーは、実際の出力信号を平均化することによって検出されるので、キャリブレーションは、『オンライン』で実行され得る。
キャリブレーションを行うために、1つの可能な技術は、図9に示されるようにVCO44の動作を直接制御、例えば、図23における位相エラーの影響が除去されるまで、クロック信号θ0〜θ3の間の位相オフセットを調整するものである。他の技術は、第1にサンプリング回路42(それらは、サンプルを取り込むために応答可能)におけるサンプリングスイッチに焦点を当て、そして、第2にデマルチプレクサ46におけるスイッチに焦点を当て、スイッチの動作を直接制御するものである。
スイッチ(すなわち、トランジスタ9の動作を直接制御する1つの手法は、それらのスイッチに印加されるバルク電圧を制御するものである。他の手法は、それらのスイッチに印加されるゲート電圧を制御するものである。例えば、VCO44からのクロック信号出力は、サンプラスイッチに交流カップリング(例えば、直列のキャパシタを介して)されるかも知れず、それゆえ、直流バイアスが調整されてもよい。これら2つの手法は、組み合わせて使用されるかも知れない。
図25は、トリム電圧VTRIMがボディ端子に印加されているスイッチの概略図である。スイッチング遅延におけるミスマッチがトランジスタの閾値電圧VTHにおけるランダムな変化によって生じるかも知れないことが認識される。特定のスイッチ(トランジスタ)のバルク電圧を変化させる影響は、トランジスタのゲート−ソース間電圧を変化させて、トランジスタの状態を変化させることである。適切なトリム電圧VTRIMを、エラーを生じることになるスイッチのボディ端子に印加することによって、それらのバルク電圧は、それらのスイッチングポイントにおける閾値電圧のランダムな変化の影響を補償するために変化されてもよい。この技術は、他のミスマッチを補償、すなわち、それらの他のミスマッチの影響が除去されるまでトランジスタの動作を変化させることによって補償することができるかも知れない。バルク電圧の技術は、例えば、欧州特許公開第2023487号明細書(欧州出願番号:EP07113379.7)に開示され、その内容は、参照により組み入れられる。この欧州特許公開第2023487号明細書に開示された技術は、本実施形態の実施例に対しても同様に適用され得る。
従って、キャリブレーションは、選ばれた平均化されたデジタル出力電力が互いに等しくなるまで、『オンライン』で実行され得る。この状態において、平均のパルスは、同じ領域を有し、それらは同じ幅を有し、それゆえ、同様に配置される。
図26および図27は、1:4デマルチプレクシングを実行するサンプリング回路42,および,単一ステージの1:4デマルチプレクサとされるデマルチプレクサとして構成されたADC回路の完全な適用のシミュレーション結果を表している。これにより、全体的な回路としては、1:16のデマルチプレクシングを実行する。
シミュレーションにおいて、出力電流パルスは、ADC入力キャパシタにより統合され、そして、デマルチプレクサ46の出力は、等価な単一のADC出力信号を与えるために差異結合される。その後、単一の出力信号は、図26における周波数ドメイン結果を生成ために、FFT処理にかけられる。図26(a)〜図26(c)において、最上部のトレースは速いシリコン処理を表し、中央部のトレースは標準のシリコン処理を表し、そして、最下部のトレースは遅いシリコン処理を表す。図27における結果は、シミュレーションからの実際の時間ドメイン信号のトレースである。
帯域幅のロールオフの主たる発生は、上述したサンプリングパルスの形状であるのが分かるであろう。ここで、PVT(Process, Voltage, Tmperature:処理,電圧および温度)許容おいて小さい変動、例えば、図26(a)〜図26(c)に示されるように、20GHzで±20dBの変動がある。このロールオフは、簡単な固定化された3タップのFIR(Finite Implulse Response:有限パルス応答)フィルタを使用して校正され得る。このFIRフィルタは、上述したように、線型位相に近いものを生成する。
さらに、出力が、20GHZよりも上の入力信号に対して8ビットよりも大きいENOB(有効ビット数)を有することが分かるであろう。これは、全体的な正弦波を伴って測定された。サンプラの歪みは、信号レベルと共に低下する。
図28は、改良を組み入れた、本実施形態の一実施例に係るADC回路40の一部を概略的に示す図である。簡略化のために、図28における回路は、抵抗が省略され、スイッチが×印で描かれている以外は、図17におけるものと同様の形式で表されている。さらに、図17と同様に、簡略化のために、サンプラ回路42およびデマルチプレクサ46の一部だけが示されている。しかしながら、『正』および『負』の相補のセクション54および56の両方が示されている。
セクション54のデマルチプレクサ回路46におけるテイルノードは、参照符号200で示され、また、セクション56における対応するテイルノードは、参照符号202で示されている。前に述べたように、そのようなノード(サンプラ回路42におけるルートタイルノード60および66のようなノード)は、通常、寄生容量を有し、それゆえ、使用中にそれらのノードを通る電荷のパケットまたはパルスにより、少しの(それにもかかわらず存在する)電荷量が上記寄生容量に蓄えられ得る。
図28における回路は差動回路であるため、重要ではあるが電荷の個々のパケットのサイズは明確ではなく、また、セクション54を通る電荷のパケットのサイズと、それに対応するセクション58を通る電荷の相補のパケットとの間の差異も明確ではない。電荷の量は、例えば、電荷のパケット/パルスが通るノード200の寄生容量に残され、同様に、電荷の異なる量は、ノード202において残される。従って、これら余計な電荷の量は、通過するパルスの次の対のサイズに影響を及ぼし、それゆえ、エラーを生じ得る。
この問題を解決するために、図28の回路は、リセット回路210を有する。リセット回路210は、ノード対200および202が有する電荷のパケット間の『ダウンタイム』と呼ばれる長所をもたらす。このダウンタイムの間、イコライゼーション回路は、ノード200および202の各々を、前のパケットが伝えられる以前の同じ電位に持って行くように動作する。このようにして、それらのノードの各々は、パケットが通る前の各時間で、同じ初期電圧に復帰され、それにより、どのような余計な電荷による影響が各パケットで同じになる。これは、サイクル毎で、対となる2つのノード間の電位を同じにしておく1つの手法である。
本実施例において、リセット回路210は、例えば、大きな容量を介して接地されたそれら各ノード200および202に接続しているスイッチの対(図示しない)として適用され得る。これらのスイッチは、ノード200および202が不活性となるとき、他のノードを活性化するために存在するクロック信号を利用する。このようにして、ノード200および202は、ダウンタイム間にそれらのノードにおける余計な電荷を初期値に復帰させるために、両方とも一緒に接地に接続されるかも知れない。2つの相補ノード200および202における余計な電荷を初期値(それは、各ノードで異なるかも知れない)に復帰することによって、パルスの次の組に影響を与えるかも知れないエラーを実質的に防止することができ得る。
リセット回路210は、例えば、それぞれの時間でノード200および202を接続するために使用されるかも知れないが、それらのノードの電荷を一様なものにするために、他の様々なやり方で適用することができる。
もちろん、リセット回路210は、『ダウンタイム』の間でそれらのノードの電荷をリセットするために、セクション54および56のツリー構造における相補ノードの幾つか或いは全ての対に対して設けてもよい。これは、サブADC回路46Bおよび48(図)21参照)を介したデマルチプレクサ回路46Aによるツリー構造における全てのノードを含み、それぞれが適切な存在する(或いは、もしかすると専用の)クロック信号を使用する。このクロック信号は、ノードに関する対のダウンタイムの間にスイッチに関して活性化するためのものである。この技術は、ノード60および65の間では実用的ではない。これは、ノード60および65は、他のノード(それは、図13と図18との比較から分かるであろう)が有する『ダウンタイム』を有していないからである。
本実施形態は、添付の「特許請求の範囲」のコンセプト内において、他の様々な異なる構成を使用することができる。
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
[実施形態A]
(付記1)
電流信号をサンプリングする電流モード回路であって、
前記電流信号が印加される第1ノードと、
それぞれ経路を通って前記第1ノードに導電的に接続され得るX個の第2ノードと、
前記第1ノードと前記第2ノード間の接続を、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされるように制御するステアリング手段と、を有し、
前記Xは、3以上の整数であり、
前記ステアリング手段は、
X個の時間インターリーブされた湾曲の制御信号を生成する制御信号生成手段と、
前記経路を通って分配され、前記X個の湾曲の制御信号に従って制御を実行するスイッチング手段と、を有することを特徴とする電流モード回路。
(付記2)
付記1に記載の電流モード回路において、
前記制御信号は、ほぼ余弦信号になっていることを特徴とする電流モード回路。
(付記3)
付記1または2に記載の電流モード回路において、
前記制御信号は、互いに関して、実質的に等しく時間インターリーブになっていることを特徴とする電流モード回路。
(付記4)
付記1〜3のいずれか1項に記載の電流モード回路において、
前記Xは、4であることを特徴とする電流モード回路。
(付記5)
付記1〜4のいずれか1項に記載の電流モード回路において、
前記ステアリング手段は、前記X個の経路の各々が前記X個の制御信号の異なる1つによって制御されるようになっていることを特徴とする電流モード回路。
(付記6)
付記5に記載の電流モード回路において、
前記ステアリング手段は、前記X個の経路の各々が、当該経路の制御信号がその最大値またはその最大値に近いとき実質的に導電性であり、また、当該経路の制御信号がその最小値またはその最小値に近いとき実質的に非導電性である、ように構成されていることを特徴とする電流モード回路。
(付記7)
付記5または6に記載の電流モード回路において、
前記ステアリング手段は、前記制御信号の2つが等しい値を有するとき、当該2つの制御信号に対応する経路が実質的に導電性の等しいレベルを有する、ように構成されていることを特徴とする電流モード回路。
(付記8)
付記5〜7のいずれか1項に記載の電流モード回路において、
前記スイッチング手段は、経路毎にトランジスタを有し、
各経路に対し、前記トランジスタに関して、当該トランジスタのチャネルが当該経路の一部分を形成し、当該トランジスタが当該経路の前記制御信号によって制御されるようになっていることを特徴とする電流モード回路。
(付記9)
付記8に記載の電流モード回路において、
前記トランジスタは、ゲート端子を有するMOSFETであり、
各経路に対し、前記トランジスタに関して、当該トランジスタの前記ゲート端子が当該経路の前記制御信号を受け取るように接続されることを特徴とする電流モード回路。
(付記10)
付記1〜9のいずれか1項に記載の電流モード回路において、さらに、
入力電圧信号を受け取り可能な入力ノードと、
前記入力ノードと前記第1ノード間に接続され、前記入力電圧信号を前記電流信号に変換する変換手段と、を有し、該変換手段は、その変換を実行するための抵抗を有する受動回路として構成されることを特徴とする電流モード回路。
(付記11)
付記10に記載の電流モード回路において、
前記変換手段は、前記抵抗を有する抵抗ネットワークとされ、前記入力ノードが実質的に周波数に対して一定の入力インピーダンスを有することを特徴とする電流モード回路。
(付記12)
付記11に記載の電流モード回路において、
前記第1ノードは、容量性入力インピーダンスを有し、
前記抵抗ネットワークは、前記第1ノードにおいて、前記容量性入力インピーダンスを補償するためのインダクタンスを有することを特徴とする電流モード回路。
(付記13)
付記11または12に記載の電流モード回路において、
前記抵抗ネットワークは、前記入力電圧信号を前記電流信号に変換するときの前記第1ノードにおける電圧変動の影響が縮小されるようになっていることを特徴とする電流モード回路。
(付記14)
付記13に記載の電流モード回路において、
前記抵抗ネットワークは、前記電圧変動の影響の縮小を実行するための電位分割回路を有することを特徴とする電流モード回路。
(付記15)
付記1〜14のいずれか1項に記載の電流モード回路において、さらに、
前記第2ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成する生成手段を有することを特徴とする電流モード回路。
(付記16)
付記15に記載の電流モード回路において、さらに、
前記第2ノードの1つ以上からのサンプル値を結合して、1つ以上の結合されたサンプル値を提供可能にすると共に、該結合されたサンプル値に従って該電流モード回路のキャリブレーション動作を可能にするキャリブレーション手段を有することを特徴とする電流モード回路。
(付記17)
付記16に記載の電流モード回路において、
前記キャリブレーション手段は、時間の経過により前記第2ノードのために、当該ノードの結合されたサンプル値を更新すべくサンプル値を結合可能にすると共に、前記結合されたサンプル値と基準値との比較結果に従って該電流モード回路のキャリブレーション動作を可能にすることを特徴とする電流モード回路。
(付記18)
付記16または17に記載の電流モード回路において、
前記キャリブレーション手段は、時間の経過により前記第2ノードの1つのために、当該ノードの結合されたサンプル値を更新すべくサンプル値を結合可能にすると共に、時間の経過により前記第2ノードの他の1つのために、当該ノードの結合されたサンプル値を更新すべくサンプル値を結合可能にし、さらに、前記それらの結合されたサンプル値の比較結果に従って該電流モード回路のキャリブレーション動作を可能にすることを特徴とする電流モード回路。
(付記19)
付記16〜18のいずれか1項に記載の電流モード回路において、
前記キャリブレーション手段は、前記第2ノードの各々に対して、時間の経過により前記各第2ノードのために、当該ノードの結合されたサンプル値をそれぞれ更新すべくサンプル値を結合可能にすると共に、前記それらの結合されたサンプル値の比較結果に従って該電流モード回路のキャリブレーション動作を可能にすることを特徴とする電流モード回路。
(付記20)
付記16〜19のいずれか1項に記載の電流モード回路において、
前記キャリブレーション手段は、前記キャリブレーションを実行するために、前記制御信号生成手段の動作,および/または,前記スイッチング手段の動作に影響を及ぼし得るようになっていることを特徴とする電流モード回路。
(付記21)
付記20に記載の電流モード回路において、
前記キャリブレーション手段は、前記キャリブレーションを実行するために、前記制御信号の位相,および/または,大きさを制御することが可能になっていることを特徴とする電流モード回路。
(付記22)
付記21に記載の電流モード回路において、
前記ステアリング手段は、前記第2ノードの各々を前記第1ノードに導電的に接続するのが当該第2ノードの前記制御信号によって制御され、
前記キャリブレーション手段は、時間の経過により前記第2ノードの1つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にすると共に、時間の経過により前記第2ノードの他の1つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にし、そして、
前記キャリブレーション手段は、前記それらの候補のノードの前記結合されたサンプル値の間の差異を補償するために、一方または両方の前記候補のノードの前記制御信号の位相,および/または,大きさを制御することが可能になっていることを特徴とする電流モード回路。
(付記23)
付記20〜22のいずれか1項に記載の電流モード回路において、
前記キャリブレーション手段は、前記キャリブレーションを実行するために、前記制御信号における前記スイッチング手段の依存性を制御可能になっていることを特徴とする電流モード回路。
(付記24)
付記23に記載の電流モード回路において、
前記スイッチング手段は、経路毎にトランジスタを有し、
各経路に対し、前記トランジスタに関して、当該トランジスタのチャネルが当該経路の一部分を形成し、当該トランジスタが当該経路の前記制御信号によって制御され、
前記キャリブレーション手段は、時間の経過により前記第2ノードの1つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にすると共に、時間の経過により前記第2ノードの他の1つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にし、そして、
前記キャリブレーション手段は、前記それらの候補のノードの前記結合されたサンプル値の間の差異を補償するために、一方または両方の前記候補のノードの前記経路を通って前記トランジスタのゲート電圧,および/または,バルク電圧を制御することが可能になっていることを特徴とする電流モード回路。
(付記25)
付記15〜24のいずれか1項に記載の電流モード回路において、
前記サンプル値または該サンプル値の幾つかを分析可能なキャリブレーション手段を有し、その分析に従って該電流モード回路の動作を調整することを特徴とする電流モード回路。
(付記26)
付記1〜25のいずれか1項に記載の電流モード回路において、該電流モード回路は、3つのストラクチャを有し、
前記第1ノードは、前記3つのストラクチャのルートノードであり、
前記第2ノードは、前記3つのストラクチャの第1段ノードであり、前記3つのストラクチャのそれぞれは、前記ルートノードに対して導電的に直接接続可能であり、
該電流モード回路は、さらに、
第1段ノード毎の前記3つのストラクチャの複数の後続段ノードを有し、該後続段ノードの各々は、その前記第1段ノードを介したそれぞれの経路を通って前記ルートノードに対して導電的に間接接続可能であり、
前記ステアリング手段は、前記ルートノードおよび前記後続段ノード間の接続を制御可能になっており、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされることを特徴とする電流モード回路。
(付記27)
付記26に記載の電流モード回路において、
前記ステアリング手段は、前記湾曲の制御信号を、前記ルートノードおよび前記第1段ノード間の接続を制御するために使用可能にし、
前記制御信号生成手段は、複数の時間インターリーブされた切り替え論理制御信号を生成可能にし、そして、
前記ステアリング手段は、前記切り替え論理制御信号を、前記第1段ノードおよび前記後続段ノード間の接続を制御するために使用可能にすることを特徴とする電流モード回路。
(付記28)
付記27に記載の電流モード回路において、
前記第1段ノードおよび前記後続段ノード間の接続を制御するために使用される制御信号は、前記ルートノードおよび前記第1段ノード間の接続を制御するために使用される制御信号よりも大きいピークトゥピーク電圧,および/または,前記ルートノードおよび前記第1段ノード間の接続を制御するために使用される制御信号よりも長いオン時間を有していることを特徴とする電流モード回路。
(付記29)
付記26〜28のいずれか1項に記載の電流モード回路において、
前記制御信号生成手段は、前記後続段ノードを介して前記電荷パケットのそれぞれの特性に基づき、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成可能にすることを特徴とする電流モード回路。
(付記30)
付記1〜29のいずれか1項に記載の電流モード回路において、さらに、
前記第1ノード以外のノードに接続されたリセット手段を有し、該リセット手段は、当該ノードのパケット間の期間で、当該ノードの電圧値を予め定められた値にもって行くことを可能にすることを特徴とする電流モード回路。
(付記31)
付記1〜30のいずれか1項に記載の電流モード回路において、
前記リセット手段は、当該ノードの電圧値を、当該ノードの連続するパケット間と同じ値に復帰させ得るようにすることを特徴とする電流モード回路。
(付記32)
付記30または31に記載の電流モード回路において、
異なる前記第1ノード以外のノードのそれぞれに対する複数の前記リセット手段を有することを特徴とする電流モード回路。
(付記33)
付記1〜29のいずれか1項に記載の電流モード回路において、
該電流モード回路は、第1および第2の相補の前記電流信号をサンプリングするように構成され、
該電流モード回路は、第1および第2の相補の回路部を有し、該第1回路部は前記第1電流信号をサンプリングし、該第2回路部は前記第2電流信号をサンプリングし、
前記各回路部は、それぞれ第1ノード,第2ノードおよびステアリング手段を有し、
該電流モード回路は、さらに、前記第1回路部の前記第2ノードの少なくとも1つ、および、前記第2回路部の前記相補のノードに接続されたリセット手段を有し、該リセット手段は、相補の一対のノードのパケット間の期間で、当該2つのノードの電圧値の差を予め定められた値にもって行くことを可能にすることを特徴とする電流モード回路。
(付記34)
付記33に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノードの両方に接続されていることを特徴とする電流モード回路。
(付記35)
付記33または34に記載の電流モード回路において、
前記リセット手段は、前記電圧値の差を予め定められた値にもって行くために、前記相補の一対のノードまたはその両方を基準電位に接続可能にすることを特徴とする電流モード回路。
(付記36)
付記33〜35のいずれか1項に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノードを互いに同じ電位にもって行くことを可能にすることを特徴とする電流モード回路。
(付記37)
付記36に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノード間に接続され、それらのノードを互いに同じ電位にもって行くために、当該ノードを一緒に接続可能にすることを特徴とする電流モード回路。
(付記38)
付記33〜37のいずれか1項に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノードまたはその両方の電圧値を、前記連続するパケット間で同じ値に復帰させ得るようにすることを特徴とする電流モード回路。
(付記39)
付記33〜38のいずれか1項に記載の電流モード回路において、
異なる前記相補の一対のノードのそれぞれに対する複数の前記リセット手段を有することを特徴とする電流モード回路。
(付記40)
付記33〜39のいずれか1項に記載の電流モード回路において、
前記各回路部は、さらに、
当該回路部の前記第2ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成する生成手段を有することを特徴とする電流モード回路。
(付記41)
付記1〜29のいずれか1項に記載の電流モード回路において、
該電流モード回路は、第1および第2の相補の前記電流信号をサンプリングするように構成され、
該電流モード回路は、第1および第2の相補の回路部を有し、該第1回路部は前記第1電流信号をサンプリングし、該第2回路部は前記第2電流信号をサンプリングし、
前記各回路部は、それぞれ第1ノード,第2ノードおよびステアリング手段を有し、
前記各回路部は、3つのストラクチャとして構成され、
前記各回路部において、前記第1ノードは、前記3つのストラクチャのルートノードであり、前記第2ノードは、前記3つのストラクチャの第1段ノードであり、前記3つのストラクチャのそれぞれは、前記ルートノードに対して導電的に直接接続可能であり、前記回路部は、さらに、第1段ノード毎の前記3つのストラクチャの複数の後続段ノードを有し、該後続段ノードの各々は、その前記第1段ノードを介したそれぞれの経路を通って前記ルートノードに対して導電的に間接接続可能であり、
前記各回路部において、前記ステアリング手段は、前記ルートノードおよび前記後続段ノード間の接続を制御可能になっており、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされ、
該電流モード回路は、さらに、前記第1回路部の前記第1ノードまたは前記後段ノードの少なくとも1つ、および、前記第2回路部の前記相補のノードに接続されたリセット手段を有し、該リセット手段は、相補の一対のノードのパケット間の期間で、当該2つのノードの電圧値の差を予め定められた値にもって行くことを可能にすることを特徴とする電流モード回路。
(付記42)
付記41に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノードの両方に接続されていることを特徴とする電流モード回路。
(付記43)
付記41または42に記載の電流モード回路において、
前記リセット手段は、前記電圧値の差を予め定められた値にもって行くために、前記相補の一対のノードまたはその両方を基準電位に接続可能にすることを特徴とする電流モード回路。
(付記44)
付記41〜43のいずれか1項に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノードを互いに同じ電位にもって行くことを可能にすることを特徴とする電流モード回路。
(付記45)
付記44に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノード間に接続され、それらのノードを互いに同じ電位にもって行くために、当該ノードを一緒に接続可能にすることを特徴とする電流モード回路。
(付記46)
付記41〜45のいずれか1項に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノードまたはその両方の電圧値を、前記連続するパケット間で同じ値に復帰させ得るようにすることを特徴とする電流モード回路。
(付記47)
付記41〜46のいずれか1項に記載の電流モード回路において、
異なる前記相補の一対のノードのそれぞれに対する複数の前記リセット手段を有することを特徴とする電流モード回路。
(付記48)
付記41〜47のいずれか1項に記載の電流モード回路において、
前記各回路部は、さらに、
当該回路部の前記後続段ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成する生成手段を有することを特徴とする電流モード回路。
[実施形態B]
(付記49)
電流信号をサンプリングする電流モード回路であって、
前記電流信号が印加される第1ノードと、
それぞれ経路を通って前記第1ノードに電気的に接続され得る複数の第2ノードと、
前記第1ノードと前記第2ノード間の接続を、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされるように制御するステアリング手段と、
前記第2ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成する生成手段と、
前記第2ノードの1つ以上からのサンプル値を結合して、1つ以上の結合されたサンプル値を提供すると共に、該結合されたサンプル値に従って該電流モード回路のキャリブレーション動作を可能にするキャリブレーション手段と、を有することを特徴とする電流モード回路。
(付記50)
付記49に記載の電流モード回路において、
前記キャリブレーション手段は、時間の経過により前記第2ノードのために、当該ノードの結合されたサンプル値を更新すべくサンプル値を結合可能にすると共に、前記結合されたサンプル値と基準値との比較結果に従って該電流モード回路のキャリブレーション動作を可能にすることを特徴とする電流モード回路。
(付記51)
付記49または50に記載の電流モード回路において、
前記キャリブレーション手段は、時間の経過により前記第2ノードの1つのために、当該ノードの結合されたサンプル値を更新すべくサンプル値を結合可能にすると共に、時間の経過により前記第2ノードの他の1つのために、当該ノードの結合されたサンプル値を更新すべくサンプル値を結合可能にし、さらに、前記それらの結合されたサンプル値の比較結果に従って該電流モード回路のキャリブレーション動作を可能にすることを特徴とする電流モード回路。
(付記52)
付記49〜51のいずれか1項に記載の電流モード回路において、
前記キャリブレーション手段は、前記第2ノードの各々に対して、時間の経過により前記各第2ノードのために、当該ノードの結合されたサンプル値をそれぞれ更新すべくサンプル値を結合可能にすると共に、前記それらの結合されたサンプル値の比較結果に従って該電流モード回路のキャリブレーション動作を可能にすることを特徴とする電流モード回路。
(付記53)
付記49〜52のいずれか1項に記載の電流モード回路において、
前記ステアリング手段は、1つが前記第2ノードのそれぞれに対応する、1組の時間インターリーブされた制御信号を生成する制御信号生成手段を有し、
前記ステアリング手段は、前記経路を通って分配され、前記制御信号に従って前記接続の制御を実行するスイッチング手段を有し、
前記キャリブレーション手段は、前記キャリブレーションを実行するために、前記制御信号生成手段の動作,および/または,前記スイッチング手段の動作に影響を及ぼし得るようになっていることを特徴とする電流モード回路。
(付記54)
付記53に記載の電流モード回路において、
前記キャリブレーション手段は、前記キャリブレーションを実行するために、前記制御信号の位相,および/または,大きさを制御することが可能になっていることを特徴とする電流モード回路。
(付記55)
付記54に記載の電流モード回路において、
前記ステアリング手段は、前記第2ノードの各々を前記第1ノードに導電的に接続するのが当該第2ノードの前記制御信号によって制御され、
前記キャリブレーション手段は、時間の経過により前記第2ノードの1つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にすると共に、時間の経過により前記第2ノードの他の1つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にし、そして、
前記キャリブレーション手段は、前記それらの候補のノードの前記結合されたサンプル値の間の差異を補償するために、一方または両方の前記候補のノードの前記制御信号の位相,および/または,大きさを制御することが可能になっていることを特徴とする電流モード回路。
(付記56)
付記53〜55のいずれか1項に記載の電流モード回路において、
前記キャリブレーション手段は、前記キャリブレーションを実行するために、前記制御信号における前記スイッチング手段の依存性を制御可能になっていることを特徴とする電流モード回路。
(付記57)
付記56に記載の電流モード回路において、
前記スイッチング手段は、経路毎にトランジスタを有し、
各経路に対し、前記トランジスタに関して、当該トランジスタのチャネルが当該経路の一部分を形成し、当該トランジスタが当該経路の前記制御信号によって制御され、
前記キャリブレーション手段は、時間の経過により前記第2ノードの1つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にすると共に、時間の経過により前記第2ノードの他の1つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にし、そして、
前記キャリブレーション手段は、前記それらの候補のノードの前記結合されたサンプル値の間の差異を補償するために、一方または両方の前記候補のノードの前記経路を通って前記トランジスタのゲート電圧,および/または,バルク電圧を制御することが可能になっていることを特徴とする電流モード回路。
[実施形態C]
(付記58)
電流信号をサンプリングする電流モード回路であって、
前記電流信号が印加される第1ノードと、
それぞれ経路を通って前記第1ノードに電気的に接続され得る複数の第2ノードと、
前記第1ノードと前記第2ノード間の接続を、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされるように制御するステアリング手段と、
前記第2ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成する生成手段と、を有し、
前記ステアリング手段は、実質的に湾曲の制御信号を生成する制御信号生成手段と、前記経路を通って分配され、前記湾曲の制御信号に従って制御を実行するスイッチング手段と、を有し、
該電流モード回路は、さらに、前記サンプル値または該サンプル値の幾つかを分析可能で、その分析に従って該電流モード回路の動作を調整するキャリブレーション手段を有することを特徴とする電流モード回路。
(付記59)
付記58に記載の電流モード回路において、
前記キャリブレーション手段は、前記キャリブレーションを実行するために、前記制御信号生成手段の動作,および/または,前記スイッチング手段の動作に影響を及ぼし得るようになっていることを特徴とする電流モード回路。
[実施形態D]
(付記60)
電流信号をサンプリングする電流モード回路であって、
前記電流信号が印加されるルートノードと、
それぞれが前記ルートノードに導電的に直接接続される複数の第1段ノードと、
前記第1段ノード毎の複数の後続段ノードであって、該後続段ノードの各々がその前記第1段ノードを介したそれぞれの経路を通って前記ルートノードに対して導電的に間接接続され得るものと、
前記ルートノードおよび前記後続段ノード間の接続を、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされるステアリング手段と、を有することを特徴とする電流モード回路。
(付記61)
付記60に記載の電流モード回路において、
前記ステアリング手段は、湾曲の制御信号を使用して前記ルートノードおよび前記第1段ノード間の接続を制御すると共に、切り替え論理制御信号を使用して前記第1段ノードおよび前記後続段ノード間の接続を制御することを特徴とする電流モード回路。
(付記62)
付記61に記載の電流モード回路において、
前記第1段ノードおよび前記後続段ノード間の接続を制御するために使用される制御信号は、前記ルートノードおよび前記第1段ノード間の接続を制御するために使用される制御信号よりも大きいピークトゥピーク電圧,および/または,前記ルートノードおよび前記第1段ノード間の接続を制御するために使用される制御信号よりも長いオン時間を有していることを特徴とする電流モード回路。
(付記63)
付記60〜62のいずれか1項に記載の電流モード回路において、さらに、
前記後続段ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成する生成手段を有することを特徴とする電流モード回路。
[実施形態E]
(付記64)
電流信号をサンプリングする電流モード回路であって、
前記電流信号が印加される第1ノードと、
それぞれ経路を通って前記第1ノードに電気的に接続され得る複数の第2ノードと、
前記第1ノードと前記第2ノード間の接続を、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされるように制御するステアリング手段と、
前記第2ノードに接続され、当該ノードのパケット間の期間で、当該ノードの電圧値を予め定められた値にもって行くことを可能にするリセット手段を有することを特徴とする電流モード回路。
(付記65)
付記64に記載の電流モード回路において、
前記リセット手段は、前記第2ノードの電圧値を、当該ノードの連続するパケット間と同じ値に復帰させ得るようにすることを特徴とする電流モード回路。
(付記66)
付記64または65に記載の電流モード回路において、
異なる前記第2ノードのそれぞれに対する複数の前記リセット手段を有することを特徴とする電流モード回路。
[実施形態F]
(付記67)
第1および第2の相補の電流信号をサンプリングする電流モード回路であって、
第1および第2の相補の回路部を有し、前記第1回路部は前記第1電流信号をサンプリングし、前記第2回路部は前記第2電流信号をサンプリングし、
前記各回路部は、
前記電流信号が印加される第1ノードと、
それぞれ経路を通って当該回路部の前記第1ノードに導電的に接続され得る複数の第2ノードと、
当該回路部の前記第1ノードと前記第2ノード間の接続を、当該回路部の前記電流信号を構成する電荷の異なるパケットが、時間の経過により当該回路部の異なる前記経路を通ってステアされるように制御するステアリング手段と、
前記第1回路部の前記第2ノードの少なくとも1つ、および、前記第2回路部の前記相補のノードに接続され、相補の一対のノードのパケット間の期間で、当該2つのノードの電圧値の差を予め定められた値にもって行くことを可能にするリセット手段と、を有することを特徴とする電流モード回路。
(付記68)
付記67に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノードの両方に接続されていることを特徴とする電流モード回路。
(付記69)
付記67または68に記載の電流モード回路において、
前記リセット手段は、前記電圧値の差を予め定められた値にもって行くために、前記相補の一対のノードまたはその両方を基準電位に接続可能にすることを特徴とする電流モード回路。
(付記70)
付記67〜69のいずれか1項に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノードを互いに同じ電位にもって行くことを可能にすることを特徴とする電流モード回路。
(付記71)
付記70に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノード間に接続され、それらのノードを互いに同じ電位にもって行くために、当該ノードを一緒に接続可能にすることを特徴とする電流モード回路。
(付記72)
付記67〜71のいずれか1項に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノードまたはその両方の電圧値を、前記連続するパケット間で同じ値に復帰させ得るようにすることを特徴とする電流モード回路。
(付記73)
付記67〜72のいずれか1項に記載の電流モード回路において、
異なる前記相補の一対のノードのそれぞれに対する複数の前記リセット手段を有することを特徴とする電流モード回路。
(付記74)
付記67〜73のいずれか1項に記載の電流モード回路において、
前記各回路部は、さらに、
当該回路部の前記第2ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成する生成手段を有することを特徴とする電流モード回路。
[実施形態G]
(付記75)
第1および第2の相補の電流信号をサンプリングする電流モード回路であって、
第1および第2の相補の回路部を有し、前記第1回路部は前記第1電流信号をサンプリングし、前記第2回路部は前記第2電流信号をサンプリングし、
前記各回路部は、
前記電流信号が印加されるルートノードと、
それぞれが前記ルートノードに導電的に直接接続される複数の第1段ノードと、
当該回路部の前記第1段ノード毎の複数の後続段ノードであって、該後続段ノードの各々がその前記第1段ノードを介したそれぞれの経路を通って当該回路部の前記ルートノードに対して導電的に間接接続され得るものと、
当該回路部の前記ルートノードと前記後続段ノード間の接続を、当該回路部の前記電流信号を構成する電荷の異なるパケットが、時間の経過により当該回路部の異なる前記経路を通ってステアされるように制御するステアリング手段と、
前記第1回路部の前記第1段ノードまたは前記後続段ノードの少なくとも1つ、および、前記第2回路部の前記相補のノードに接続され、相補の一対のノードのパケット間の期間で、当該2つのノードの電圧値の差を予め定められた値にもって行くことを可能にするリセット手段と、を有することを特徴とする電流モード回路。
(付記76)
付記75に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノードの両方に接続されていることを特徴とする電流モード回路。
(付記77)
付記75または76に記載の電流モード回路において、
前記リセット手段は、前記電圧値の差を予め定められた値にもって行くために、前記相補の一対のノードまたはその両方を基準電位に接続可能にすることを特徴とする電流モード回路。
(付記78)
付記75〜77のいずれか1項に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノードを互いに同じ電位にもって行くことを可能にすることを特徴とする電流モード回路。
(付記79)
付記78に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノード間に接続され、それらのノードを互いに同じ電位にもって行くために、当該ノードを一緒に接続可能にすることを特徴とする電流モード回路。
(付記80)
付記75〜79のいずれか1項に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノードまたはその両方の電圧値を、前記連続するパケット間で同じ値に復帰させ得るようにすることを特徴とする電流モード回路。
(付記81)
付記75〜80のいずれか1項に記載の電流モード回路において、
異なる前記相補の一対のノードのそれぞれに対する複数の前記リセット手段を有することを特徴とする電流モード回路。
(付記82)
付記75〜81のいずれか1項に記載の電流モード回路において、
前記各回路部は、さらに、
当該回路部の前記後続段ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成する生成手段を有することを特徴とする電流モード回路。
[実施形態H]
(付記83)
付記1〜82のいずれか1項に記載の電流モード回路を有することを特徴とするアナログ/デジタル変換器。
(付記84)
付記1〜83のいずれか1項に記載の回路を有することを特徴とする集積回路。
(付記85)
付記1〜84のいずれか1項に記載の回路を有することを特徴とする集積回路チップ。
[実施形態I]
(付記86)
電流信号を電流モード回路でサンプリングする方法であって、
該電流モード回路は、前記電流信号が印加される第1ノードと、それぞれ経路を通って前記第1ノードに導電的に接続され得るX個の第2ノードと、を有し、
該方法は、
前記第1ノードと前記第2ノード間の接続を、X個の時間インターリーブされた湾曲の制御信号に従って制御し、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされるのを有し、
前記Xは、3以上の整数であることを特徴とすることを特徴とする方法。
(付記87)
電流信号を電流モード回路でサンプリングする方法であって、
該電流モード回路は、前記電流信号が印加される第1ノードと、それぞれ経路を通って前記第1ノードに導電的に接続され得る複数の第2ノードと、を有し、
該方法は、
前記第1ノードと前記第2ノード間の接続を制御し、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされ、
前記第2ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成し、
前記第2ノードの1つ以上からのサンプル値を結合して、1つ以上の結合されたサンプル値を提供し、
前記結合されたサンプル値に従って該電流モード回路のキャリブレーション動作を行うことを特徴とする方法。
(付記88)
電流信号を電流モード回路でサンプリングする方法であって、
該電流モード回路は、前記電流信号が印加される第1ノードと、それぞれ経路を通って前記第1ノードに導電的に接続され得る複数の第2ノードと、を有し、
該方法は、
実質的に湾曲の制御信号を生成し、
前記第1ノードと前記第2ノード間の接続を前記湾曲の制御信号に従って制御し、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされ、
前記第2ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成し、
前記サンプル値または該サンプル値の幾つかを分析し、
前記分析に従って該電流モード回路の動作を調整することを特徴とする方法。
(付記89)
電流信号を電流モード回路でサンプリングする方法であって、
該電流モード回路は、前記電流信号が印加されるルートノードと、それぞれが前記ルートノードに導電的に直接接続される複数の第1段ノードと、前記第1段ノード毎の複数の後続段ノードであって、該後続段ノードの各々がその前記第1段ノードを介したそれぞれの経路を通って前記ルートノードに対して導電的に間接接続され得るものと、を有し、
該方法は、
前記ルートノードおよび前記後続段ノード間の接続を制御し、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされることを特徴とする方法。
(付記90)
電流信号を電流モード回路でサンプリングする方法であって、
該電流モード回路は、前記電流信号が印加される第1ノードと、それぞれ経路を通って前記第1ノードに電気的に接続され得る複数の第2ノードと、を有し、
該方法は、
前記第1ノードと前記第2ノード間の接続を制御し、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされ、
前記第2ノードについて、当該ノードのパケット間の期間で、当該ノードの電圧値を予め定められた値にもって行くことを特徴とする方法。
(付記91)
第1および第2の相補の電流信号を電流モード回路でサンプリングする方法であって、
該電流モード回路は、第1および第2の相補の回路部を有し、前記第1回路部は前記第1電流信号をサンプリングし、前記第2回路部は前記第2電流信号をサンプリングし、前記各回路部は、前記電流信号が印加される第1ノードと、それぞれ経路を通って当該回路部の前記第1ノードに導電的に接続され得る複数の第2ノードと、を有し、
該方法は、
前記各回路部について、当該回路部の前記第1ノードと前記第2ノード間の接続を制御し、当該回路部の前記電流信号を構成する電荷の異なるパケットが、時間の経過により当該回路部の異なる前記経路を通ってステアされ、
前記第1回路部の前記第2ノードの少なくとも1つ、および、前記第2回路部の前記相補のノードについて、相補の一対のノードのパケット間の期間で、当該2つのノードの電圧値の差を予め定められた値にもって行くことを特徴とする方法。
(付記92)
第1および第2の相補の電流信号を電流モード回路でサンプリングする方法であって、
該電流モード回路は、第1および第2の相補の回路部を有し、前記第1回路部は前記第1電流信号をサンプリングし、前記第2回路部は前記第2電流信号をサンプリングし、前記各回路部は、前記電流信号が印加されるルートノードと、それぞれが前記ルートノードに導電的に直接接続される複数の第1段ノードと、当該回路部の前記第1段ノード毎の複数の後続段ノードであって、該後続段ノードの各々がその前記第1段ノードを介したそれぞれの経路を通って当該回路部の前記ルートノードに対して導電的に間接接続され得るものと、を有し、
該方法は、
前記各回路部について、当該回路部の前記ルートノードと前記後続段ノード間の接続を制御し、当該回路部の前記電流信号を構成する電荷の異なるパケットが、時間の経過により当該回路部の異なる前記経路を通ってステアされ、
前記第1回路部の前記第1段ノードまたは前記後続段ノードの少なくとも1つ、および、前記第2回路部の前記相補のノードについて、相補の一対のノードのパケット間の期間で、当該2つのノードの電圧値の差を予め定められた値にもって行くことを特徴とする方法。
1,10 時間インターリーブアナログ/デジタル変換器(ADC)
2 第1サンプルホールド回路(S/H)
4 第2サンプルホールド回路(S/H)
6 NビットADC
8 デジタルマルチプレクサ(デジタルMUX)
12 ADCバンク(T/H回路)
16 デマルチプレクサ(DEMUX)
18 デジタルマルチプレクサ(デジタルMUX)
20 T/H回路12に適用され得る回路
21 抵抗
22 トランジスタ
24 クロックバッファ
26 信号バッファ
28 キャパシタ
30 サンプリング回路
40 電流モード回路(アナログ/デジタル回路)
42 サンプラ
44 電圧制御発振器(VCO)
46 デマルチプレクサ
46A 第1ステージ
46A 第2ステージ
48 ADCバンク
50 デジタルユニット
52 キャリブレーションユニット
54 第1マッチングセクション(第1セクション)
56 第2マッチングセクション(第2セクション)
58A〜58D nチャネルMOSFET
60,66 共通テイルノード
62、68 電流源(IDC
64A〜64D nチャネルMOSFET
102 適用例
104 入力端子(VINP)
106 入力端子(VINM)
108 分配端子
110,114 抵抗
112 インダクタ
116 分配直流電流源
150 キャパシタ
152 リセットスイッチ
200,202 ノード対
210 リセット回路

Claims (15)

  1. 電流信号をサンプリングする電流モード回路であって、
    前記電流信号が印加される第1ノードと、
    それぞれ経路を通って前記第1ノードに導電的に接続され得るX個の第2ノードと、
    前記第1ノードと前記第2ノード間の接続を、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされるように制御するステアリング手段と、を有し、
    前記Xは、3以上の整数であり、
    前記ステアリング手段は、
    X個の時間インターリーブされた湾曲の制御信号を生成する制御信号生成手段と、
    前記経路を通って分配され、前記X個の湾曲の制御信号に従って制御を実行するスイッチング手段と、を有することを特徴とする電流モード回路。
  2. 請求項1に記載の電流モード回路において、
    前記制御信号は、ほぼ余弦信号になっていることを特徴とする電流モード回路。
  3. 請求項1または2に記載の電流モード回路において、
    前記ステアリング手段は、前記X個の経路の各々が前記X個の制御信号の異なる1つによって制御されるようになっていることを特徴とする電流モード回路。
  4. 請求項1〜3のいずれか1項に記載の電流モード回路において、さらに、
    前記第2ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成する生成手段を有することを特徴とする電流モード回路。
  5. 請求項4に記載の電流モード回路において、さらに、
    前記第2ノードの1つ以上からのサンプル値を結合して、1つ以上の結合されたサンプル値を提供可能にすると共に、該結合されたサンプル値に従って該電流モード回路のキャリブレーション動作を可能にするキャリブレーション手段を有することを特徴とする電流モード回路。
  6. 請求項4または5に記載の電流モード回路において、
    前記サンプル値または該サンプル値の幾つかを分析可能なキャリブレーション手段を有し、その分析に従って該電流モード回路の動作を調整することを特徴とする電流モード回路。
  7. 請求項1〜6のいずれか1項に記載の電流モード回路において、さらに、
    前記第1ノード以外のノードに接続されたリセット手段を有し、該リセット手段は、当該ノードのパケット間の期間で、当該ノードの電圧値を予め定められた値にもって行くことを可能にすることを特徴とする電流モード回路。
  8. 請求項1〜6のいずれか1項に記載の電流モード回路において、
    該電流モード回路は、第1および第2の相補の前記電流信号をサンプリングするように構成され、
    該電流モード回路は、第1および第2の相補の回路部を有し、該第1回路部は前記第1電流信号をサンプリングし、該第2回路部は前記第2電流信号をサンプリングし、
    前記各回路部は、それぞれ第1ノード,第2ノードおよびステアリング手段を有し、
    該電流モード回路は、さらに、前記第1回路部の前記第2ノードの少なくとも1つ、および、前記第2回路部の前記相補のノードに接続されたリセット手段を有し、該リセット手段は、相補の一対のノードのパケット間の期間で、当該2つのノードの電圧値の差を予め定められた値にもって行くことを可能にすることを特徴とする電流モード回路。
  9. 電流信号をサンプリングする電流モード回路であって、
    前記電流信号が印加される第1ノードと、
    それぞれ経路を通って前記第1ノードに電気的に接続され得る複数の第2ノードと、
    前記第1ノードと前記第2ノード間の接続を、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされるように制御するステアリング手段と、
    前記第2ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成する生成手段と、
    前記第2ノードの1つ以上からのサンプル値を結合して、1つ以上の結合されたサンプル値を提供すると共に、該結合されたサンプル値に従って該電流モード回路のキャリブレーション動作を可能にするキャリブレーション手段と、を有することを特徴とする電流モード回路。
  10. 電流信号をサンプリングする電流モード回路であって、
    前記電流信号が印加される第1ノードと、
    それぞれ経路を通って前記第1ノードに電気的に接続され得る複数の第2ノードと、
    前記第1ノードと前記第2ノード間の接続を、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされるように制御するステアリング手段と、
    前記第2ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成する生成手段と、を有し、
    前記ステアリング手段は、実質的に湾曲の制御信号を生成する制御信号生成手段と、前記経路を通って分配され、前記湾曲の制御信号に従って制御を実行するスイッチング手段と、を有し、
    該電流モード回路は、さらに、前記サンプル値または該サンプル値の幾つかを分析可能で、その分析に従って該電流モード回路の動作を調整するキャリブレーション手段を有することを特徴とする電流モード回路。
  11. 電流信号をサンプリングする電流モード回路であって、
    前記電流信号が印加されるルートノードと、
    それぞれが前記ルートノードに導電的に直接接続される複数の第1段ノードと、
    前記第1段ノード毎の複数の後続段ノードであって、該後続段ノードの各々がその前記第1段ノードを介したそれぞれの経路を通って前記ルートノードに対して導電的に間接接続され得るものと、
    前記ルートノードおよび前記後続段ノード間の接続を、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされるステアリング手段と、を有することを特徴とする電流モード回路。
  12. 電流信号をサンプリングする電流モード回路であって、
    前記電流信号が印加される第1ノードと、
    それぞれ経路を通って前記第1ノードに電気的に接続され得る複数の第2ノードと、
    前記第1ノードと前記第2ノード間の接続を、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされるように制御するステアリング手段と、
    前記第2ノードに接続され、当該ノードのパケット間の期間で、当該ノードの電圧値を予め定められた値にもって行くことを可能にするリセット手段を有することを特徴とする電流モード回路。
  13. 第1および第2の相補の電流信号をサンプリングする電流モード回路であって、
    第1および第2の相補の回路部を有し、前記第1回路部は前記第1電流信号をサンプリングし、前記第2回路部は前記第2電流信号をサンプリングし、
    前記各回路部は、
    前記電流信号が印加される第1ノードと、
    それぞれ経路を通って当該回路部の前記第1ノードに導電的に接続され得る複数の第2ノードと、
    当該回路部の前記第1ノードと前記第2ノード間の接続を、当該回路部の前記電流信号を構成する電荷の異なるパケットが、時間の経過により当該回路部の異なる前記経路を通ってステアされるように制御するステアリング手段と、
    前記第1回路部の前記第2ノードの少なくとも1つ、および、前記第2回路部の前記相補のノードに接続され、相補の一対のノードのパケット間の期間で、当該2つのノードの電圧値の差を予め定められた値にもって行くことを可能にするリセット手段と、を有することを特徴とする電流モード回路。
  14. 第1および第2の相補の電流信号をサンプリングする電流モード回路であって、
    第1および第2の相補の回路部を有し、前記第1回路部は前記第1電流信号をサンプリングし、前記第2回路部は前記第2電流信号をサンプリングし、
    前記各回路部は、
    前記電流信号が印加されるルートノードと、
    それぞれが前記ルートノードに導電的に直接接続される複数の第1段ノードと、
    当該回路部の前記第1段ノード毎の複数の後続段ノードであって、該後続段ノードの各々がその前記第1段ノードを介したそれぞれの経路を通って当該回路部の前記ルートノードに対して導電的に間接接続され得るものと、
    当該回路部の前記ルートノードと前記後続段ノード間の接続を、当該回路部の前記電流信号を構成する電荷の異なるパケットが、時間の経過により当該回路部の異なる前記経路を通ってステアされるように制御するステアリング手段と、
    前記第1回路部の前記第1段ノードまたは前記後続段ノードの少なくとも1つ、および、前記第2回路部の前記相補のノードに接続され、相補の一対のノードのパケット間の期間で、当該2つのノードの電圧値の差を予め定められた値にもって行くことを可能にするリセット手段と、を有することを特徴とする電流モード回路。
  15. 請求項1〜14のいずれか1項に記載の電流モード回路を有することを特徴とする集積回路チップ。
JP2010013190A 2009-01-26 2010-01-25 電流モード回路 Active JP5482228B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP20090250202 EP2211468B1 (en) 2009-01-26 2009-01-26 Sampling
EP09250202.0 2009-01-26

Related Child Applications (3)

Application Number Title Priority Date Filing Date
JP2013273509A Division JP5660196B2 (ja) 2009-01-26 2013-12-27 電流モード回路
JP2013273042A Division JP5660194B2 (ja) 2009-01-26 2013-12-27 電流モード回路
JP2013273190A Division JP5660195B2 (ja) 2009-01-26 2013-12-27 電流モード回路

Publications (3)

Publication Number Publication Date
JP2010171981A true JP2010171981A (ja) 2010-08-05
JP2010171981A5 JP2010171981A5 (ja) 2012-05-31
JP5482228B2 JP5482228B2 (ja) 2014-05-07

Family

ID=40718801

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2010013190A Active JP5482228B2 (ja) 2009-01-26 2010-01-25 電流モード回路
JP2013273509A Active JP5660196B2 (ja) 2009-01-26 2013-12-27 電流モード回路
JP2013273190A Active JP5660195B2 (ja) 2009-01-26 2013-12-27 電流モード回路
JP2013273042A Active JP5660194B2 (ja) 2009-01-26 2013-12-27 電流モード回路

Family Applications After (3)

Application Number Title Priority Date Filing Date
JP2013273509A Active JP5660196B2 (ja) 2009-01-26 2013-12-27 電流モード回路
JP2013273190A Active JP5660195B2 (ja) 2009-01-26 2013-12-27 電流モード回路
JP2013273042A Active JP5660194B2 (ja) 2009-01-26 2013-12-27 電流モード回路

Country Status (5)

Country Link
US (7) US8643428B2 (ja)
EP (6) EP2270985B1 (ja)
JP (4) JP5482228B2 (ja)
CN (6) CN103067012B (ja)
AT (1) ATE543259T1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013535943A (ja) * 2010-08-17 2013-09-12 日本テキサス・インスツルメンツ株式会社 調整可能な帯域幅を備えたトラックアンドホールドアーキテクチャ
JP2015056890A (ja) * 2013-09-12 2015-03-23 富士通セミコンダクター株式会社 混合信号回路
JP2018520590A (ja) * 2015-06-25 2018-07-26 アプライド・マイクロ・サーキット・コーポレーション 高速インターリーブアレイの較正
KR101914533B1 (ko) 2011-11-02 2018-11-02 셈테크 코포레이션 연속 근사 아날로그-디지털 변환
WO2021205531A1 (ja) * 2020-04-07 2021-10-14 日本電信電話株式会社 トラック・アンド・ホールド回路

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7916050B1 (en) * 2009-10-15 2011-03-29 Texas Instruments Incorporated Time-interleaved-dual channel ADC with mismatch compensation
FR2982100A1 (fr) * 2011-11-02 2013-05-03 St Microelectronics Grenoble 2 Etalonnage d'un adc entrelace
US9118316B2 (en) * 2012-03-26 2015-08-25 Semtech Corporation Low voltage multi-stage interleaver systems, apparatus and methods
US8890729B2 (en) * 2012-12-05 2014-11-18 Crest Semiconductors, Inc. Randomized time-interleaved sample-and-hold system
US8890739B2 (en) * 2012-12-05 2014-11-18 Crest Semiconductors, Inc. Time interleaving analog-to-digital converter
US8866652B2 (en) 2013-03-07 2014-10-21 Analog Devices, Inc. Apparatus and method for reducing sampling circuit timing mismatch
TWI605687B (zh) 2013-03-08 2017-11-11 安娜卡敦設計公司 時間交錯類比至數位轉換器之缺陷的估計
TWI605688B (zh) * 2013-03-08 2017-11-11 安娜卡敦設計公司 有效率的時間交錯類比至數位轉換器
TWI611662B (zh) 2013-03-08 2018-01-11 安娜卡敦設計公司 可組態的時間交錯類比至數位轉換器
US8711982B1 (en) * 2013-03-08 2014-04-29 Hong Kong Applied Science & Technology Research Institute Company, Ltd. Amplitude-shift-keying (ASK) envelope detector and demodulation circuits
GB201305473D0 (en) 2013-03-26 2013-05-08 Ibm Sampling device with buffer circuit for high-speed adcs
FR3006832A1 (fr) 2013-06-07 2014-12-12 St Microelectronics Sa Circuit et procede de correction de decalage temporel
EP2849543B1 (en) 2013-09-12 2021-02-24 Socionext Inc. Components and circuits for output termination
US8976050B1 (en) 2013-09-12 2015-03-10 Fujitsu Semiconductor Limited Circuitry and methods for use in mixed-signal circuitry
EP2849344B1 (en) 2013-09-12 2019-11-06 Socionext Inc. Circuitry and methods for use in mixed-signal circuitry
EP2849338A1 (en) 2013-09-12 2015-03-18 Fujitsu Semiconductor Limited Circuitry useful for clock generation and distribution
US9201813B2 (en) 2013-09-12 2015-12-01 Socionext Inc. Signal distribution circuitry
US9054722B2 (en) 2013-09-12 2015-06-09 Fujitsu Semiconductor Limited Circuitry and methods for use in mixed-signal circuitry
EP2849345B1 (en) 2013-09-12 2020-11-04 Socionext Inc. Circuitry and methods for use in mixed-signal circuitry
EP2849021B1 (en) 2013-09-12 2020-01-01 Socionext Inc. Signal-alignment circuitry and methods
EP2849022B1 (en) 2013-09-12 2016-05-25 Socionext Inc. Circuitry useful for clock generation and distribution
US9300316B2 (en) 2014-02-28 2016-03-29 Qualcomm Incorporated Voltage doubling circuit for an analog to digital converter (ADC)
US9600189B2 (en) 2014-06-11 2017-03-21 International Business Machines Corporation Bank-level fault management in a memory system
US11754232B2 (en) 2015-03-10 2023-09-12 Jiaxing Super Lighting Electric Appliance Co., Ltd. LED lamp and power source module thereof related applications
WO2016160032A1 (en) * 2015-04-03 2016-10-06 Entropic Communications, Inc. Low power adc with pulsed bias
US9703630B2 (en) 2015-06-08 2017-07-11 International Business Machines Corporation Selective error coding
WO2017129824A1 (en) * 2016-01-29 2017-08-03 Univeristy College Dublin, National University Of Ireland, Dublin A detector circuit
EP3217553B1 (en) 2016-03-11 2019-10-23 Socionext Inc. Integrated circuitry
EP3217543B1 (en) 2016-03-11 2018-05-09 Socionext Inc. Clock generation circuitry
EP3217550B1 (en) 2016-03-11 2024-01-10 Socionext Inc. Circuitry for use in comparators
EP3217549B1 (en) 2016-03-11 2019-11-20 Socionext Inc. Integrated circuitry
EP3217560A1 (en) 2016-03-11 2017-09-13 Socionext Inc. Analogue-to-digital conversion
EP3217558B1 (en) 2016-03-11 2020-05-13 Socionext Inc. Timing-difference measurement
EP3217548B1 (en) 2016-03-11 2021-05-05 Socionext Inc. Multiplexers
EP3217291B1 (en) 2016-03-11 2020-06-17 Socionext Inc. Integrated circuitry systems
US10037815B2 (en) * 2016-05-20 2018-07-31 Finisar Corporation Analog-to-digital converters
CN106921391B (zh) * 2017-03-02 2021-01-22 中国电子科技集团公司第二十四研究所 系统级误差校正sar模拟数字转换器
JP6899287B2 (ja) * 2017-09-01 2021-07-07 株式会社日立製作所 逐次比較型アナログデジタル変換器
US10855302B2 (en) 2017-10-27 2020-12-01 Analog Devices, Inc. Track and hold circuits for high speed and interleaved ADCs
US10873336B2 (en) 2017-10-27 2020-12-22 Analog Devices, Inc. Track and hold circuits for high speed and interleaved ADCs
US10410721B2 (en) * 2017-11-22 2019-09-10 Micron Technology, Inc. Pulsed integrator and memory techniques
US10840933B2 (en) * 2017-12-06 2020-11-17 Analog Devices, Inc. Multi-input data converters using code modulation
DE102018131039B4 (de) 2017-12-06 2021-09-16 Analog Devices, Inc. Mehreingangs-datenwandler unter verwendung von codemodulation
EP3514965B1 (en) 2018-01-19 2021-09-22 Socionext Inc. Analogue-to-digital converter circuitry
EP3514952B1 (en) 2018-01-19 2022-03-30 Socionext Inc. Comparator circuitry
EP3514962B1 (en) 2018-01-19 2021-09-08 Socionext Inc. Analogue-to-digital conversion
EP3514953B1 (en) 2018-01-19 2021-03-03 Socionext Inc. Voltage-to-current conversion
EP3672080B1 (en) 2018-12-19 2022-09-07 Socionext Inc. Voltage-signal generation
EP3672077B1 (en) 2018-12-19 2022-07-27 Socionext Inc. Comparator circuitry
EP3672081A1 (en) 2018-12-21 2020-06-24 Socionext Inc. Calibration of clock-controlled circuitry
US11476947B2 (en) * 2019-05-24 2022-10-18 Google Llc Low power coherent receiver for short-reach optical communication
EP3754852B1 (en) 2019-06-17 2022-12-14 Socionext Inc. Current signal generation useful for sampling
EP3754853B1 (en) 2019-06-17 2022-12-28 Socionext Inc. Current signal generation useful for sampling
EP3840220A1 (en) 2019-12-20 2021-06-23 Socionext Inc. Mixer circuitry
TWI745945B (zh) * 2020-04-29 2021-11-11 創意電子股份有限公司 類比數位轉換系統、時脈偏斜校準方法與相關的電腦程式產品
US11218160B1 (en) * 2020-09-29 2022-01-04 Xilinx, Inc. Pipelined analog-to-digital converter
CN113078904B (zh) * 2021-03-26 2023-05-02 青岛鼎信通讯股份有限公司 一种信号采样及处理装置及系统
EP4125219A1 (en) 2021-07-27 2023-02-01 Socionext Inc. Current-mode circuits and calibration thereof
EP4125220A1 (en) 2021-07-28 2023-02-01 Socionext Inc. Linearity and/or gain in mixed-signal circuitry
US11646747B1 (en) 2021-11-18 2023-05-09 Caelus Technologies Limited Multi-channel interleaved analog-to-digital converter (ADC) using overlapping multi-phase clocks with SAR-searched input-clock delay adjustments and background offset and gain correction
CN114434805B (zh) * 2021-12-30 2023-11-21 广州河东科技有限公司 一种单x轴双步进电机的打印设备及其控制方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0879080A (ja) * 1994-09-07 1996-03-22 Nec Corp A/d変換器
JPH11195988A (ja) * 1998-01-06 1999-07-21 Yokogawa Electric Corp タイム・インターリーブa/d変換装置
JP2008090422A (ja) * 2006-09-29 2008-04-17 Yokogawa Electric Corp 電源供給回路
JP2011524131A (ja) * 2008-06-03 2011-08-25 ディー−ウェイブ システムズ,インコーポレイテッド 超伝導デマルチプレクサ回路用のシステム、方法、および装置

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2121121A (en) * 1937-01-16 1938-06-21 George R Dempster Transporting and dumping vehicle
US3761826A (en) * 1972-10-13 1973-09-25 Electronic Associates Multichannel programmer
JPS56115026A (en) * 1980-02-18 1981-09-10 Sony Tektronix Corp Analog-digital converter
US5218363A (en) 1982-04-12 1993-06-08 Lecroy Corporation High-speed switching tree with input sampling pulses of constant frequency and means for varying the effective sampling rate
JPH0628340B2 (ja) 1985-12-24 1994-04-13 ソニ−・テクトロニクス株式会社 アナログ・デジタル変換装置用校正方法
US5121121A (en) * 1991-05-15 1992-06-09 United Technologies Corporation Fast A/D converter
NL9301339A (nl) 1993-07-30 1995-02-16 Tno Instituut Voor Reinigingst Peroxyzuren of voorlopers daarvan voor de toepassing in het reinigen van textiel, alsmede werkwijzen en inrichtingen voor het reinigen van textiel met behulp van dergelijke peroxyzuren of voorlopers.
US5579006A (en) * 1993-12-28 1996-11-26 Nec Corporation A/D converter
US5675341A (en) * 1995-06-02 1997-10-07 Lucent Technologies Inc. Current-mode parallel analog-to-digital converter
US5579008A (en) * 1995-07-14 1996-11-26 Hughes Missile Systems Company Electronic license plate apparatus and method
SE516675C2 (sv) * 1996-05-07 2002-02-12 Ericsson Telefon Ab L M Förfarande och anordning för att omvandla en analog ström till en digital signal
US5917363A (en) * 1996-06-21 1999-06-29 Motorola, Inc. Multiplexed driver system requiring a reduced number of amplifier circuits
US5886562A (en) * 1996-12-26 1999-03-23 Motorola, Inc. Method and apparatus for synchronizing a plurality of output clock signals generated from a clock input signal
JP4547064B2 (ja) 1999-03-24 2010-09-22 株式会社アドバンテスト A/d変換装置およびキャリブレーション装置
SE516156C2 (sv) * 1999-06-23 2001-11-26 Ericsson Telefon Ab L M En parallell analog-till-digitalomvandlare och ett förfarande för att omvandla analoga värden till digitala i parallella, oberoende av varandra utförda processer
JP3520233B2 (ja) * 2000-01-21 2004-04-19 春夫 小林 Ad変換回路
US6407687B2 (en) 2000-06-28 2002-06-18 Texas Instruments Incorporated System and method for reducing timing mismatch in sample and hold circuits using an FFT and subcircuit reassignment
US7519135B2 (en) * 2001-08-15 2009-04-14 Texas Instruments Incorporated Direct radio frequency (RF) sampling with recursive filtering method
JP2003133954A (ja) 2001-10-26 2003-05-09 Agilent Technologies Japan Ltd インターリーブa/d変換器の校正方法
US6771198B2 (en) * 2002-01-11 2004-08-03 Agere Systems Inc. Method and apparatus for converting between analog and digital domains using frequency interleaving
US7049872B2 (en) * 2002-10-08 2006-05-23 Impinj, Inc. Use of analog-valued floating-gate transistors to match the electrical characteristics of interleaved and pipelined circuits
US7015729B1 (en) 2004-02-20 2006-03-21 National Semiconductor Corporation Apparatus and method for sample-and-hold with boosted holding switch
KR100615597B1 (ko) * 2004-05-27 2006-08-25 삼성전자주식회사 데이터 입력회로 및 방법
US7170436B2 (en) * 2004-06-24 2007-01-30 Symwave, Inc. Current mode analog-to-digital converter using parallel, time-interleaved successive approximation subcircuits
JP2006115003A (ja) * 2004-10-12 2006-04-27 Sony Corp サンプルホールド回路およびそれを用いたパイプラインad変換器
US6982664B1 (en) * 2004-11-04 2006-01-03 Analog Devices, Inc. Timing enhancement methods and networks for time-interleaved analog-to-digital systems
JP3984284B2 (ja) * 2005-01-11 2007-10-03 アンリツ株式会社 改良された時間インタリーブ方式のアナログ−デジタル変換装置及びそれを用いる高速信号処理システム
US7233270B2 (en) * 2005-01-28 2007-06-19 Realtek Semiconductor Corp. Receiver capable of correcting mismatch of time-interleaved parallel ADC and method thereof
US7477176B2 (en) * 2005-07-28 2009-01-13 International Business Machines Corporation Method and apparatus for generating multiple analog signals using a single microcontroller output pin
US7212144B1 (en) * 2006-01-18 2007-05-01 Marvell World Trade Ltd. Flash ADC
JP2008011189A (ja) * 2006-06-29 2008-01-17 Nec Electronics Corp タイム・インターリーブa/d変換装置
JP4566977B2 (ja) * 2006-12-11 2010-10-20 アンリツ株式会社 A/d変換装置
US7541958B2 (en) * 2006-12-30 2009-06-02 Teradyne, Inc. Error reduction for parallel, time-interleaved analog-to-digital converter
CN101295983B (zh) * 2007-04-25 2010-06-09 中国科学院微电子研究所 一种双采样全差分采样保持电路
CN101294983A (zh) 2007-04-29 2008-10-29 财团法人工业技术研究院 多层式电探针的结构以及制造方法
EP2023487B1 (en) 2007-07-27 2010-09-15 Fujitsu Semiconductor Limited Switching circuitry
US7649485B1 (en) * 2008-05-28 2010-01-19 Hrl Laboratories, Llc Multi-rate analog to digital converter with proportional filter bank
US7772904B1 (en) * 2009-02-16 2010-08-10 Infineon Technologies Ag Voltage level converter with mixed signal controller

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0879080A (ja) * 1994-09-07 1996-03-22 Nec Corp A/d変換器
JPH11195988A (ja) * 1998-01-06 1999-07-21 Yokogawa Electric Corp タイム・インターリーブa/d変換装置
JP2008090422A (ja) * 2006-09-29 2008-04-17 Yokogawa Electric Corp 電源供給回路
JP2011524131A (ja) * 2008-06-03 2011-08-25 ディー−ウェイブ システムズ,インコーポレイテッド 超伝導デマルチプレクサ回路用のシステム、方法、および装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013535943A (ja) * 2010-08-17 2013-09-12 日本テキサス・インスツルメンツ株式会社 調整可能な帯域幅を備えたトラックアンドホールドアーキテクチャ
KR101914533B1 (ko) 2011-11-02 2018-11-02 셈테크 코포레이션 연속 근사 아날로그-디지털 변환
JP2015056890A (ja) * 2013-09-12 2015-03-23 富士通セミコンダクター株式会社 混合信号回路
JP2018520590A (ja) * 2015-06-25 2018-07-26 アプライド・マイクロ・サーキット・コーポレーション 高速インターリーブアレイの較正
WO2021205531A1 (ja) * 2020-04-07 2021-10-14 日本電信電話株式会社 トラック・アンド・ホールド回路
JP7444244B2 (ja) 2020-04-07 2024-03-06 日本電信電話株式会社 トラック・アンド・ホールド回路

Also Published As

Publication number Publication date
US8643429B2 (en) 2014-02-04
US20150077278A1 (en) 2015-03-19
CN103067011B (zh) 2016-03-16
ATE543259T1 (de) 2012-02-15
US8907715B2 (en) 2014-12-09
US20130127648A1 (en) 2013-05-23
JP2014060810A (ja) 2014-04-03
EP2211468A1 (en) 2010-07-28
US8547160B2 (en) 2013-10-01
EP2270986A1 (en) 2011-01-05
EP2485400A1 (en) 2012-08-08
CN103067010B (zh) 2016-02-10
CN101800553B (zh) 2014-07-16
EP2211468B1 (en) 2011-07-20
CN103067012B (zh) 2016-02-24
JP5660195B2 (ja) 2015-01-28
US8643428B2 (en) 2014-02-04
EP2270985A1 (en) 2011-01-05
EP2267902B1 (en) 2013-03-13
EP2270986B1 (en) 2012-01-25
JP2014060809A (ja) 2014-04-03
US9444479B2 (en) 2016-09-13
EP2485399A1 (en) 2012-08-08
EP2267902A1 (en) 2010-12-29
US8928358B2 (en) 2015-01-06
JP5482228B2 (ja) 2014-05-07
JP2014060808A (ja) 2014-04-03
CN103067012A (zh) 2013-04-24
CN103001640A (zh) 2013-03-27
CN103067011A (zh) 2013-04-24
JP5660194B2 (ja) 2015-01-28
EP2485400B1 (en) 2014-06-25
EP2485399B1 (en) 2013-11-13
CN103067010A (zh) 2013-04-24
US20130127649A1 (en) 2013-05-23
CN103001639A (zh) 2013-03-27
US20130120179A1 (en) 2013-05-16
CN103001639B (zh) 2015-11-18
US20130099948A1 (en) 2013-04-25
US20130147647A1 (en) 2013-06-13
CN103001640B (zh) 2016-05-18
JP5660196B2 (ja) 2015-01-28
CN101800553A (zh) 2010-08-11
EP2270985B1 (en) 2012-10-03
US8643403B2 (en) 2014-02-04
US20100253414A1 (en) 2010-10-07

Similar Documents

Publication Publication Date Title
JP5660195B2 (ja) 電流モード回路
US8976050B1 (en) Circuitry and methods for use in mixed-signal circuitry
US9973186B2 (en) Circuitry and methods for use in mixed-signal circuitry
US9178523B2 (en) Circuitry and methods for use in mixed-signals circuitry
US9054722B2 (en) Circuitry and methods for use in mixed-signal circuitry

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120409

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121002

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131017

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131029

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131227

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140121

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140203

R150 Certificate of patent or registration of utility model

Ref document number: 5482228

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350