JP4566977B2

JP4566977B2 - Ａ／ｄ変換装置

Info

Publication number: JP4566977B2
Application number: JP2006333241A
Authority: JP
Inventors: 匡章布施; 仁志関谷
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 2006-12-11
Filing date: 2006-12-11
Publication date: 2010-10-20
Anticipated expiration: 2026-12-11
Also published as: JP2008148026A

Description

本発明は、インタリーブ方式のＡ／Ｄ変換装置において、サンプリング時に発生するキックバックノイズによる精度低下を防止するための技術に関する。

アナログ信号をサンプリングしてデジタル値に変換するためにＡ／Ｄ変換器が用いられているが、そのＡ／Ｄ変換器の動作周波数の上限を大きく上回る周波数成分をもつアナログ信号をデジタル値に変換する技術として、インタリーブ方式がある。

図５は、インタリーブ方式のＡ／Ｄ変換装置１０の構成を示している。
図５において、アナログ信号ｘ（ｔ）は、信号分岐部１１により複数Ｎの信号経路に分岐され、それぞれＡ／Ｄ変換器１２（１）〜１２（Ｎ）に入力される。

各Ａ／Ｄ変換器１２（１）〜１２（Ｎ）には、クロック生成部１３で生成され、それぞれ周期Ｔｓを有し、Ｔｓ／Ｎずつ位相がシフトしたＮ相のサンプリングクロックＣ１〜ＣＮが例えばその番号順に入力されているため、入力するアナログ信号ｘ（ｔ）に対して、等価的にＴｓ／Ｎの周期でサンプリングを行うことができる。

なお、このようなインタリーブ方式のＡ／Ｄ変換装置は、例えば、次の特許文献１に開示されている。

特許第３７５２２３７号公報

上記のように、インタリーブ方式のＡ／Ｄ変換装置は、入力信号のある時刻のサンプリングとＴｓ／Ｎ経過後のサンプリングとを異なるＡ／Ｄ変換器で行うため、Ａ／Ｄ変換器でサンプリング時に発生したノイズが次のサンプリングに影響を与えるという問題がある。

このノイズは、キックバックノイズ（あるいはチャージインジェクションノイズ）と呼ばれ、図６の（ａ）に示すサンプリングクロックＣ（ｉ）が入力（立ち上がって）して内部でサンプリングが行われた直後に、図６の（ｂ）のようなノイズＮ（ｉ）が入力信号ライン側に発生する。

このノイズＮ（ｉ）はサンプリング直後に発生するのでそのＡ／Ｄ変換器自体のサンプリング結果には影響を与えないが、上記したように、複数のＡ／Ｄ変換器１２は信号分岐部１１を介して接続されているので、上記のようにＡ／Ｄ変換器が発生したノイズＮ（ｉ）が信号分岐部１１を介して他のＡ／Ｄ変換器に入力され、図６の（ｃ）のように次のサンプリングのためのサンプリングクロックＣ（ｉ＋１）が入力するまでにそのノイズが減衰していないと、ノイズが重畳した信号をサンプリングしてしまい誤差が発生する。

このノイズによる誤差を低減するために、例えば全ての分岐路に大きなアイソレーション（損失）を持つ素子を挿入することも考えられるが、回路規模が大きくなりコスト高となる。

本発明は、この問題を解決して、簡単な構成でキックバックノイズによる誤差の発生を防止したＡ／Ｄ変換装置を提供することを目的としている。

前記目的を達成するために、本発明の請求項１のＡ／Ｄ変換装置は、
入力するアナログ信号（ｘ（ｔ））を複数Ｎの信号経路に分岐信号として分岐出力する信号分岐部（２１）と、
前記分岐信号をそれぞれ受ける複数ＮのＡ／Ｄ変換器（２５（１）〜２５（８））と、
所定周期Ｔｓで位相がＴｓ／ＮずつシフトしたＮ相のサンプリングクロックを生成し、該Ｎ相のサンプリングクロックを前記複数ＮのＡ／Ｄ変換器に与えるクロック生成部（２６）とを有し、
前記アナログ信号に対してＴｓ／Ｎの周期でサンプリングを行うインタリーブ方式のＡ／Ｄ変換装置において、
前記信号分岐部を、階層的に接続された複数の分岐回路（２２〜２４）により構成するとともに、
前記アナログ信号に対するサンプリング順が連続する２つのＡ／Ｄ変換器に、前記複数の分岐回路のうちの異なる２つの分岐回路から出力された分岐信号がそれぞれ与えられるように、前記信号分岐部、前記複数のＡ／Ｄ変換器および前記クロック生成部との間を接続したことを特徴としている。

また、本発明の請求項２のＡ／Ｄ変換装置は、請求項１のＡ／Ｄ変換装置において、
前記アナログ信号に対するサンプリング順が連続する２つのＡ／Ｄ変換器に、前記複数の分岐回路のうちの初段の分岐回路の異なる信号経路から出力された分岐信号が後段の異なる２つの分岐回路を経てそれぞれ与えられるように、前記信号分岐部、前記複数のＡ／Ｄ変換器および前記クロック生成部との間を接続したことを特徴としている。

このように、本発明のＡ／Ｄ変換装置では、入力したアナログ信号を分岐するための信号分岐部を、階層的に接続された複数の分岐回路により構成するとともに、そのアナログ信号に対するサンプリング順が連続する２つのＡ／Ｄ変換器に、異なる２つの分岐回路から出力された分岐信号がそれぞれ与えられるようにしている。

したがって、あるＡ／Ｄ変換器で発生したキックバックノイズがその次のサンプリングを行うＡ／Ｄ変換器に入力されるまでには、信号分岐部の一つの分岐回路からそれと異なる分岐回路を経ることになり、発生するノイズに対して大きなアイソレーション（損失）を与えることができ、簡単な構成でキックバックノイズによる精度の低下を防ぐことができる。

また、アナログ信号に対するサンプリング順が連続する２つのＡ／Ｄ変換器に対して、初段の分岐回路の異なる信号経路から出力された分岐信号が後段の異なる２つの分岐回路を経てそれぞれ与えられるようにした場合には、発生するノイズに対して最大のアイソレーション（損失）を与えることができ、精度の低下をより確実に防ぐことができる。

以下、図面に基づいて本発明の実施の形態を説明する。
図１は、本発明の実施形態のＡ／Ｄ変換装置２０の構成を示している。

このＡ／Ｄ変換装置２０は、入力するアナログ信号ｘ（ｔ）を８つ（Ｎ＝８）の信号経路Ｌ１〜Ｌ８に分岐出力する信号分岐部２１と、その信号分岐部２１によって分岐された分岐信号をそれぞれ受ける８つのＡ／Ｄ変換器２５（１）〜２５（８）と、図２に示すように、所定周期Ｔｓで、Ｔｓ／８ずつシフトした８相のサンプリングクロックＣ１〜Ｃ８を生成してＡ／Ｄ変換器２５（１）〜２５（８）に与えるクロック生成部２６と、Ａ／Ｄ変換器２５（１）〜２５（８）の出力を、そのサンプリング順（時系列）に選択して出力する信号選択部２７とを有している。なお、この信号選択部２７は、各Ａ／Ｄ変換器２５で得られたデジタル値に対して並列の処理を行う装置に用いられる場合には省略される。

ここで、前記したキックバックノイズの影響を避けて高精度なサンプリングを行うために、信号分岐部２１は、総分岐数８（＝Ｎ）より小さい複数、ここでは２つの信号経路に分岐する初段の分岐回路２２と、この初段の分岐回路２２の分岐出力をそれぞれ２分岐する２段目の２つの分岐回路２３（１）、２３（２）と、これらの分岐回路２３（１）、２３（２）の分岐出力をそれぞれ２分岐する３段目の４つの分岐回路２４（１）〜２４（４）とにより、階層的に構成されている。

そして、最終段の４つの分岐回路２４（１）〜２４（４）の各出力ラインＬ１〜Ｌ８が、Ａ／Ｄ変換器２５（１）〜２５（８）に入力されている。

ここで、各分岐回路２２、２３、２４は、所定の逆方向損失（アイソレーション）α（ｄＢ）を持っているものとする。なお、各分岐回路にはその順方向損失を０に補償する増幅器（図示せず）を有しているものとし、上記アイソレーションαは、この増幅器の逆方向損失を含むものとする。

また、初段の分岐回路２２の一方の分岐出力は、後続の分岐回路２３（１）、２４（１）、２４（２）を経てＡ／Ｄ変換器２５（１）〜２５（４）に与えられ、他方の分岐出力は、後続の分岐回路２３（２）、２４（３）、２４（４）を経てＡ／Ｄ変換器２５（５）〜２５（８）に与えられるように接続されている。

一方、クロック生成部２６で生成されたサンプリングクロックＣ１〜Ｃ８は、アナログ信号ｘ（ｔ）に対するサンプリング順が連続する２つのＡ／Ｄ変換器２５に対して、初段の分岐回路２２の異なる分岐出力が与えられるように入力されている。

即ち、サンプリング順に言えば、サンプリングクロックＣ１は分岐回路２２の一方の分岐出力を受ける４つのＡ／Ｄ変換器２５（１）〜２５（４）のうちのＡ／Ｄ変換器２５（１）に与えられ、次のサンプリングクロックＣ２は分岐回路２２の他方の分岐出力を受ける４つのＡ／Ｄ変換器２５（５）〜２５（８）のうちのＡ／Ｄ変換器２５（５）に与えられる。

同様に、サンプリングクロックＣ３は分岐回路２２の一方の分岐出力を受けるＡ／Ｄ変換器２５（２）〜２５（４）のうち、その前にサンプリングが行われたＡ／Ｄ変換器２５（１）と分岐経路が離れているＡ／Ｄ変換器２５（３）に与えられ、サンプリングクロックＣ４は分岐回路２２の他方の分岐出力を受けるＡ／Ｄ変換器２５（６）〜２５（８）のうち、その前にサンプリングが行われたＡ／Ｄ変換器２５（５）と分岐経路が離れているＡ／Ｄ変換器２５（７）に与えられる。

また、サンプリングクロックＣ５は分岐回路２２の一方の分岐出力を受けるＡ／Ｄ変換器２５（２）、２５（４）のうち、その前にサンプリングが行われたＡ／Ｄ変換器２５（３）と分岐経路が離れているＡ／Ｄ変換器２５（２）に与えられ、サンプリングクロックＣ６は分岐回路２２の他方の分岐出力を受けるＡ／Ｄ変換器２５（６）、２５（８）のうち、その前にサンプリングが行われたＡ／Ｄ変換器２５（７）と分岐経路が離れているＡ／Ｄ変換器２５（６）に与えられる。

そして、サンプリングクロックＣ７は分岐回路２２の一方の分岐出力を受けるＡ／Ｄ変換器２５（４）に与えられ、サンプリングクロックＣ８は分岐回路２２の他方の分岐出力を受けるＡ／Ｄ変換器２５（８）に与えられる。

図３は、このＡ／Ｄ変換装置２０の動作を説明するための図であり、図３の（ａ）のサンプリングクロックＣ１を受けたＡ／Ｄ変換器２５（１）がそのサンプリングタイミングに図３の（ｂ）のようにノイズＮ（１−１）を発生したとすると、このノイズが分岐ラインＬ１から分岐回路２４（１）を経て分岐ラインＬ２に入力されるが、この場合の総損失はα（ｄＢ）であり、図３の（ｄ）のようにα分だけレベルが低下したノイズＮ（１−２）が分岐ラインＬ２に現れ、アナログ信号に重畳させることになる（なお、ここでは、入力するアナログ信号は無視している）。

また、ノイズＮ（１−１）は、分岐ラインＬ１から分岐回路２４（１）、２３（１）、２４（２）を経て分岐ラインＬ３、Ｌ４に入力されるが、この場合の総損失は２α（ｄＢ）であり、図３の（ｆ）、（ｈ）のように２α分だけレベルが低下したノイズＮ（１−３）、Ｎ（１−４）が分岐ラインＬ３、Ｌ４にそれぞれ現れることになる。

また、ノイズＮ（１−１）は、分岐ラインＬ１から分岐回路２４（１）、２３（１）、２２、２３（２）、２４（３）、２４（４）を経て分岐ラインＬ５〜Ｌ８に入力されるが、この場合の総損失は３α（ｄＢ）で最大となり、図３の（ｊ）、（ｌ）、（ｎ）、（ｐ）のように３α分レベルが低下した極めて低レベルのノイズＮ（１−５）〜Ｎ（１−８）が各分岐ラインＬ５〜Ｌ８にそれぞれ現れることになる。なお、ここで、α＝２０とすれば、ノイズＮ（１−５）〜Ｎ（１−８）のレベルは６０ｄＢ低減されていることになる。

そして、次のサンプリングを行うためのサンプリングクロックＣ２が図３の（ｉ）のようにＡ／Ｄ変換器２５（５）に入力されたときには、そのＡ／Ｄ変換器２５（５）の入力ラインとしての分岐ラインＬ５上に発生していた低レベルのノイズＮ（１−５）は、減衰して無視できるレベルになっているため、このＡ／Ｄ変換器２５（５）のアナログ信号に対するサンプリングを精度よく行うことができる。

また、このＡ／Ｄ変換器２５（５）によるサンプリング時に発生したノイズＮ（５−５）が、前記同様に分岐回路を経由して各分岐ラインへ現れるが、その次のサンプリングを行うＡ／Ｄ変換器２５（３）の入力ラインへ現れるノイズＮ（５−３）は、前記同様に信号分岐部２１の初段の分岐回路２２を経由するので大きく低減されており、そのノイズの影響を受けることなく精度のよいサンプリングが行える。

以下同様のサンプリング処理がサンプリングクロックの順に継続して行われるため、入力するアナログ信号に対する周期Ｔｓ／８のサンプリングを、キックバックノイズの影響を受けることなく、高精度に行うことができる。

上記実施形態では、サンプリング時に発生するノイズに対する影響が最も少なくなるように、サンプリング順が連続する２つのＡ／Ｄ変換器に対して、複数の分岐回路２２〜２４のうち、初段の分岐回路２２の異なる分岐経路に出力された信号を与えて最大のアイソレーションを得ていたが、信号分岐部２１が３段以上の構成の場合で、発生するノイズのレベルが比較的低く、最大のアイソレーションを与える必要が無い場合には、中段の一つの分岐回路（上記例では分岐回路２３）の異なる分岐経路に出力される信号を、最後段の異なる２つの分岐回路２４を介して与えてもよい。

つまり、信号分岐部２１が複数の分岐回路で階層的に構成されている場合、サンプリング順が連続する２つのＡ／Ｄ変換器２５に対して、複数の分岐回路のうちの異なる２つの分岐回路２４から出力された分岐信号をそれぞれ与えることで、Ａ／Ｄ変換器２５が発生するノイズに対して最小で分岐回路２つ分のアイソレーションを得ることができ、上記実施形態のように初段の分岐回路２２を経由するようにすれば、最大のアイソレーションを得ることができる。

なお、上記実施形態では、信号分岐部２１が、１対２の分岐回路を７つ用いた２×２×２の３段８分岐構成としていたが、この構成はＡ／Ｄ変換器の数に応じて種々変更可能である。

例えば、上記実施形態で３段目の分岐回路２４を省略し、図４に示すように、２段目（最終段）を１対４の分岐回路２３（１）、２３（２）にしてもよい。

また、１対２の８つ分岐回路を後段に追加して４段１６分岐構成にしたり、初段と２段目に１対４の分岐回路を用いて４×４の２段１６分岐構成にしてもよい。

いずれの場合でも、サンプリング順が連続する２つのＡ／Ｄ変換器２５に対して、複数の分岐回路のうち異なる２つの分岐回路から出力された分岐信号をそれぞれ与えるようにしておくことで、分岐回路２つ分以上のアイソレーションが得られてノイズを大きく低減することができ、３段以上の構成の場合で、上記実施形態のように、初段の分岐回路の異なる分岐経路から出力された信号を与えるようにしておけば、最大アイソレーションが得られ、ノイズをさらに低減することができる。

上記したＡ／Ｄ変換装置２０では、サンプリングで得られたデジタル値を単に選択的に出力していたが、Ａ／Ｄ変換によって得られたデジタル値に対する処理は任意であり、前記特許文献１で開示されているように、信号経路を含む複数のＡ／Ｄ変換器の周波数特性を基準の特性に合わせるためのフィルタの係数を予め求めておき、この係数のフィルタで各Ａ／Ｄ変換器の出力を補正処理して、より高精度化することも可能である。

本発明の実施形態の構成を示す図実施形態の要部の信号図実施形態の動作を説明するための信号図本発明の他の実施形態を示す図従来装置の構成図キックバックノイズの例を示す図

符号の説明

２０……Ａ／Ｄ変換装置、２１……信号分岐部、２２、２３、２４……分岐回路、２５……Ａ／Ｄ変換器、２６……クロック生成部、２７……信号選択部

Claims

入力するアナログ信号（ｘ（ｔ））を複数Ｎの信号経路に分岐信号として分岐出力する信号分岐部（２１）と、
前記分岐信号をそれぞれ受ける複数ＮのＡ／Ｄ変換器（２５（１）〜２５（８））と、
所定周期Ｔｓで位相がＴｓ／ＮずつシフトしたＮ相のサンプリングクロックを生成し、該Ｎ相のサンプリングクロックを前記複数ＮのＡ／Ｄ変換器に与えるクロック生成部（２６）とを有し、
前記アナログ信号に対してＴｓ／Ｎの周期でサンプリングを行うインタリーブ方式のＡ／Ｄ変換装置において、
前記信号分岐部を、階層的に接続された複数の分岐回路（２２〜２４）により構成するとともに、
前記アナログ信号に対するサンプリング順が連続する２つのＡ／Ｄ変換器に、前記複数の分岐回路のうちの異なる２つの分岐回路から出力された分岐信号がそれぞれ与えられるように、前記信号分岐部、前記複数のＡ／Ｄ変換器および前記クロック生成部との間を接続したことを特徴とするＡ／Ｄ変換装置。
前記アナログ信号に対するサンプリング順が連続する２つのＡ／Ｄ変換器に、前記複数の分岐回路のうちの初段の分岐回路の異なる信号経路から出力された分岐信号が後段の異なる２つの分岐回路を経てそれぞれ与えられるように、前記信号分岐部、前記複数のＡ／Ｄ変換器および前記クロック生成部との間を接続したことを特徴とする請求項１記載のＡ／Ｄ変換装置。