JP5142342B2

JP5142342B2 - Ａｄ変換回路

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Publication number: JP5142342B2
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Inventors: 一斗西
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
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Filing date: 2011-03-25
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Description

本発明は、２つのＡＤコンバータをインターリーブ動作させることで全体のサンプリングレートの向上を図るととともに、補正フィルタを用いてタイミング誤差の補正処理を行うＡＤ変換回路に関する。

＜第１の従来例＞
それぞれ異なるタイミングでアナログ信号をサンプリングする複数のＡＤコンバータをインターリーブ動作させることで、全体のサンプリングレートの向上を図るとともに、それぞれのＡＤコンバータに対応した補正フィルタを用いて、インターリーブ動作のタイミング誤差の補正処理を行うシステムが提案されている（例えば、特許文献１）。補正フィルタは、本来サンプリングするべき値への復元を行うもので、予め、対象とするタイミング誤差値に応じた係数を記憶部に格納している。

＜第２の従来例＞
また、２個のＡＤコンバータの各々の出力を、補正フィルタとしてのＦＩＲフィルタに入力し、そのＦＩＲフィルタの一方の出力端子には一方の入力端子に入力した信号を遅延させてそのまま出力し、そのＦＩＲフィルタの他方の出力端子には、両入力端子に入力された信号に所定の処理を施した信号を出力し、そのＦＩＲフィルタの２個の出力信号をマルチプレクサで交互に切り替えて取り出し、インターリーブするものがある（例えば、特許文献２）。

特開２００２−２４６９１０号公報特開２００２−１００９８８号公報

第１の従来例の補正フィルタは、本来サンプルすべき値へ復元する機能を有し、例えば、本願の図８に示すように構成することが可能である。これはいわゆるFractional Delay Filterと呼ばれる図１のインパルス応答を持つフィルタである。ただし、図１に示す特性は、フィルタタップ数（乗算器の個数）Ｎ_Ｔ＝７である場合である。この場合は、ＡＤコンバータを２個とした場合、一方のＡＤコンバータの出力を図１の特性の補正フィルタで処理し、他方のＡＤコンバータの出力はタイミング調整のための遅延回路を通して、インターリーブする構成となる。補正フィルタのフィルタ特性は、２個のＡＤコンバータのサンプリングにタイミング誤差Δｔがない場合には、Δｔ＝０の特性になる。誤差がある場合は、例えば、Δｔ＝０．５Ｔｓ’の特性になる。Ｔｓ’は０．５Ｔｓである。ＴｓはそれぞれのＡＤコンバータのサンプリング周期である。

第１の従来例では、複数のＡＤコンバータに順番に位相が異なるクロック信号を供給して、それぞれのＡＤコンバータがアナログ信号をサンプリングするタイミングを制御する必要がある。そして、それぞれのＡＤコンバータに対応する補正フィルタにも、順番に位相が異なるクロック信号を供給する必要がある。このように、ＡＤコンバータと補正フィルタとの両方に、多相のクロック信号を供給する必要があるため、これらのブロックが搭載される半導体集積回路のタイミング設計が複雑となる。

また、補正フィルタは、前記のように、予め対象とする誤差値に応じた係数を記憶部に格納し読み出す構成である。しかし、実際のＡＤ変換回路においては、クロック供給経路を形成するバッファの遅延時間のばらつき等によって、個々の製品毎に誤差値が異なり、かつ、その誤差値は電源電圧や温度等によって変化する。従って、さまざまな誤差値に応じた係数を格納する必要があるため、記憶部の大規模化を招く。実際の誤差値を測定し、それに応じた係数を演算処理で生成することも考えられるが、その場合には、半導体集積回路内に複雑な演算回路を搭載することが必要になる。

第２の従来例でも、同様に、補正フィルタに多相のクロック信号を供給する必要があり、タイミング設計が複雑になるという課題がある。また、さまざまな誤差値に応じた係数の格納もしくは演算回路の搭載が必要という課題がある。

本発明は以上の点に鑑みてなされたもので、その第１の目的は、タイミング設計が容易なインターリーブ型ＡＤ変換回路を提供することである。本発明の第２の目的は、規模の大きな記憶部や複雑な演算回路の搭載を必要とすることなく、さまざまなサンプリングタイミング誤差値に応じた補正が可能な補正フィルタを搭載したインターリーブ型ＡＤ変換回路を提供することである。

上記目的を達成するために、請求項１にかかる発明のＡＤ変換回路は、入力された信号を、第１の周期で、かつ、互いに異なった第１および第２のタイミングでデジタル信号に変換し、第１および第２のデジタル信号列を生成する第１および第２のＡＤコンバータと、前記第２のタイミングの基準値からの誤差を補正する補正フィルタとを備えたインターリーブ型のＡＤ変換回路であって、前記第１および第２のデジタル信号列を受け取り、同一のタイミングで、第１および第２の同位相化デジタル信号列として出力するＦＩＦＯをさらに備え、前記補正フィルタは、前記第１の周期を有する同相のクロック信号が供給されて動作する第１および第２の分解化補正フィルタを含み、前記第１の同位相化デジタル信号列と、前記第２の同位相化デジタル信号列が第１の分解化補正フィルタを通過した信号列とを加算した、第１の補正済みデジタル信号列を生成するとともに、前記第２の同位相化デジタル信号列が第２の分解化補正フィルタを通過した第２の補正済みデジタル信号列を生成するものであり、前記第１および第２の分解化補正フィルタは、それぞれが、前記クロック信号の１周期分だけ信号を遅延させる遅延素子を内部に含むことを特徴とする。
請求項２にかかる発明は、請求項１記載のＡＤ変換回路において、前記同相のクロック信号が供給されて動作する第１および第２の分解化デシメーションフィルタを含み、前記第１の補正済みデジタル信号列が第１の分解化デシメーションフィルタを通過したデジタル信号列と、前記第２の補正済みデジタル信号列が第２の分解化デシメーションフィルタを通過したデジタル信号列とを加算して、出力デジタル信号列を生成するデシメーションフィルタをさらに備え、前記第１および第２の分解化デシメーションフィルタが、それぞれ、前記クロック信号の１周期分だけ信号を遅延させる遅延素子を内部に、含むことを特徴とする。
請求項３にかかる発明は、請求項１または２記載のＡＤ変換回路において、前記補正フィルタは、前記第１の同位相化デジタル信号列を遅延させる遅延素子と、前記第２の同位相化デジタル信号列が入力する前記第１の分解化補正フィルタと、前記遅延素子から出力するデジタル信号列と前記第１の分解化補正フィルタから出力するデジタル信号列を加算して前記第１の補正済みデジタル信号列を出力する加算器と、前記第２の同位相化デジタル信号列を入力して前記第２の補正済みデジタル信号列を出力する前記第２の分解化補正フィルタとからなり、前記ＦＩＦＯから出力する前記第２の同位相化デジタル信号列の誤差を補正することを特徴とする。
請求項４にかかる発明は、請求項３記載のＡＤ変換回路において、前記デシメーションフィルタは、第１のデシメーショフィルタと、第２のデシメーションフィルタと、前記第１のデシメーションフィルタと前記第２のデシメーションフィルタの出力を加算する第２の加算器とからなり、前記第１のデシメーションフィルタには、前記補正フィルタの前記加算器の出力および第２の分解化補正フィルタの出力の一方が入力され、前記第２のデシメーションフィルタには、前記補正フィルタの前記加算器の出力および第２の分解化補正フィルタの出力の他方が入力される、ことを特徴とする。
請求項５にかかる発明は、請求項１、２、３または４記載のＡＤ変換回路において、前記第１および第２の分解化補正フィルタそれぞれは、それぞれが前記遅延素子を複数含む固定係数のＦＩＲ型サブフィルタをＮ _SUB 個（Ｎ _SUB ≧２）備え、順番に、前段のサブフィルタの出力に前記誤差の値を正規化した正規化誤差値を乗算して次段のサブフィルタの出力と加算するFarrow型フィルタであることを特徴とする。
請求項６にかかる発明は、請求項５記載のＡＤ変換回路において、前記誤差の値を測定して前記正規化誤差値を生成する誤差測定回路をさらに備えることを特徴とする。
請求項７にかかる発明は、請求項５または６記載のＡＤ変換回路において、前記第１および第２の分解化補正フィルタが備えるＦＩＲ型サブフィルタの固定係数を、前記誤差がＮer種の前記正規化誤差値のそれぞれである場合の補正に適するタップ数Ｎ _ＴのＮer個のＦＩＲ型仮想フィルタのインパルス応答が、タップ数Ｎ _ＴのＮ _SUB 個のＦＩＲ型仮想サブフィルタを備え、順番に、前段の仮想サブフィルタの出力に前記正規化誤差値を乗算して次段のサブフィルタの出力と加算するFarrow型仮想フィルタのインパルス応答に等しいと仮定して、前記Ｎ _SUB 個のＦＩＲ型仮想サブフィルタのそれぞれ係数を算出し、該それぞれの係数を偶数次と奇数次とに分解することによって定めたことを特徴とする。
請求項８にかかる発明は、請求項１記載のＡＤ変換回路において、前記補正フィルタは次の式で決まるインパルス応答を有することを特徴とする。

ただし、Ｔｓ’は第１および第２のＡＤコンバータのサンプリング周期Ｔｓの１／２、Ｎ _Ｔは補正フィルタのフィルタタップ数、ｎはインパルスのインデックスである。

本発明によれば、ＦＩＦＯによる同位相化とポリフェーズ分解を利用する補正フィルタを使用することにより、補正フィルタを、ＡＤコンバータのクロックと同じ周波数の同相のクロックで動作させることができ、タイミング設計が容易となる。また、補正フィルタに加えて、デシメーションフィルタを使用するときは、このデシメーションフィルタも補正フィルタと共通のクロックで動作させることができ、さらにタイミング設計が容易となる。また、補正フィルタをFarrow型フィルタとし、そのFarrow型フィルタを構成するサブフィルタの係数を固定係数とすることにより、係数記憶用メモリの容量を抑制し、かつ、複雑な係数生成用演算回路の搭載を不要としながら、タイミング誤差量に応じた補正を行うことができる。

従来のＡＤ変換回路におけるタイミング誤差の補正フィルタのインパルス応答の特性図である。入力アナログ信号の周波数特性図である。タイミング誤差がある場合のデジタル信号の周波数特性図である。本発明の第１の実施例のＡＤ変換回路で使用する補正フィルタのインパルス応答の特性図である。図３のデジタル信号を図１の特性のフィルタで処理した処理済みデジタル信号の周波数特性図である。本発明の第１の実施例のＡＤ変換回路の構成を示すブロック図である。図６における分解化補正フィルタの構成を示すブロック図である。図７におけるサブフィルタの構成を示すブロック図である。式(３)を表した説明図である。本発明の第２の実施例のＡＤ変換回路の構成を示すブロック図である。図１０におけるデシメーションフィルタのインパルス応答の特性図である。図１０におけるデシメーションフィルタの構成を示すブロック図である。

以下の実施例では、ＡＤコンバータと補正フィルタの間にＦＩＦＯを挿入することで、ＡＤコンバータと後段のデジタル部とのクロック乗り換えを可能にする。ＦＩＦＯにより多相のデジタルデータのタイミングを一相にし、かつ、補正フィルタにポリフェーズ分解を施すことで、デジタル部でのタイミング設計を容易にする。また、補正フィルタで用いるインパルス応答を式（１）、図４の特性にすることで、最大でサンプリング周波数ｆｓの帯域幅（すなわち、２つのＡＤコンバータをインターリーブ動作させることにより得られるサンプリング周期Ｔｓ／２の逆数である２ｆｓの１／２の周波数までの帯域幅）を持ったアナログ入力信号の補正処理を可能とする。

Ｔｓ’はＡＤ変換回路でのサンプリング周期（各ＡＤコンバータのサンプリング周期Ｔｓの１／２倍）、Ｎ_Ｔはフィルタタップ数、ｎはインパルスのインデックスである。

＜第１の実施例＞
図６に本発明の第１の実施例のＡＤ変換回路を示す。１１，１２はＡＤコンバータであり、周波数ｆｓ（＝１００ＭＨｚ）のサンプリングクロックＡＣＬＫによって、入力アナログ信号を第１および第２のデジタル信号に変換する。図６の回路例では、第１のＡＤコンバータ１１には、サンプリングクロックＡＣＬＫが逆相で供給され、第２のＡＤコンバータ１２には、同一のサンプリングクロックＡＣＬＫが正相で供給される。すなわち、第１のＡＤコンバータ１１はＡＣＬＫの立ち下がりエッジのタイミングで、第２のＡＤコンバータ１２はＡＣＬＫの立ち上がりエッジのタイミングで、入力アナログ信号をデジタル信号に変換する。従って、ＡＤコンバータ１２のサンプリングタイミングはＡＤコンバータ１１のサンプリングタイミングに対して、理想的にはサンプリング周期Ｔｓの１／２だけずれている。しかしながら、現実には、（１）サンプリングクロックＡＣＬＫのデューティ比を正確に５０％に保つことはできない、（２）サンプリングクロックＡＣＬＫを第１のＡＤコンバータ１１に供給するクロック供給経路の遅延時間と、第２のＡＤコンバータ１２に供給するクロック供給経路の遅延時間とを、正確に同一にすることはできない、等の原因によって、この理想的なタイミングからの誤差が発生する。

２１、２２はデュアルクロック同期型のＦＩＦＯであり、まず、ＡＤコンバータ１１，１２から出力する第１および第２のデジタル信号を、それぞれのタイミングで取り込む。具体的には、ＦＩＦＯ２１，２２にも、取り込みタイミングの制御のためにＡＤコンバータ１１，１２と同一のサンプリングクロックＡＣＬＫが、逆相および正相で供給される。そして、第１のＦＩＦＯ２１は、ＡＣＬＫの立ち下がりエッジのタイミングでサンプリングを行う第１のＡＤコンバータ１１が出力する第１のデジタル信号を、ＡＣＬＫの立ち下がりエッジのタイミングで取り込む。第２のＦＩＦＯ２２は、ＡＣＬＫの立ち上がりエッジのタイミングでサンプリングを行う第２のＡＤコンバータ１２が出力する第２のデジタル信号を、ＡＣＬＫの立ち上がりエッジのタイミングで取り込む。ＦＩＦＯ２１，２２には、さらに、クロックＡＣＬＫと同一周波数の別のクロックＤＣＬＫが供給されている。そして、ＡＣＬＫによって制御されたタイミングで取り込んだ第１および第２のデジタル信号を、クロックＤＣＬＫによって制御される共通のタイミング（例えば、クロックＤＣＬＫの立ち上がりエッジのタイミング）で読み出し、第１および第２の同位相化デジタル信号列として出力する。なお、図６では細部の図示を省略するが、第２のＦＩＦＯ２２は、サンプリングクロックＡＣＬＫの立ち上がりエッジのタイミングで第２のデジタル信号を取り込むとともに、取り込んだデジタル信号を、その内部で、ＡＣＬＫの立ち下がりエッジのタイミングで保持してから、クロックＤＣＬＫによって制御される、第１のＦＩＦＯ２１からの読み出しと共通のタイミングで読み出して出力する構成を有している。これにより、サンプリングクロックＡＣＬＫとクロックＤＣＬＫのタイミング関係のマージンが拡大し、タイミング設計を容易にすることができる。

３０はクロックＤＣＬＫで動作する補正フィルタであり、第１のＡＤコンバータ１１のサンプリングタイミングを基準とした、第２のＡＤコンバータ１２のサンプリングタイミング誤差Δｔ（ＡＤコンバータ１２の動作タイミングの理想値であるＴｓの１／２からの誤差）を補正する。すなわち、この誤差に起因する、ＦＩＦＯ２２から出力する第２の同位相化デジタル信号の誤差を補正する。この補正フィルタ３０は、遅延素子３１、第１および第２の分解化補正フィルタ（Skew Callibration Filter）３２，３３、並びに加算器３４からなる。補正フィルタ３０には、ＦＩＦＯ２１，２２の読み出しタイミングを制御するクロックＤＣＬＫが共通に供給されて動作する。すなわち、補正フィルタ３０を構成する、遅延素子３１と、第１および第２の分解化補正フィルタ３２，３３には、ＡＤコンバータ１１，１２に供給されるサンプリングクロックＡＣＬＫと同一の周波数（もしくは周期）を有する同相のクロック信号ＤＣＬＫが供給されて動作する。４０はマルチプレクサであり、補正フィルタ３０から出力する第１および第２の補正済み信号をクロックＤＣＬＫに同期した２倍の周波数（２ｆｓ）のクロックＤＤＣＬＫよって交互に切り替えて出力する。

第１および第２の従来例では、それぞれのＡＤコンバータが出力するデジタル信号が、同位相化されることなく、対応する補正フィルタに供給されている。そして、このデジタル信号を処理するために、第１の従来例の図５や第２の従来例の図４に示されるように、それぞれの補正フィルタは、対応するＡＤコンバータと同一のタイミングで動作している。このため、タイミング設計が困難である。これに対して、本発明の第１の実施例のＡＤ変換回路では、ＦＩＦＯ２１，２２を利用して、第１および第２のＡＤコンバータ１１，１２が出力した第１および第２のデジタル信号を、同位相化してから、補正フィルタ３０に入力している。このため、補正フィルタ３０に、同相のクロック信号を供給して動作させることができ、タイミング設計が容易である。特に、クロック信号の同一のエッジ（例えば、立ち上がりエッジ）に同期して動作するように、遅延素子３１と、第１および第２の分解化補正フィルタ３２，３３を設計することが可能である。

本発明の実施例のＡＤ変換回路では、また、ＦＩＦＯを利用して、ＡＤコンバータのサンプリングタイミングを制御するアナログ系のクロックＡＣＬＫから、補正フィルタ３０の動作のタイミングを制御するデジタル系のクロックＤＣＬＫへの乗り換えを行っている。これにより、デジタル回路が発生するノイズが、ＡＤコンバータに供給するアナログ系のクロックＡＣＬＫの特性に与える影響を低減できる。なお、第１および第２の従来例においても、ＦＩＦＯを利用したクロックの乗り換えを行うことは可能かもしれない。しかし、前述のように対応するＡＤコンバータと同一のタイミングで動作する補正フィルタ、もしくは、補正フィルタの出力が供給される後段の回路をそのまま利用するためには、ＡＤコンバータによるサンプリング時のタイミングの差をそのまま保ったデジタル信号を、補正フィルタに供給する必要がある。従って、第１および第２の従来例でＦＩＦＯを利用したクロック乗り換えを行ったとしても、本発明の実施例のＡＤ変換回路のように、同位相化したデジタル信号を補正フィルタに供給することにはならない。

２個のＡＤコンバータで用いるサンプリングクロックの周波数をｆｓ＝１／Ｔ_Sとすると、図１の特性をもつ２個の補正フィルタで補正可能な、ＡＤコンバータに入力されるアナログ信号周波数帯域幅は、最高でもｆｓ／２までとなる。ここで、図２に示すようなｆｓ／２以上の帯域幅を持った信号を処理する際、２個のＡＤコンバータによるサンプリングタイミングに誤差が発生しなければ、同図と同じスペクトルを持ったデジタル信号が出力される。

しかしながら、タイミング誤差が発生すると、図３に斜線で示す周波数領域にエイリアシングが発生する。これを、図１の特性の補正フィルタで処理しても、図５の斜線のようなスペクトルが残留してしまう。また、現実にはＡＤコンバータの前段でアナログローパスフィルタを用いて不要な帯域成分の除去を行うが、急峻な遮断特性の実現は難しい。このため、エイリアシング回避のために、入力するアナログ信号帯域幅をｆｓ／２よりも狭帯域にすることが必要となる。

ここで、本実施例においては、図４および式（１）に示す特性の補正フィルタを利用する。これによって、図２に示すｆｓの帯域幅を有するアナログ信号を、タイミング誤差を有するインターリーブ動作ＡＤコンバータでサンプリングして得たデジタル信号列を処理した場合にも、エリアシング成分を除去することができる。このような特性のフィルタを利用した補正は、Shafiq M. Jamal et al.,IEEE Journal of Solid-State Circuits,Vol.37,No.12,2006（非特許文献１）に示されている。第１の分解化補正フィルタ３２は、図４の偶数のインデックスの応答特性をもち、第２の分解化補正フィルタ３３は図４の奇数のインデックスの応答特性をもつ。このように、フィルタの応答特性を２つに分解（ポリフェーズ分解）することにより、２つのＡＤコンバータ１１，１２のクロックＡＣＬＫと同一の周波数のクロックＤＣＬＫで、フィルタ（の遅延素子を構成するフリップフロップ）を動作させることができる。しかも、ＦＩＦＯ２１、ＦＩＦＯ２２で２つのＡＤコンバータ１１，１２の出力デジタル信号列のタイミングを揃えているため、第１および第２の分解化補正フィルタ３２，３３を同一相のクロックＤＣＬＫで動作させることができ、タイミング設計が容易となる。

第１、第２の分解化補正フィルタ３２、３３が図４の特性の場合は、タイミング誤差Δｔ＝０のときは、実線のように、ｎ＝３においてのみ有限のゲインをもち、ＦＩＦＯ２２の出力が分解化補正フィルタ３３を通過することによって、ｎ＝３に応答する時間だけ遅延される。ＦＩＦＯ２１の出力も遅延素子３１で同じ時間だけ遅延される。ただし、図４に示す特性は、フィルタタップ数Ｎ_Ｔ＝７である場合の例である。フィルタタップ数が変化すれば、それに応じて有限のゲインを有するインデックスｎが変化する。

Δｔ≠０で、例えばΔｔ＝０．５Ｔｓ’（＝０．２５Ｔｓ）のときは分解化補正フィルタ３２，３３は、図４の破線のように、ｎ＝３以外でも有限のゲインをもつ。このため、分解化補正フィルタ３２の出力が発生し、遅延素子３１を通過したＦＩＦＯ２１の出力と加算されて、第１の補正済み信号としてマルチプレクサ４０に入力される。これとともに、ＦＩＦＯ２２の出力が分解化補正フィルタ３３を通過して第２の補正済み信号としてマルチプレクサ４０に入力される。

分解化補正フィルタ３２，３３は、図７に示した構成を持つFarrow型フィルタである。このFarrow型フィルタは、それぞれ固定係数器３０１の固定係数を使用する複数個（図７では３個）のサブフィルタ（ＦＩＲフィルタ）３０２を並べ、前段までの出力３０５にタイミング誤差Δｔを正規化した値を乗算して次段のサブフィルタ３０２の出力と加算することを複数段繰り返す構成を有する。これによって、各サブフィルタの係数を変更することなく、タイミング誤差Δｔに応じたフィルタ特性の変更を可能にしたものである。３０３は乗算器，３０４は加算器である。このため、タイミング誤差Δｔの多様化に伴う、フィルタの回路規模の増大を解消することができる。また、複雑な演算回路の搭載を必要とすることもない。

図８にこのサブフィルタ３０２の構成を示す。３０２１は乗算器、３０２２は加算器、３０２３は遅延素子（フリップフロップ）である。このサブフィルタ３０２は、遅延素子として、クロック信号の立ち上がりエッジに同期して動作するフリップフロップを備えている。第１および第２の分解化補正フィルタ３２，３３を構成するサブフィルタ、ならびに、遅延素子３１を、クロック信号の同一のエッジに同期して動作するフリップフロップを利用して構成することにより、補正フィルタ３０を、クロックＤＣＬＫの同一のエッジに同期して動作させることが可能である。

なお、２個を越える個数（４個、８個、・・・）のＡＤコンバータの出力デジタル信号をインターリーブする場合でも、同様にＦＩＦＯでタイミングを揃え、補正フィルタをポリフェーズ分解することで、タイミング設計を容易にすることができる。

図６に示されたように、同一チップにタイミング誤差測定回路６０が集積されており、そこで得られたタイミング誤差Δｔに応じて分解化補正フィルタ３２，３３の応答特性が変更される。最も単純には、標準の信号（例えば、周波数と振幅が既知の正弦波）をＡＤコンバータ１１，１２に共通に入力させ、補正フィルタ３０から出力する第１および第２の補正済み信号を期待値と比較することにより、タイミング誤差（現在のフィルタ係数で補正できない残留誤差）を測定することができる。また、第１および第２の補正済み信号を１つの信号として、周波数成分の解析を行うことによって、タイミング誤差を測定することも可能である。タイミング誤差測定回路６０は、所定の単位時間で正規化したＮer種のタイミング誤差Δｔ（誤差パターン）を出力する。このタイミング誤差Δｔが、Farrow型フィルタの乗算器３０３の乗算係数として利用され、必要な補正を行う。

これに対して、各サブフィルタ３０２（図８）の各タップの係数（各乗算器３０２１のα０〜α４等の増幅率）は固定である。ただし、Farrow型フィルタの乗算器３０３の係数（タイミング誤差Δｔ）の変更のみによって、それぞれの誤差パターンに対応する応答特性が得られるように、各サブフィルタ３０２の各タップの固定係数が設定される。

ここで、使用するFarrow型フィルタのサブフィルタ３０２の固定係数の算出法を説明する。図７のFarrow型フィルタのインパルス応答は、サブフィルタｋの固定係数をα_ｋ、サブフィルタ総数をＮ_SUBとすると、式（２）で与えられる。

各タイミング誤差に対して理想的な補正フィルタのインパルス応答は式（１）で示すものであるので、式（２）の左辺を式（１）の右辺と置くと、式（３）のように、タイミング誤差ｅ（＝Δｔ）の行列と固定係数αの行列の乗算が理想インパルス応答ｈの行列となる方程式となる。この方程式の両辺の左からタイミング誤差ｅの行列の逆行列を乗算することで、固定係数αの行列が算出可能となる。

タイミング誤差ｅの総数をＮerとすると、インパルス応答ｈの行列はＮer×Ｎ_Ｔ行列、タイミング誤差ｅの行列はＮer×Ｎ_SUB行列、固定係数αの行列はＮ_SUB×Ｎ_Ｔ行列となり、それぞれの成分は式（４），（５），（６）に示す通りとなる。また、ハードウエア実装におけるタイミング誤差の乗算時の丸め込み誤差の影響をなくすために、前記したように正規化を施したタイミング誤差を用いる。すなわち、図７のFarrow型フィルタが備えるデジタル乗算器３０３の乗数の最小単位で正規化したタイミング誤差を用いる。

式（４）、（５）、（６）の添え字の範囲は、ｉ＝１〜Ｎer、ｊ＝１〜Ｎ_T、ｌ＝１〜Ｎ_SUBである。すなわち、Δｔ_iはｉ番目の正規化誤差、ｈ_i,jはｉ番目の正規化誤差に対して理想的な補正フィルタのインパルス応答のインデックスj-1の値、α_j[ｌ-１]はｌ番目のサブフィルタ（図７のサブフィルタSUB（l-1））のｊ番目のタップの固定係数である。

上記の式（３）は、図９に示すような行列式である。左辺は、ｉ＝１〜Ｎer番目のタイミング誤差Δｔのそれぞれの補正に適したタップ数Ｎ_ＴのＦＩＲフィルタのインパルス応答特性を表す。右辺は、タップ数Ｎ_ＴのＮ_SUB個のＦＩＲ型サブフィルタを備えたFarrow型フィルタの乗算器３０３に係数として供給されるタイミング誤差Δｔと、それぞれのサブフィルタの固定係数とによって決定されるインパルス応答を表す。

この式（３）の行列式の演算により、各タイミング誤差Δｔのそれぞれの場合の補正に適するインパルス応答を図７のFarrow型フィルタで得るための、そのFarrow型フィルタを構成する各サブフィルタ３０２（N_T個の乗算器３０２１とN_T-1個の遅延時間Ｔｓ／２の遅延素子３０２３とからなる図８に示すようなＦＩＲ型サブフィルタ）のＮ_Ｔ個の固定係数を算出することできる。

実際の分解化補正フィルタ３２，３３のそれぞれを構成するサブフィルタ３０２の固定係数は、上記の演算で求めた固定係数αを偶数側と奇数側とに分解することによって決定する。係数を偶数側と奇数側とに分解し、サブフィルタ３０２を構成する遅延素子３０２３の遅延時間を２倍（Ｔｓ）にすることにより、周期Ｔｓのクロック信号で動作させることが可能になる。

なお、図６のＡＤ変換回路は、ＡＤコンバータ１２の出力を、ＡＤコンバータ１１の動作タイミングを基準としたＡＤコンバータ１２の動作タイミングの誤差を補正するための補正フィルタ３０に通す構成である。ＡＤコンバータ１１、１２の動作タイミングではない、他の基準を定めて、ＡＤコンバータ１１，１２のそれぞれの出力を、その基準からのタイミング誤差を補正する補正フィルタに通す構成も可能である。

この場合、例えば、ＡＤコンバータ１２の動作タイミング誤差を補正するための補正フィルタを分解した分解化補正フィルタ３２，３３に加えて、ＡＤコンバータ１１の動作タイミング誤差を補正するための補正フィルタを分解した別の第１、第２の分解化補正フィルタを設ける。そして、分解化補正フィルタ３２を通過したＡＤコンバータ１２の出力を別の第１の分解化補正フィルタを通過したＡＤコンバータ１１の出力と加算して第１の補正済み信号を生成し、分解化補正フィルタ３３を通過したＡＤコンバータ１２の出力に別の第２の分解化補正フィルタを通過したＡＤコンバータ１１の出力を加算して第２の補正済み信号を生成することとなる。

＜第２の実施例＞
図１０に本発明の第２の実施例のＡＤ変換回路を示す。前述の第１の実施例では、第１および第２のＡＤコンバータ１１，１２の動作タイミングの誤差に起因する誤差を、分解化補正フィルタ３２，３３で補正した後の第１及び第２の補正済みデジタル信号列を、マルチプレクサ４０が、ＡＤコンバータ１１，１２のクロックＡＣＬＫの１／２周期（図４の横軸の１目盛りに対応する時間）だけずらして並び替えて、出力するものであった。

これに対して、第２の実施例では、補正フィルタ３０から出力する第１，第２の補正済み信号をデシメーションフィルタ部５０に取り込んでいる。このデシメーションフィルタ部５０は、式（７）および図１１に示すインパルス応答を有するローパスフィルタである。

デシメーションフィルタ部５０は、補正フィルタ３０と共通のクロックＤＣＬＫが供給されて動作する。このデシメーションフィルタ部５０は、第１のデシメーションフィルタ５１、第２のデシメーションフィルタ５２および加算器５３からなる。ここでは、第１および第２のデシメーションフィルタ５１、５２でもポリフェーズ分解を施す。このようにポリフェーズ分解した第１および第２のデシメーションフィルタ５１、５２が、分解化補正フィルタ３２、３３で補正した後のＡＤコンバータ１１，１２の出力を処理する。具体的には、図１１の偶数、奇数のインデックスの応答を有するタップ数７のダウンサンプリング1/2デシメーションフィルタを、図１２に示すようにポリフェーズ分解している。５０１は乗算器、５０２は加算器、５０３は遅延素子（フリップフロップ）である。

ポリフェーズ分解したことにより、デシメーションフィルタ５１，５２も、２つのＡＤコンバータ１１，１２のサンプリングクロックＡＣＬＫと同一周波数のクロックＤＣＬＫで動作させることができる。さらに、ＦＩＦＯ２１、２２で２つのＡＤコンバータ１１，１２の出力信号のタイミングを揃えているため、デシメーションフィルタ５１，５２を同相のクロックＤＣＬＫで動作させることができる。この結果、分解化補正フィルタ３２，３３およびデシメーションフィルタ５１，５２を、ＡＤコンバータ１１，１２のサンプリングクロックＡＣＬＫと同一周波数の同相のクロックＤＣＬＫで動作させることができ、タイミング設計を容易にすることができる。特に、図１２に示す分解化デシメーションフィルタ５１，５２は、遅延素子として、クロック信号の立ち上がりエッジに同期して動作するフリップフロップを備えている。従って、デシメーションフィルタ部５０も、補正フィルタ３０と同様に、クロックＤＣＬＫの同一のエッジに同期して動作させることが可能である。

なお、２個を越える個数（４個、８個、・・・）のＡＤコンバータの出力デジタル信号をインターリーブする場合でも、同様にＦＩＦＯでタイミングを揃え、補正フィルタに加えてデシメーションフィルタをポリフェーズ分解することで、タイミング設計を容易にすることができる。

上記の第１および第２の実施例では、複数のＡＤコンバータをインターリーブ動作させるＡＤ変換回路で処理することが可能なアナログ信号の帯域幅を広げるため、非特許文献１で提案された補正を行った。しかし、例えば、必要とされる帯域幅が狭い場合等には、第１および第２の従来例と同様の補正を採用することも可能である。この場合にも、ＦＩＦＯを利用して複数のＡＤコンバータが出力するデジタル信号列を同位相化するとともに、補正フィルタ、もしくはさらに、デシメーションフィルタをポリフェーズ分解する構成とすることが好ましい。これによって、補正フィルタ、もしくはさらに、デシメーションフィルタを、それぞれのＡＤコンバータのサンプリングクロックと同一の周波数を有する、同相のクロックで動作させることが可能になり、タイミング設計が容易となる。

最後に、非特許文献１に式（２）として示された、次の式（８）と、本願の式（１）との対応について、説明する。

まず、式（８）におけるＴｓは、本願におけるＴｓ’に対応する。また、式（８）は、センタータップのインデックスを０とした式であるが、有限区間で制限したインパルス応答に非負整数インデックスを割り当てる場合には、下記の式（９）になる。

逆に、本願の式（１）も非負整数インデックスを割り当てたものであり、式（８）のようにセンタータップのインデックスを０と置いた場合には、下記の式（１０）になる。

これを展開していくと、次のように、式（８）と同一になる。

１１，１２：ＡＤコンバータ
２１，２２：ＦＩＦＯ
３０：補正フィルタ、３１：遅延素子、３２，３３：分解化補正フィルタ、３４：加算器
４０：マルチプレクサ
５０：デシメーションフィルタ部、５１，５２：デシメーションフィルタ
６０：タイミング誤差測定回路

Claims

入力された信号を、第１の周期で、かつ、互いに異なった第１および第２のタイミングでデジタル信号に変換し、第１および第２のデジタル信号列を生成する第１および第２のＡＤコンバータと、前記第２のタイミングの基準値からの誤差を補正する補正フィルタとを備えたインターリーブ型のＡＤ変換回路であって、
前記第１および第２のデジタル信号列を受け取り、同一のタイミングで、第１および第２の同位相化デジタル信号列として出力するＦＩＦＯをさらに備え、
前記補正フィルタは、前記第１の周期を有する同相のクロック信号が供給されて動作する第１および第２の分解化補正フィルタを含み、前記第１の同位相化デジタル信号列と、前記第２の同位相化デジタル信号列が第１の分解化補正フィルタを通過した信号列とを加算した、第１の補正済みデジタル信号列を生成するとともに、前記第２の同位相化デジタル信号列が第２の分解化補正フィルタを通過した第２の補正済みデジタル信号列を生成するものであり、
前記第１および第２の分解化補正フィルタは、それぞれが、前記クロック信号の１周期分だけ信号を遅延させる遅延素子を内部に含むことを特徴とするＡＤ変換回路。
前記同相のクロック信号が供給されて動作する第１および第２の分解化デシメーションフィルタを含み、前記第１の補正済みデジタル信号列が第１の分解化デシメーションフィルタを通過したデジタル信号列と、前記第２の補正済みデジタル信号列が第２の分解化デシメーションフィルタを通過したデジタル信号列とを加算して、出力デジタル信号列を生成するデシメーションフィルタをさらに備え、
前記第１および第２の分解化デシメーションフィルタが、それぞれ、前記クロック信号の１周期分だけ信号を遅延させる遅延素子を内部に含むことを特徴とする請求項１記載のＡＤ変換回路。
前記補正フィルタは、
前記第１の同位相化デジタル信号列を遅延させる遅延素子と、
前記第２の同位相化デジタル信号列が入力する前記第１の分解化補正フィルタと、
前記遅延素子から出力するデジタル信号列と前記第１の分解化補正フィルタから出力するデジタル信号列を加算して前記第１の補正済みデジタル信号列を出力する加算器と、
前記第２の同位相化デジタル信号列を入力して前記第２の補正済みデジタル信号列を出力する前記第２の分解化補正フィルタとからなり、
前記ＦＩＦＯから出力する前記第２の同位相化デジタル信号列の誤差を補正することを特徴とする請求項１または２記載のＡＤ変換回路。
前記デシメーションフィルタは、第１のデシメーショフィルタと、第２のデシメーションフィルタと、前記第１のデシメーションフィルタと前記第２のデシメーションフィルタの出力を加算する第２の加算器とからなり、
前記第１のデシメーションフィルタには、前記補正フィルタの前記加算器の出力および第２の分解化補正フィルタの出力の一方が入力され、
前記第２のデシメーションフィルタには、前記補正フィルタの前記加算器の出力および第２の分解化補正フィルタの出力の他方が入力される、
ことを特徴とする請求項３記載のＡＤ変換回路。
前記第１および第２の分解化補正フィルタそれぞれは、それぞれが前記遅延素子を複数含む固定係数のＦＩＲ型サブフィルタをＮ _SUB 個（Ｎ _SUB ≧２）備え、順番に、前段のサブフィルタの出力に前記誤差の値を正規化した正規化誤差値を乗算して次段のサブフィルタの出力と加算するFarrow型フィルタであることを特徴とする請求項１、２、３または４記載のＡＤ変換回路。
前記誤差の値を測定して前記正規化誤差値を生成する誤差測定回路をさらに備えることを特徴とする請求項５記載のＡＤ変換回路。
前記第１および第２の分解化補正フィルタが備えるＦＩＲ型サブフィルタの固定係数を、
前記誤差がＮer種の前記正規化誤差値のそれぞれである場合の補正に適するタップ数Ｎ _ＴのＮer個のＦＩＲ型仮想フィルタのインパルス応答が、タップ数Ｎ _ＴのＮ _SUB 個のＦＩＲ型仮想サブフィルタを備え、順番に、前段の仮想サブフィルタの出力に前記正規化誤差値を乗算して次段のサブフィルタの出力と加算するFarrow型仮想フィルタのインパルス応答に等しいと仮定して、前記Ｎ _SUB 個のＦＩＲ型仮想サブフィルタのそれぞれ係数を算出し、
該それぞれの係数を偶数次と奇数次とに分解することによって定めたことを特徴とする請求項５または６記載のＡＤ変換回路。
前記補正フィルタは次の式で決まるインパルス応答を有することを特徴とする請求項１記載のＡＤ変換回路。

ただし、Ｔｓ’は第１および第２のＡＤコンバータのサンプリング周期Ｔｓの１／２、Ｎ _Ｔは補正フィルタのフィルタタップ数、ｎはインパルスのインデックスである。