CN102270987A - 时间交织模拟-数字转换电路 - Google Patents

Abstract

本发明提供了一种时间交织模拟-数字(AD)转换电路，包括：第一和第二模拟-数字转换器，其通过在彼此互不相同的第一和第二定时处将模拟输入信号转换成带有第一频率的第一和第二数字信号来生成第一和第二数字信号序列。所述AD转换电路还包括：FIFO，其接收第一和第二数字信号序列；以及校正滤波器，其包括提供有公共时钟信号的第一和第二部分。校正滤波器通过将第一同步数字信号序列与经过校正滤波器的第一部分的第二同步数字信号序列相加来生成第一校正数字信号序列，并且通过使第二同步数字信号序列经过校正滤波器的第二部分来生成第二校正数字信号序列。

Description

时间交织模拟-数字转换电路

技术领域

本发明涉及模拟-数字(AD)转换电路，所述模拟-数字转换电路交织多个模拟-数字转换器以提高总采样速率、并且包括各滤波器以校正AD转换器的采样定时中的误差。

背景技术

<第一常规技术>

已知通过交织多个AD转换器而具有提高的总采样速率的时间交织AD转换系统，所述多个AD转换器在不同定时处采样模拟信号。例如，在美国专利公开No.US 2004/032358(专利文献1)中进一步提出通过提供与各AD转换器相对应的校正滤波器来校正交织操作中的误差。校正滤波器具有恢复应该被采样的值的功能、并且存储与要被校正的定时误差相对应的系数。

<第二常规技术>

另外，例如，美国专利公开No.US 2003/058144(专利文献2)提出以提供具有两个输入端子和输出端子的有限脉冲响应(FIR)型校正滤波器。FIR滤波器从输出端子中的一个在延迟之后输出各AD转换器中一个的输出。FIR滤波器进一步从输出端子中的另一个输出通过处理输入至两个输入端子的AD转换器的输出信号而生成的信号。最后，多路复用器交织或者交替地输出FIR滤波器的两个输出信号。

发明内容

[要解决的问题]

具有恢复应该被采样的值的功能的第一常规技术的校正滤波器可以如图8中所示地构造。这是所谓的分数延迟滤波器，当抽头数NT(或乘法器的数目)为7时，其具有图1中所示的脉冲响应。

当AD转换器的数目为2时，在通过图1中所示的特性的校正滤波器处理的各转换器中的一个的输出、并且通过用于定时调整的延迟电路将各转换器中的另一个的输出延迟之后，交织AD转换器的输出。校正滤波器的滤波器特性被设定为这样的特性，即，如果两个AD转换器的采样定时中不存在误差Δt，则Δt＝0。当存在误差时，滤波器特性被设定为例如Δt＝0.5Ts′的特性。Ts′等于0.5Ts，并且Ts代表每个AD转换器的采样周期。

在第一常规技术中，必须向多个AD转换器提供带有相继不同相位的时钟信号，以控制各转换器对模拟信号采样的定时。还必须向对应于各AD转换器的校正滤波器提供带有相继不同相位的时钟信号。因此，由于必须向AD转换器和校正滤波器均提供多相时钟信号，所以配备有这些块的半导体集成电路的定时设计变得复杂。

而且，如上所述，校正滤波器具有预先在存储块中存储与要校正的各误差值相对应的各系数的构造。然而，在实际的AD转换电路中，由于时钟提供路线中的缓冲器的延迟时间的变化使得误差值对于每个产品而言是不同的，并且误差值随着例如电源电压和温度而变化。因此，为了存储对应于各种误差值的大量系数，需要大(容量)的存储器块。

替代地，能够通过使用运算电路来测量实际误差值并生成与所测量的误差值相对应的系数。然而，在此情况下，必须在半导体集成电路中集成复杂的运算电路。

第二常规技术也存在问题，即，必须向校正滤波器提供多相时钟信号且定时设计变得复杂。另外的问题是，要求存储与各种误差值相对应的大量系数或者提供运算电路以生成这些系数。

本发明旨在解决上述问题。本发明的示例性目的是提供能够容易地进行定时设计的时间交织AD转换电路。本发明的另一示例性目的是提供具有校正滤波器的时间交织AD转换器，所述校正滤波器能够校正采样定时误差的各种值而无需大(容量)存储器块或复杂运算电路。

[解决问题的手段]

根据本发明的各种示例性实施例，提供了时间交织模拟-数字(AD)转换电路，包括第一和第二AD转换器、FIFO(先进先出电路)、校正滤波器和多路复用器。所述第一和第二AD转换器通过在彼此互不相同的第一和第二定时处将模拟输入信号转换成带有第一频率的第一和第二数字信号来生成第一和第二数字信号序列。所述FIFO接收所述第一和第二数字信号序列并且在与第一和第二同步数字信号序列相同的定时处输出所述第一和第二数字信号序列。所述校正滤波器校正由所述第二定时与基准定时的误差而引起的所述第二数字信号序列中的误差。所述校正滤波器包括第一和第二部分，为所述第一和第二部分提供具有第一频率的公共时钟信号、并且所述第一和第二部分与所述公共时钟信号同步地操作。所述校正滤波器的所述第一和第二部分中的每一个均包括多个延迟元件，所述多个延迟元件中的每一个均具有与所述公共时钟信号的循环周期相等的延迟时间。所述校正滤波器通过使所述第二同步数字信号序列经过所述校正滤波器的所述第一部分并且将所述第一同步数字信号序列与经过所述校正滤波器的所述第一部分后的所述第二同步数字信号序列相加来生成第一校正数字信号序列。所述校正滤波器进一步通过使所述第二同步数字信号序列经过所述校正滤波器的所述第二部分来生成第二校正数字信号序列。

根据各种示例性实施例，时间交织AD转换电路可以包括抽取滤波器。所述抽取滤波器可以包括第一部分和第二部分，为所述第一部分和所述第二部分提供所述公共时钟信号、并且所述第一和第二部分与所述公共时钟信号同步地操作。所述抽取滤波器的第一部分和第二部分中的每一个均包括第二延迟元件，所述第二延迟元件具有与所述公共时钟信号的循环周期相等的第二延迟时间。所述抽取滤波器可以通过使所述第一校正数字信号序列经过所述抽取滤波器的所述第一部分并使所述第二校正数字信号序列经过所述抽取滤波器的所述第二部分、并且将经过所述抽取滤波器的所述第一部分后的所述第一校正数字信号序列与经过所述抽取滤波器的所述第二部分后的所述第二校正数字信号序列相加来生成输出数字信号序列。

根据各种示例性实施例，所述校正滤波器的第一和第二部分中的每一个均可以是法罗型滤波器。所述法罗型滤波器包括带有固定系数的N_SUB个(N_SUB≥2)FIR型子滤波器，其每一个均接收所述第二同步数字信号序列且包括对应的多个延迟元件。每一个法罗型滤波器均包括：第一乘法器，其将子滤波器中的第一个子滤波器的输出乘以第二定时中的误差的归一化值；第二至第(N_SUB-1)个乘法器，其每一个均将对应于一个子滤波器的输出与前一个乘法器的输出之和乘以误差的归一化值；以及输出端子，其输出第(N_SUB-1)个乘法器的输出与第N_SUB个子滤波器的输出之和作为法罗型滤波器的输出。

根据各种示例性实施例，时间交织AD转换电路可以包括误差测量电路，所述误差测量电路测量第二定时中的误差并且生成该误差的归一化值。

根据各种示例性实施例，通过下列步骤来确定校正滤波器的第一和第二部分的FIR型子滤波器的各固定系数：

(1)假设对于第二定时中的误差的归一化值中的第一至第Ner(Ner≥2)个归一化值中的每一个而言，下列各项彼此一致的情况下，计算假想法罗型滤波器的每个子滤波器的系数，所述各项包括：

(a)适合于校正误差的归一化值的Ner个N_T抽头(N_T≥2)FIR型滤波器中的每一个的脉冲响应；

(b)假想法罗型滤波器的脉冲响应，该假想法罗型滤波器包括：N_SUB个N_T抽头FIR型子滤波器；第一乘法器，其将子滤波器中的第一个子滤波器的输出乘以误差的归一化值；第二至第(N_SUB-1)个乘法器，每一个均将前一个乘法器的输出与对应于一个子滤波器的输出之和乘以误差的归一化值；以及输出端子，其输出第(N_SUB-1)个乘法器的输出与第N_SUB个子滤波器的输出之和作为法罗型滤波器的输出；以及

(2)将所述假想法罗型滤波器中的所述各子滤波器中的每一个子滤波器的经计算的系数中的偶数编号的经计算的系数和奇数编号的经计算的系数分开，分别作为所述各校正滤波器的所述第一和第二部分中的所述各子滤波器中的每一个的所述各固定系数。

[本发明的效果]

本发明的各种示例性实施例采用通过使用FIFO(先进先出电路)和多相校正滤波器的数字信号序列同步方式。因此，校正滤波器可以利用带有与AD转换器的时钟信号的频率相等频率的单相时钟信号来操作。结果，AD转换器的定时设计变得容易。

当除校正滤波器以外还使用抽取滤波器时，抽取滤波器也可以以与校正滤波器的时钟信号共用的公共时钟信号来操作。结果，AD转换器的定时设计变得更容易。此外，校正滤波器可以利用法罗型滤波器来构造，该法罗型滤波器中的每一个均包括带有固定参数的多个子滤波器。由此，能够根据定时误差量作出校正，而无需存储滤波器参数的大(容量)存储器或者复杂的参数生成电路。

附图说明

图1示出专利文献1和2中使用的校正滤波器的示例性脉冲响应。

图2示出输入模拟信号的示例性频率谱。

图3示出由具有定时误差的时间交织AD转换器生成的带有混叠(aliasing)的数字信号的示例性频率谱。

图4示出根据本发明的第一示例性AD转换电路中使用的校正滤波器的示例性脉冲响应。

图5示出通过由具有图1中所示特性的校正滤波器处理图3中所示的数字信号所生成的数字信号的示例性频率谱。

图6是示出根据本发明的第一示例性AD转换电路的构造的框图。

图7是示出图6中所示的校正滤波器的每个部分的示例性构造的框图。

图8是示出图7中所示的示例性子滤波器的组成的框图。

图9是表达式(3)的示意性表达。

图10是示出根据本发明的第二示例性AD转换电路的构造的框图。

图11示出图10中所示的抽取滤波器的示例性脉冲响应。

图12是示出图10中所示的抽取滤波器的示例性构造的框图。

[附图标记]

11、12           模拟-数字转换器

21、22           FIFO

30               校正滤波器

31               延迟元件

32、33           校正滤波器的各部分

34、304、3022    加法器

40               多路复用器

50               抽取滤波器块

51、52           抽取滤波器

60               定时误差测量电路

301              固定系数生成器

302              子滤波器(FIR滤波器)

303、3021        乘法器

3024             延迟元件(触发器)

具体实施方式

在本发明的各种示例性实施例中，设置在AD转换器和校正滤波器之间的各FIFO执行AD转换器的时钟和布置在FIFO后面的数字块的时钟之间的时钟变换。即，FIFO将以互不相同的相位生成的一对数字数据同步化。另外，校正滤波器具有多相结构。结果，数字块的定时设计变得容易。

而且，校正滤波器利用图4中示出的表达式(1)的脉冲响应。结果，即使输入模拟信号具有高达AD转换器的采样频率fs的带宽，滤波器也能够执行校正。即，输入模拟信号可以具有高达2fs的二分之一的带宽，这是通过交织两个AD转换器而实现的采样周期Ts/2的倒数值。

$h\left[n\right]=\sin c\left\{\frac{\mathrm{\&pi;}}{2}(n-\frac{N_T-1}{2}-\frac{\mathrm{\&Delta;t}}{{\mathrm{Ts}}^{\&prime;}})\right\}\cos \left\{\frac{\mathrm{\&pi;}}{2}(n-\frac{N_T-1}{2}+\frac{\mathrm{\&Delta;t}}{{\mathrm{Ts}}^{\&prime;}})\right\}---\left(1\right)$

这里，Ts′代表AD转换器的采样周期，其是AD转换器中的每一个的采样周期Ts的二分之一。N_T代表滤波器的抽头数，且n代表脉冲序号(index)。

<第一示例性实施例>

图6示出根据本发明的第一示例性AD转换电路。附图标记11和12代表利用频率为fs(＝100MHz)的采样时钟ACLK将输入模拟信号转换成第一和第二数字信号的AD转换器。

在图6中所示的示例性电路中，采样时钟ACLK以反转相位提供至第一AD转换器11，且同一采样时钟ACLK以正常相位提供至第二AD转换器12。

即，第一AD转换器11在ACLK下降沿的定时处将输入模拟信号变换成数字信号，且第二AD转换器12在ACLK上升沿的定时处将输入模拟信号变换成数字信号。因此，理想地，第二AD转换器12的采样定时相对于第一AD转换器11的采样定时偏移了采样周期Ts的二分之一。

然而，实际上，该理想定时并不能维持，这是由于例如下列原因：

(1)不可能将采样时钟ACLK的占空比精确地保持在50％；并且

(2)不可能将时钟提供路线的延迟时间与第一和第二AD转换器11和12完全匹配。

附图标记21和22代表双时钟同步型FIFO。FIFO 21和22在各自的定时获取从第一和第二AD转换器11和12输出的第一和第二数字信号。

具体来说，也可以以反转相位和正常相位将提供至AD转换器11和12的同一采样时钟ACLK分别提供至FIFO 21和22。第一FIFO 21在ACLK的下降沿定时处获取由第一AD转换器11在ACLK的下降沿定时处采样的第一数字信号。第二FIFO 22在ACLK的上升沿定时处获取由第二AD转换器12在ACLK的上升沿定时处采样的第二数字信号。

将具有与时钟ACLK相同频率的另一时钟DCLK也提供至FIFO21和22。FIFO在由时钟DCLK控制的公共定时处，例如在时钟DCLK的上升沿的定时处，输出在由ACLK控制的各定时处获取的第一和第二数字信号，分别作为第一和第二同步数字信号序列。

虽然图1中未详细示出，但第二FIFO 22可以具有这样的构造，即，在采样时钟ACLK的上升沿的定时处获取第二数字信号，在ACLK的下降沿的定时处重新采样并保存在FIFO 22内，然后，在由时钟DCLK控制的与第一FIFO 21输出第一同步数字信号序列相同的定时处，读取并输出第二同步数字信号序列。结果，采样时钟ACLK和时钟DCLK之间的定时裕量(margin)增加，并且定时设计变得更加容易。

附图标记30代表利用时钟DCLK操作的校正滤波器。校正滤波器30校正第二AD转换器12的实际采样定时与其理想采样定时(Ts的二分之一)之间的误差Δt。即，校正滤波器30校正从FIFO 22输出的第二同步数字信号序列中由于采样定时误差Δt而引起的误差。

校正滤波器30包括延迟元件31、校正滤波器(时滞(skew)校准滤波器)的第一部分32和第二部分32以及加法器34。为校正滤波器30提供时钟DCLK并基于时钟DCLK来操作，将所述时钟DCLK共同提供给FIFO 21和22并控制FIFO 21和22的读取定时。换句话说，为构成校正滤波器30的延迟元件31以及校正滤波器的第一部分32和第二部分33提供单相时钟DCLK并基于该单相时钟DCLK操作，所述单相时钟DCLK具有与提供至AD转换器11和12的采样时钟ACLK相同的频率。

附图标记40代表多路复用器。多路复用器40基于时钟DDCLK交替地输出从校正滤波器30输出的第一和第二校正信号，所述时钟DDCLK与时钟DCLK同步并且频率为时钟DCLK的频率的两倍(2fs)。

第一和第二常规技术将彼此不同步的各AD转换器的数字信号提供至对应的校正滤波器。此外，各校正滤波器在与对应的AD转换器相同的定时处操作，如第一常规技术的图5以及第二常规技术的图4中所示。结果，定时设计困难。

另一方面，在根据本发明的第一示例性实施例的AD转换电路中，通过使用FIFO 21和22来使从第一和第二AD转换器11和12输出的第一和第二数字信号同步，然后将其输入至校正滤波器30。因此，能够为校正滤波器30提供单相时钟并基于该单相时钟来操作。结果，定时设计容易。具体来说，能够将延迟元件31以及校正滤波器的第一部分32和第二部分33设计成与时钟信号的相同沿，例如上升沿，同步地操作。

在根据本发明的各种示例性AD转换电路中，FIFO将通过AD转换器生成的数字信号序列从控制AD转换器的采样定时的模拟时钟ACLK转换成控制校正滤波器的操作定时的数字时钟DCLK。结果，能够抑制由数字电路生成的噪声对模拟时钟ACLK的特性的影响。

注意，第一和第二常规技术也可以采用通过使用FIFO的时钟变换。然而，这些常规技术采用这样的滤波器，所述滤波器在与对应的AD转换器或者后一级电路(即滤波器的输出所提供到的后一级电路)相同的定时处操作。为了照原样使用这些结构，必须将来自AD转换器的数字信号提供至滤波器，同时照原样保持它们之间的定时差，这些定时差源于各转换器的采样定时中的差异。因此，与根据本发明的示例性AD转换电路不同的是，即使在第一和第二常规技术中采用通过FIFO的时钟变换，也不能向校正滤波器提供同步化的数字信号。

当由两个交织的AD转换器使用的采样时钟的频率为fs＝1/Ts时，如果输入至AD转换器的模拟信号的带宽高达fs/2，则每个均具有图1中所示的特性的两个校正滤波器能够校正定时误差。即使要被采样的模拟信号具有如图2所示的延伸超出fs/2频率的带宽，当各AD转换器在无定时误差的情况下操作时，这两个交织的AD转换器也能够输出具有与如图2中所示的相同的谱的数字信号。

然而，当AD转换器的采样定时有误差时，在图3中由影线示出的频率范围内产生了混叠(aliasing)。当具有图3中所示的谱的数字信号由具有图1的特性的校正滤波器处理时，保留了图5中由影线示出的谱分量。可以在AD转换器之前插入模拟低通滤波器，以移除不需要的谱分量。然而，难以实现具有陡峭的截止特性的滤波器。因此，在实践中，必须使输入模拟信号的带宽窄于fs/2，以避免混叠。

本发明的各种示例性实施例利用具有图4和表达式(1)中所示的特性或者脉冲响应的校正滤波器。结果，即使处理通过利用具有定时误差的时间交织AD转换器对具有如图2中所示的延伸至fs的带宽的模拟信号进行采样所生成的数字信号，也能够移除混叠分量。在《IEEEJournal of Solid-State Circuits》(Shafiq M.Jamal，Vol.37，No.12，2006)(非专利文献1，通过引用以其整体并入于此)中描述了使用具有图4中所示的特性的滤波器的校正。

校正滤波器的第一部分32具有图4中所示偶数编号序号的脉冲响应，并且校正滤波器的第二部分33具有图4中所示的奇数编号序号的脉冲响应。即，滤波器的脉冲响应被分为两组，并且滤波器具有多相结构。结果，能够利用具有与提供到AD转换器11和12的时钟ACLK的频率相同频率的时钟信号DCLK来操作滤波器或者用作构成滤波器的延迟元件的触发器。

此外，由于通过使用FIFO 21和22来使从AD转换器11和12输出的数字信号序列的定时同步，所以能够利用单相时钟DCLK操作校正滤波器的第一部分32和第二部分33。因此，定时设计变得容易。

如上所述，校正滤波器的第一部分32和第二部分33具有图4中所示的特性或者脉冲响应。当定时误差Δt＝0时，图4中所示的脉冲响应只在序号为n＝3处才具有可观的增益。因此，校正滤波器的第二部分33将FIFO 22的输出延迟了对应于序号n＝3的时段。FIFO 21的输出也被延迟元件31延迟了相同时段。注意，图4中所示的特性是滤波器抽头数N_T＝7的情形的示例。当滤波器的抽头数变化时，具有可观的增益的序号n也变化。

当定时误差Δt≠0时，校正滤波器的第一部分32和第二部分33的脉冲响应在除n＝3以外的序号处也具有可观的增益。例如，当Δt＝0.5Ts′(＝0.25Ts)时，校正滤波器具有图4中由虚线示出的特性。结果，校正滤波器的第一部分32生成输出。校正滤波器的第一部分32的该输出与通过延迟元件31延迟的FIFO 21的输出相加，并且被输入至多路复用器40中，作为第一校正数字信号序列。此外，FIFO 22的输出经过校正滤波器的第二部分33，并且被输入至多路复用器40，作为第二校正数字信号序列。

校正滤波器的第一部分32和第二部分33可以是具有图7中所示的构造的法罗(Farrow)型滤波器。法罗型滤波器包括多个FIR型子滤波器302，其每一个均利用从固定系数生成器301提供的固定系数。法罗型滤波器具有下述组成：

(1)多个子滤波器302并联至法罗型滤波器的输入端子；

(2)使用乘法器303将第一个子滤波器的输出乘以定时误差的归一化值，并且使用加法器304将乘法器303的输出与第二个子滤波器的输出相加以生成第二级的输出305；以及

(3)相继将前一级的输出乘以定时误差的归一化值并且与下一个子滤波器302的输出相加以生成后一级的输出，直至生成最后一级的输出作为法罗型滤波器的输出。

结果，能够在不改变每个子滤波器的系数的情况下根据定时误差Δt来改变滤波器特性。因此，可以解决滤波器的电路尺寸随定时误差Δt的变化数的增加而增加的问题。此外，也不必提供复杂的运算电路来生成系数。

图8示出示例性子滤波器302的构造。附图标记3021代表乘法器，附图标记3022代表加法器，并且附图标记3023代表延迟元件或触发器。图8中所示的示例性子滤波器302具有作为延迟元件的触发器，其与时钟信号的上升沿同步地操作。能够利用与时钟信号的相同沿同步地操作的触发器来构造子滤波器，这些子滤波器构成校正滤波器的第一部分32和第二部分33以及延迟元件31。从而，校正滤波器30与时钟DCLK的相同沿同步地操作。

即使在交织多于两个(即，4个、8个以及更多个)AD转换器时，也可以采用使用FIFO和多相校正滤波器的数字信号序列的同步方式。从而，能够使定时设计变得容易。

根据本发明的各种示例性AD转换电路可以包括与图6中所示的部件集成在同一芯片上的定时误差测量电路60。校正滤波器的第一部分32和第二部分33的脉冲响应根据由定时误差测量电路测量的定时误差Δt而变化。

在最简单的情况下，可以如下地测量误差：

(1)将标准模拟信号(例如，具有已知频率和幅值的正弦波信号)共同输入至AD转换器11和12；并且

(2)将从校正滤波器30输出的第一和第二校正数字信号与预期的信号进行比较，以及可以测量定时误差或者不能由校正滤波器利用当前的参数校正的残留定时误差。替代地，将第一和第二校正数字信号组合，以及可以通过对组合后的信号的谱分析来测量残留定时误差。

误差测量电路输出以预定的单位时间归一化的误差图案或者定时误差Δt的Ner值中的一个。定时误差测量电路输出的定时误差Δt的值被用作法罗型滤波器的乘法器303中的乘法系数，从而执行所需的校正。

另一方面，在图8中所示的每个子滤波器302中，抽头的系数或者乘法器3021的增益α0-α4被固定。尽管如此，但每个子滤波器302中的抽头的固定系数被适当设定为能够通过仅改变定时误差Δt的值或者法罗型滤波器的乘法器303的系数来实现对应于Ner误差图案的响应特性。

如下地解释法罗型滤波器的子滤波器302的固定系数的计算方法。图7中所示的法罗型滤波器的脉冲响应由表达式(2)给出。这里，αk代表第k个子滤波器的固定系数，并且N_SUB代表子滤波器的总数。

$h_F\left[n\right]=\underset{k=0}{\overset{N_{\mathrm{SUB}}-1}{\mathrm{\&Sigma;}}}{\mathrm{\&Delta;t}}^k{\mathrm{\&alpha;}}_k\left[n\right]---\left(2\right)$

因为校正每个定时误差的理想校正滤波器的脉冲响应由表达式(1)来表达，所以能够用表达式(1)的右侧取代表达式(2)的左侧。从而，提供等式(3)，其表示定时误差e(＝Δt)的矩阵与固定系数α的矩阵的积等于理想脉冲响应h的矩阵。能够通过在该等式两边的左侧同时乘以定时误差e的逆矩阵来计算固定系数α的矩阵。

$\stackrel{\&RightArrow;}{h}=\stackrel{\&RightArrow;}{e}\&times;\stackrel{\&RightArrow;}{\mathrm{\&alpha;}}---\left(3\right)$

当定时误差e的值的总数为Ner时，脉冲响应h的矩阵具有Ner行×N_T列的大小，定时误差e的矩阵具有Ner行×N_SUB列的大小，且固定系数α的矩阵具有N_SUB行×N_T列的大小。在表达式(4)、(5)和(6)中示出这些矩阵的每个元素。

在硬件实现时，能够使用定时误差的归一化值，以避免乘法中舍入误差(rounding error)的影响。具体来说，可以利用图7中所示的法罗型滤波器中使用的数字乘法器303的系数的最小单位值来归一化定时误差的值。

这里，下标i、j和1的范围分别为i＝1～N_er，j＝1～N_T，l＝1～N_SUB。换句话说，Δt_i代表第i个误差的归一化值，α_j[1-1]]代表第1个子滤波器(图7中的子滤波器SUB(1-1))中第j个抽头的固定系数。

$h_{i,j}=\sin c\left\{\frac{\mathrm{\&pi;}}{2}(j-1-\frac{N_T-1}{2}-\frac{{\mathrm{\&Delta;t}}_i}{T_s^{\&prime;}})\right\}\cos \left\{\frac{\mathrm{\&pi;}}{2}(j-1-\frac{N_T-1}{2}+\frac{{\mathrm{\&Delta;t}}_i}{T_s^{\&prime;}})\right\}---\left(4\right)$

$e_{i,l}={\mathrm{\&Delta;t}}_i^{l-1}---\left(5\right)$

α_l，j＝α_j[l-1]

                    (6)

等式(3)为图9中所示的矩阵等式。左侧代表适于校正定时误差Δt的i＝第1至第Ner个值的N_T抽头FIR滤波器的脉冲响应。右侧代表具有N_SUB个N_T抽头FIR型子滤波器的法罗型滤波器的脉冲响应，，该脉冲响应是由作为乘法器303的系数提供的定时误差Δt的值和子滤波器的固定系数所确定的。

等式(3)的矩阵计算法可以计算构成图7中所示的法罗型滤波器的每个子滤波器302的N_T个固定系数，每个子滤波器302均为FIR型子滤波器，其包括N_T个乘法器3021和N_T-1个具有图8中所示的延迟时段Ts/2的延迟元件，用于生成适于通过使用法罗型滤波器校正定时误差Δt的每个值的脉冲响应。

构成校正滤波器的第一部分和第二部分中的每一个的子滤波器302的固定系数实际上是通过将经由上述计算得到的固定系数α分成偶数编号的固定系数(用于第一部分32)和奇数编号的固定系数(用于第二部分33)来确定的。将固定系数α分成偶数编号的固定系数和奇数编号的固定系数，并且使延迟元件3023的延迟时间倍增至Ts，使得能够利用具有周期Ts的时钟信号操作校正滤波器的第一和第二部分。

图6中所示的示例性AD转换电路具有使AD转换器12的输出经过校正滤波器30的构造，其被设计为校正使用AD转换器11的操作定时作为基准所测量的AD转换器12的操作定时中的误差。也能够设定与AD转换器11和12的操作定时分开的基准定时，并且使AD转换器11和12的输出经过对应的校正滤波器，所述对应的校正滤波器被设计为校正AD转换器11和12的操作定时相对于基准定时的误差。

在此情况下，例如，除了被设计为校正AD转换器12的操作定时中的误差的校正滤波器(第一校正滤波器)的第一部分32和第二部分33以外，还可以提供被设计为校正AD转换器11的操作定时中的误差的不同的校正滤波器(第二校正滤波器)的第一和第二部分。可以将经过第一校正滤波器的第一部分32的AD转换器12的输出与经过第二校正滤波器的第二部分的AD转换器11的输出相加，以生成第一校正信号。此外，可以将经过第一校正滤波器的第二部分33的AD转换器12的输出与经过第二校正滤波器的第一部分的AD转换器11的输出相加，以生成第二校正信号。

<第二实施例>

图10示出根据本发明的第二示例性AD转换电路。在第一示例性AD转换电路中，通过校正滤波器的第一部分32和第二部分33来校正由于第一AD转换器11和第二AD转换器12的操作定时中的误差所导致的误差，以生成第一和第二校正数字信号序列。并且，多路复用器40通过以AD转换器11和12的时钟ACLK的循环周期的二分之一的偏移量(其对应于图4的水平轴的一个刻度)使它们偏移来重新布置第一和第二校正数字信号序列，并且输出重新布置的序列。

另一方面，在第二示例性实施例中，由抽取滤波器块50接收从校正滤波器30输出的第一和第二校正信号。抽取滤波器块50为低通滤波器，其具有由表达式(7)表达且在图11中示出的脉冲响应。

抽取滤波器块50利用共同提供至校正滤波器30的时钟DCLK操作。抽取滤波器块50包括第一抽取滤波器51和第二抽取滤波器52以及加法器53。这里，抽取滤波器也具有多相结构。即，通过具有各部分32和33的多相校正滤波器30校正的AD转换器11和12的输出分别由具有第一抽取滤波器51和第二抽取滤波器52的多相抽取滤波器块50处理。

具体来说，具有图11中所示的脉冲响应的7抽头下采样1/2抽取滤波器被分成具有奇数编号序号的脉冲响应的第一抽取滤波器51和具有偶数编号序号的脉冲响应的第二抽取滤波器52，如图12中所示。附图标记501代表乘法器，附图标记502代表加法器，且附图标记503代表延迟元件或者触发器。因为图11中所示的脉冲响应在奇数编号序号处以及序号0处具有非零增益，所以第一抽取滤波器51具有FIR型滤波器的构造，且第二抽取滤波器52具有延迟电路的构造。

因为抽取滤波器块50也具有多相结构，所以能够利用具有与提供至AD转换器11和12的采样时钟ACLK相同的频率的时钟DCLK操作抽取滤波器51和52。此外，因为通过FIFO 21和22使AD转换器11和12的定时同步，所以抽取滤波器51和52能够利用单相时钟DCLK操作。

即，校正滤波器的两个部分32和33以及抽取滤波器51和52都能够利用具有与AD转换器11和12的采样时钟ACLK相同的频率的单相时钟DCLK操作。结果，定时设计容易。

具体来说，图12中所示的多相抽取滤波器51和52采用与时钟信号的上升沿同步地操作的触发器作为延迟元件。因此，与图8中所示的由子滤波器302构成的校正滤波器30类似地，抽取滤波器块50能够与时钟DCLK的相同沿同步地操作。

当交织多于两个(例如，4个、8个以及更多个)AD转换器时，也可以采用通过使用FIFO和多相校正滤波器的AD转换器的输出信号的同步方式。从而，定时设计变得容易。

在上述第一和第二示例性实施例中，采用了非专利文献1中提出的具有图4中所示的脉冲响应的校正滤波器。从而，能够通过时间交织AD转换电路处理的模拟信号的带宽被拓宽。然而，当例如所需带宽较窄时，能够与第一和第二常规技术类似地采用具有图1中所示的脉冲响应的校正滤波器。

即使在采用具有图1中所示的脉冲响应的校正滤波器的情况下，也可以采用通过使用FIFO和多相校正滤波器并且可选地使用多相抽取滤波器的AD转换器的输出信号的同步方式。从而，能够利用具有与AD转换器的采样时钟相同的频率的单相时钟操作校正滤波器且可选地操作抽取滤波器。并且，定时设计变得容易。

此外，可以用法罗型滤波器构成校正滤波器，其中每个法罗型滤波器均包括具有固定参数的多个子滤波器。从而，无需用以存储滤波器参数的大(容量)存储器或复杂的参数生成电路就可以根据定时误差的量作出校正。

最后，解释本发明的下列表达式(8)(在非专利文献1中示出为表达式(2))和表达式(1)的对应关系。

$h\left[n\right]=-\frac{\sin \left(\mathrm{\&pi;}\frac{\mathrm{\&Delta;t}}{T_S}\right)}{\mathrm{\&pi;}(n-\frac{\mathrm{\&Delta;t}}{T_S})}---\left(8\right)$

表达式(8)中的Ts对应于本发明中的Ts′。而且，在表达式(1)中，序号n＝0被分给中心抽头。当非负序号被分给滤波器中包括的有限范围内的每个抽头时，表达式(8)变成下列表达式(9)。

$h\left[n\right]=-\frac{\sin \left(\mathrm{\&pi;}\frac{\mathrm{\&Delta;t}}{T_S}\right)}{\mathrm{\&pi;}(n-\frac{N_T-1}{2}-\frac{\mathrm{\&Delta;t}}{T_S})}---\left(9\right)$

相反地，本发明的表达式(1)将非负整数序号分给每个抽头。当序号n＝0被分给中心抽头时，表达式(8)变成下列表达式(10)。

$h\left[n\right]=\sin c\left\{\frac{\mathrm{\&pi;}}{2}(n-\frac{\mathrm{\&Delta;t}}{T_S})\cos \right\{\frac{\mathrm{\&pi;}}{2}(n+\frac{\mathrm{\&Delta;t}}{T_S})\}---\left(10\right)$

表达式(10)可以如下演变成与表达式(8)相同的表达式(11)。

$h\left[n\right]=\sin c\left\{\frac{\mathrm{\&pi;}}{2}(n-\frac{\mathrm{\&Delta;t}}{T_S})\cos \right\{\frac{\mathrm{\&pi;}}{2}(n+\frac{\mathrm{\&Delta;t}}{T_S})\}$

$=\frac{2}{\mathrm{\&pi;}(n-\frac{\mathrm{\&Delta;t}}{T_S})}\sin \left\{\frac{\mathrm{\&pi;}}{2}(n-\frac{\mathrm{\&Delta;t}}{T_S})\right\}\cos \left\{\frac{\mathrm{\&pi;}}{2}(n+\frac{\mathrm{\&Delta;t}}{T_S})\right\}$

$=\frac{2}{\mathrm{\&pi;}(n-\frac{\mathrm{\&Delta;t}}{T_S})}\frac{1}{2}\left[\sin \right\{\frac{\mathrm{\&pi;}}{2}(n-\frac{\mathrm{\&Delta;t}}{T_S}+n+\frac{\mathrm{\&Delta;t}}{T_S})\}+\sin \{\frac{\mathrm{\&pi;}}{2}(n-\frac{\mathrm{\&Delta;t}}{T_S}-n-\frac{\mathrm{\&Delta;t}}{T_S})\left\}\right]$

$=\frac{2}{\mathrm{\&pi;}(n-\frac{\mathrm{\&Delta;t}}{T_S})}\frac{1}{2}\{\sin \left(\mathrm{n\&pi;}\right)-\sin \left(\mathrm{\&pi;}\frac{\mathrm{\&Delta;t}}{T_S}\right)\}$

$=-\frac{\sin \left(\mathrm{\&pi;}\frac{\mathrm{\&Delta;t}}{T_S}\right)}{\mathrm{\&pi;}(n-\frac{\mathrm{\&Delta;t}}{T_S})}---\left(11\right)$

Claims (5)

1.时间交织模拟-数字(AD)转换电路，包括：

第一和第二AD转换器，所述第一和第二AD转换器通过在彼此互不相同的第一和第二定时处将模拟输入信号转换成带有第一频率的第一和第二数字信号来生成第一和第二数字信号序列；

FIFO，所述FIFO接收所述第一和第二数字信号序列、并且在与第一和第二同步数字信号序列相同的定时处输出所述第一和第二数字信号序列；和

校正滤波器，所述校正滤波器校正由所述第二定时与基准定时的误差引起的所述第二数字信号序列中的各误差，所述校正滤波器包括第一和第二部分，为所述第一和第二部分提供具有所述第一频率的公共时钟信号、并且所述第一和第二部分与所述公共时钟信号同步地操作，所述校正滤波器的所述第一和第二部分中的每一个均包括多个延迟元件，所述多个延迟元件中的每一个均具有与所述公共时钟信号的循环周期相等的延迟时间；

其中，所述校正滤波器生成：

第一校正数字信号序列，其中所述校正滤波器通过使所述第二同步数字信号序列经过所述校正滤波器的所述第一部分、并且将所述第一同步数字信号序列与经过所述校正滤波器的所述第一部分后的所述第二同步数字信号序列相加来生成所述第一校正数字信号序列；以及

第二校正数字信号序列，其中所述校正滤波器通过使所述第二同步数字信号序列经过所述校正滤波器的所述第二部分来生成所述第二校正数字信号序列。

2.根据权利要求1所述的时间交织AD转换电路，进一步包括：

抽取滤波器，所述抽取滤波器包括第一部分和第二部分，为所述第一部分和所述第二部分提供所述公共时钟信号、并且所述第一部分和所述第二部分与所述公共时钟信号同步地操作，所述抽取滤波器的所述第一部分和所述第二部分中的每一个均包括第二延迟元件，所述第二延迟元件具有与所述公共时钟信号的循环周期相等的第二延迟时间，

其中，所述抽取滤波器通过下列处理生成输出数字信号序列：

使所述第一校正数字信号序列经过所述抽取滤波器的所述第一部分，并且使所述第二校正数字信号序列经过所述抽取滤波器的所述第二部分；以及

将经过所述抽取滤波器的所述第一部分后的所述第一校正数字信号序列与经过所述抽取滤波器的所述第二部分后的所述第二校正数字信号序列相加。

3.根据权利要求1或2所述的时间交织AD转换电路，其中：

所述校正滤波器的所述第一和第二部分中的每一个均为法罗型滤波器，其包括：

带有固定系数的N_SUB(N_SUB≥2)个有限脉冲响应(FIR)型子滤波器，所述子滤波器中的每一个均接收所述第二同步数字信号序列且包括对应的多个所述延迟元件；

第一乘法器，所述第一乘法器将所述子滤波器中的第一个子滤波的输出乘以所述第二定时中的误差的归一化值；

第二至第(N_SUB-1)个乘法器，所述第二至第(N_SUB-1)个乘法器中的每一个均将所述子滤波器中的对应的一个子滤波器的输出与所述各乘法器中的前一个乘法器的输出之和乘以所述误差的归一化值；以及

输出端子，所述输出端子输出所述第(N_SUB-1)个乘法器的输出与第N_SUB个所述子滤波器的输出之和，作为所述法罗型滤波器的输出。

4.根据权利要求3所述的时间交织AD转换电路，进一步包括：

误差测量电路，所述误差测量电路测量所述第二定时中的误差、并且生成所述误差的所述归一化值。

5.根据权利要求3或4所述的时间交织AD转换电路，其中，通过下列步骤来确定所述校正滤波器的所述第一和第二部分的所述各FIR型子滤波器的所述各固定系数：

(1)在假设对于所述第二定时中的误差的所述归一化值中的第一至第Ner(Ner≥2)个值中的每一个而言，下列各项彼此一致的情况下，计算假想法罗型滤波器的所述各子滤波器中的每一个的系数，所述各项包括：

(a)适于校正所述误差的归一化值的Ner个N_T抽头(N_T≥2)FIR型滤波器中的每一个的脉冲响应；

(b)假想法罗型滤波器的脉冲响应，所述假想法罗型滤波器包括：

N_SUB个N_T抽头FIR型子滤波器；

第一乘法器，所述第一乘法器将所述各子滤波器中的第一个子滤波器的输出乘以所述误差的归一化值；

第二至第(N_SUB-1)个乘法器，所述第二至第(N_SUB-1)个乘法器中的每一个均将所述乘法器中前一个乘法器的输出与所述各子滤波器中的对应的一个子滤波器的输出之和乘以所述误差的归一化值；以及

输出端子，所述输出端子输出所述第(N_SUB-1)个乘法器的输出与所述各子滤波器中的第N_SUB个子滤波器的输出之和，作为所述法罗型滤波器的输出；以及

(2)将所述假想法罗型滤波器中的所述各子滤波器中的每一个子滤波器的经计算的系数中的偶数编号的经计算的系数和奇数编号的经计算的系数分开，分别作为所述各校正滤波器的所述第一和第二部分中的所述各子滤波器中的每一个的所述各固定系数。

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