CN103324597A - 在高速串行数字接口的通道之间平衡歪斜失真的方案 - Google Patents

Abstract

一种支持并串联通路上的通信的装置，可以包括模拟电路域、数字电路域、模拟域和数字域之间的缓存器和对准电路。缓存器可以根据写入时钟从数字域接收数据以及根据读取时钟发送接收数据到模拟域。当读取时钟和写入时钟对准时，对准电路可以产生控制信号以发起从缓存器的读取。在一个实施例中，该装置可以是模数转换器（ADC）集成电路（IC）芯片，缓存器可以是FIFO。

Description

在高速串行数字接口的通道之间平衡歪斜失真的方案

相关申请的交叉引用

本公开受益于美国专利申请61/614,647的优先权，题为“Schemefor Balancing Skew Between Lanes of High-Speed Serial DigitalInterface”，提交于2012年3月23日，其公开全文引用于此。

背景技术

JEDEC已经发布了数模转换器（DAC）或者模数转换器（ADC）和使用串行数据通道的逻辑装置之间的互连的一系列工业标准。一些工业标准（例如JESD204B串行接口规范）支持多个并联的数据通路（例如，ADC和逻辑装置之间4个通路），但是需要串行通路之间的歪斜失真被保持在指定容差之内。

在ADC或者DAC集成电路（IC）芯片中，对于大多数数字块来说，由于数字处理的特性，延迟时间是一致的。然而，先进先出（FIFO）缓存器通常被使用在数字块的数据通路的末端，以用于从数字钟域传送比特流到高频模拟串行时钟域。由于编码方案的高频特性和串行链接的高速特性，FIFO设计是复杂的。例如，JESD204B串行接口使用“8b10b”编码方案，其将8位值转换为10位码，这利用了某些冗余的控制码。在此编码方案下，适当地建立编码帧的成帧器电路在每个写入时钟周期产生多个10位码。在缓存器的另一侧，可以设计如下串行化器，其可以处理不是二（2）的幂的输入/输出比。然而，这比2的幂的版本更加复杂并且更加难以达到需要的速度。因此，串行化比特流的高速模拟电路通常以2的幂为基础操作。例如，双通道16位ADC的模拟电路每个读取读取时钟周期从FIFO读取32位，同时数字域每个写入时钟周期写入40位。因此，FIFO的读和写时钟处于不同频率并且没有定义的相位关系。到FIFO的写和读时钟的该异步特性导致FIFO具有不一致的延迟时间。在最坏的情况下，这可能导致高达一个时钟周期的延迟时间变动。这将超过规范中允许的歪斜失真。

因此，发明人认为在现有技术中对于ADC或者DAC芯片需要具有确保通过并联FIFO的延迟时间的低变动的对准系统。

附图说明

图1示出了根据本发明实施例的系统的简化方框图。

图2详细示出了根据本发明实施例的示例性ADC IC芯片。

图3示出了根据本发明实施例的对准电路的框图。

图4示出了如图3所示的对准系统中工作的示例性时钟信号。

图5示出了根据本发明实施例的对准时钟信号的方法。

图6示出了说明图5方法的操作的示例性时钟图。

图7示出了根据本发明实施例的同步读取时钟和写入时钟的方法。

具体实施方式

本发明的实施例提供了一种支持在并串行通路上的通信的装置。该装置可以包含模拟电路域、数字电路域、模拟域和数字域之间的缓存器和对准电路。缓存器可以根据写入时钟从数字域接收数据以及根据读取时钟发送接收数据到模拟域。当读取时钟和写入时钟对准时，对准电路可以产生控制信号以发起从缓存器的读取。在一个实施例中，该装置可以是模数转换器（ADC）集成电路（IC）芯片，缓存器可以是FIFO。

图1示出了根据本发明实施例的系统100的简化方框图。系统100可以包括数字电路域102、模拟电路域110、数字域102和模拟域110之间的一对缓存器104.1和104.2和一对对准电路块108.1和108.2。模拟域110可以包含一对串行化器106.1和106.2。系统100可以被制造在同一个集成电路上。

数字电路域102可以包括处理数字化数据的数字电路（未示出）。处理的数字数据流可以被发送给缓存器104.1和104.2。模拟域110可以包括串行化器106.1和106.2，其从缓存器104.1和104.2读出数据并且在串行通路中发出数据位。对准电路块108.1和108.2可以为缓存器104.1和104.2产生控制信号以使用本地产生的读取和写入时钟（未示出）发起从这些缓存器104.1和104.2的数据的读取和写入。在一个实施例中，对准电路108.1、108.2可以产生本地读取和写入时钟，其频率相差适度的比（M/N，其中M和N是整数）并且其操作彼此同步。

在一个实施例中，数字域102可以在并联的多个通道中处理数字化的数据。每一缓存器104.1和104.2可以从一个或多个通道分别接收数据位。因此，每一串行化器106.1和106.2可以为一个或多个数字数据通道发送数据。在一个或多个实施例中，串行化器106.1和106.2可以是双数据速率（DDR）串行化器。也就是说，串行位速率可以是提供到串行化器的时钟速率的两倍。举例来说，图1示出了具有两个串行化器的系统100，但是其他实施例可以具有多于两个的串行化器以在更多的串行通路（例如，对于四个通路的四个串行化器）中发送数据。

在一个或多个实施例中，对准块108.1和108.2可以由提供系统时钟SYS CLK的公共锁相环（PLL）（未示出）触发。因此，对准块108.1和108.2可以为缓存器104.1和104.2产生一致的复位信号。通过以一致的方式复位缓存器104.1和104.2，通过缓存器104.1和104.2的延迟时间变动可以较小（例如，0.2个写入时钟周期）。由于所有FIFO具有几乎相同的延迟时间，因此对于所有通路的总延迟将较小（例如，在彼此的0.2个写入时钟周期以内）。

进一步，在其他实施例中，可以使用与每一IC芯片上的缓存器相关联的对准块控制两个或更多IC上的通路之间的对准。由于所有数字块具有恒定的延迟时间并且所有IC上的数字域和模拟域之间的缓存器将具有极低的延迟时间变动，因此总体变动延迟时间再一次被控制在较小的量（例如，0.2个写入时钟周期）。

图2详细示出了根据本发明实施例的示例性ADC IC芯片200。ADC IC芯片200可以包含一对ADC202.1和202.2、一对ADC处理块210.1和210.2和成帧器212。ADC202.1和202.2、ADC处理块210.1和210.2和成帧器212可以代表图1中的数字电路域的部件。ADC202.1和202.2可以执行各个输入信号（未示出）的模拟-数字（A/D）转换以及可以传送数字数据到相应的ADC处理块210.1和210.2。ADC处理块210.1和210.2可以执行对数字化数据的操作，诸如修整。随后，数据流可以被发送给成帧器212，其可以根据编码方案对数字化的数据进行编码。

ADC IC芯片200可以进一步包括缓存器204和串行化器206。缓存器204可以存储从成帧器212收到的编码数据位并且将它们转发到串行化器206。缓存器204可以具有多个入口（未示出），其分别由写指针和读指针索引。缓存器204可以具有以恒定的数据速率向其写入和从其读取的数据。然而，对于缓存器204的写入操作可以使用第一位宽度的数据字以写入时钟确定的速度进行。从缓存器204的读取操作可以使用第二位宽度的数据字以读取时钟（RD CLK）确定的速度进行，读取时钟具有与写入时钟不同的频率。在一个实例中，对缓存器204的写入操作可以在每个写入时钟发生40位，而从缓存器204的读取操作可以在每个读取时钟发生32位。读取时钟可以以比写入时钟更高的频率操作；读取时钟频率可以是写入时钟频率的5/4倍（1.25x）。

缓存器写入操作和读取操作可以分别通过写指针和读指针（未示出）管理。写指针可以标识下一个缓存器入口以向其写入数据，一旦数据被写入到缓存器入口，写指针可以递增以指向下一个缓存器入口。类似地，读缓存器可以标识下一个缓存器入口以从其读取数据，一旦数据从缓存器入口被读取，读指针可以递增以指向下一个缓存器入口。写指针和读指针可以分别通过确立缓存器204的WRITE_RESET输入和READ_RESET输入来复位。

串行化器206可以在一个串行通路上为两个通道（分别来自ADC202.1和202.2）发送数据位。

ADC IC芯片200还可以包含分频器214、帧分频器216、对准块208、PLL218和时钟分频器220。分频器214可以具有分别耦合到装置时钟和SYSREF CLK时钟信号的两个输入。分频器214可以产生用于ADC202.1和202.2、ADC处理块210.1和210.2、帧分频器216和PLL218的内部ADC时钟。分频器214可以产生SYSREF_ALIGNED信号到帧分频器216和成帧器212，其可以表明SYSREF信号何时与ADC时钟对准。在一个实施例中，SYSREF CLK信号可以充当分频器214的定时基准，SYSREF_ALIGNED可以充当帧分频器216和成帧器212的定时基准。在一个或多个实施例中，SYSREF CLK可用于在两个或更多IC之间对准成帧器212和成帧器分频器216。

PLL218可以产生串行时钟（SER CLK）以驱动串行化器206。串行时钟可以在时钟分频器220处被向下分频以产生用于缓存器204的读取时钟。分频因子可以取决于串行化器的类型和在一个读取时钟中将从缓存器204读取的位数。例如，如果在一个读取时钟中从缓存器204读取32位并且串行化器206是DDR串行化器（例如，串行化器在每个串行时钟传送两个位），则分频因子可以是16。在一个或多个实施例中，时钟分频器220可以由除法器电路形成。例如，对于分频因子为16，时钟分频器220可以包括两个或更多除法级（例如，除以2和8的两级，除以4和4的两级，除以2、2和4的三级及其他组合）。

帧分频器216可以从ADC时钟和SYSREF_ALIGNED信号产生到成帧器212和缓存器204的时钟信号。在一个实施例中，成帧器212可以使用8b10b编码方案，其将从ADC202.1、202.2输出的8位值转换为10位码。每个10位码可以被称为“八位字节（octet）”，并且因此可以代表8位的数据。帧分频器时钟WR CLK的速度可以基于位于公共通路上的通道数目以及成帧器212将在每个时钟周期处理的八位字节的数目。例如，成帧器212可能能够在每次采样产生4个八位字节和16位（所以是2个八位字节）。在该实例中，当处理每个通路一个通道时成帧器212可以以ADC时钟速率的一半运行，以及当将两个通道配置在1个通路上时以ADC时钟速率运行。帧分频器时钟也可以输入到缓存器204作为写入时钟。如果4个通道被置于同一个通路上并且成帧器212在每次采样处理4个八位字节，则成帧器时钟可以是ADC时钟的速度的两倍。在后者的例子中，帧分频器216将包括时钟倍频器或者PLL。

成帧器212每个帧时钟可以处理4个八位字节，因此其每个时钟周期可以处理2个16位采样。成帧器212产生的八位字节的数目可以由成帧器分频器216中设置的可配置参数控制。如果仅仅存在一个通道，则成帧器时钟可以被提供作为除法器（除以2），这是由于成帧器时钟周期将等于2个采样。然而，如果存在到一个通路的双通道，如图2所示，则成帧器同时从每个ADC得到一个采样，因此其时钟可以运行为ADC时钟的两倍（所以分频器不是必要的）。因此，帧分频器设置为1可以意味着每个ADC采样周期的4个八位字节，帧分频器设置为2可以意味着每个ADC采样周期的2个八位字节。由于存在两个产生用于成帧器212的数字数据位的ADC（ADC202.1和202.2），因此图2所示的实施例可以将可配置的参数设置为1。

如上所述，成帧器212可以以第一速率（例如，N＊10位/clk1，N是等于或者大于1的整数，clk1是写入时钟）输入数据到缓存器204，串行化器206可以以不同的速率（例如，2^k位/clk2，k是等于或者大于1的整数，clk2是读取时钟）排出数据。因此，缓存器204可以以不同于写入频率的读取频率操作（WR CLK≠RD CLK）。在一个实施例中，ADC202.1和202.2中的每一个在一个ADC时钟可以为相应的通道产生16位数据，成帧器212可以在一个成帧器时钟中为两个通道产生40位。缓存器204可以具有40位输入和32位输出。也就是说，可以在写入时钟的每个周期由缓存器204接收四十（40）位的数据，可以在读取时钟的每个周期读出三十二（32）位的数据。因此，读/写频率比可以是5/4，这意味着读取时钟频率可以是写入时钟频率的5/4倍快。

读取和写入时钟具有不同的频率，在一个时钟的边沿和另一个时钟的最接近边沿之间的时间差异可以周期性地变化。对于具有40位输入和32位输出的缓存器204，该周期的时间段可以等于4个写入时钟周期（5个读取时钟周期）。如果读取和写入时钟周期相等，但是相位是异步的，则读取和写入时钟之间的时间差异的最坏情况将等于它们的公共时钟的一个时钟周期。也就是说，在最坏情况中，读取操作可能落后写入操作公共时钟的一个时钟周期。但是当读取和写入时钟频率具有合理的比时，则两个最接近的读取和写入边沿之间的相对相位关系周期性地改变，并且因此，即使在最坏情况中，读取时钟和最接近的写入时钟之间的相位差可以仅仅是读取时钟周期或者写入时钟周期的一小部分。例如，对于读/写时钟频率比为5/4，在最坏情况中，最接近的读取和写入边沿可以为相距0.25个读取时钟或者0.2个写入时钟。

在一个实施例中，对准块208可以执行对准操作，以在读取和写入时钟同步时（例如，在它们的最接近边沿处）采样读取和写入时钟并且产生两个同步的复位信号（例如，读取和写入）。可以通过来自PLL218的触发信号控制对准块208从而开始对准操作。一旦PLL218稳定（例如，在芯片的启动期间），其可以产生触发信号。用这样的方式，当串行时钟以及由此读取时钟可以稳定时，可以产生触发信号。

在一个实施例中，为了保证在发生读取之前将数据写入到缓存器204，缓存器204可以在最初2个读取时钟之后开始产生数据。

图3示出了根据本发明实施例的对准电路300的框图。对准电路300可以包括时钟分频器302、亚稳态保护块304、状态机306以及一对延迟块308、310。对准电路300可以确立（assert）一对输出，READ_RESET312以及WRITE_RESET314，以同步地表明何时读取时钟和写入时钟的边沿对准。

时钟分频器302可以接收写入时钟并且可以产生输出时钟信号316，输出时钟信号316的频率比写入时钟的频率慢X倍（除以X）。向下分频时钟（CLK_DIV）316可以被输入到亚稳态保护块304。亚稳态保护电路304的输出可以被输入到第一延迟单元308，第一延迟单元308的输出318可以被输入到状态机306。第二延迟块310可以耦合到时钟分频器302的输出以延迟时钟分频器302产生的写复位信号314。

如上所述，当读取和写入时钟频率具有合理的比时，两个最接近的读取和写入边沿之间的相对相位关系可以周期性地变化。在一个实施例中，为了找到最接近于写入时钟320的上升沿的读取时钟边沿，可以在时钟分频器302处产生写入时钟的向下分频版本316。该分频时钟316可以由亚稳态保护块304保护，由延迟块308延迟，然后由读取时钟322在状态机306处被采样。

在一个实施例中，亚稳态保护块304可以包括一对触发器304.1，304.2并且可以导致延迟。沿着亚稳态保护块304和第一延迟块308的总延迟可以等于读取和写入时钟之间移动相位的一个周期。例如，如果读/写频率比是5/4，则该总延迟可以被设置等于4个写入时钟（5个读取时钟）。因此，由于该总延迟不引入任何相位失配（等于立刻采样），因此可以忽视沿着亚稳态保护块304和第一延迟块308的总延迟。换言之，CLK_DIV信号316与延迟CLK_DIV信号318相对于读取时钟320和写入时钟322具有相同的时序关系，因此它们用作公共时钟信号。

在一个或多个实施例中，对准系统300可以执行对准操作，其可以具有粗对准阶段和后续的精对准阶段。粗对准阶段和精对准阶段也可以称为粗对准模式和精对准模式。对准操作可以由触发信号324触发，其可以用作状态机306的复位。在一个实施例中，复位不必与读取或者写入时钟同步。例如，复位可以来自PLL、来自SPI触发（因此与SPI时钟同步）或者来自基于ADC时钟（其是由PLL自己复位的）的延迟计数器。也就是说，复位可以具有亚稳态保护。

在对准操作期间，延迟的向下分频时钟信号318可以在状态机306处被采样。一旦已经找到对准的读取和写入时钟边沿，可以为写入和读取时钟产生同步复位信号（例如，写入和读取复位）312，314，其标记对准的时钟边沿。在一个实施例中，可以直接由状态机306产生读取复位312。对于写复位314，状态机306可以传送写复位通知信号326到时钟分频器302。写复位通知信号326可以被定时为向下分频时钟316/318的下降沿上变化。可以在向下分频时钟316/318的下一个正边沿上产生写复位324。该写复位信号324可以在第二延迟块310处被延迟，以确保从对准系统300输出的写复位信号314与读取复位信号312同步。

图4示出了如图3所示的对准系统中工作的示例性时钟信号。图4（a）-（c）分别示出了读取时钟、写入时钟和分频时钟间的关系。在说明的例子中，假定读/写频率比是5/4，时钟分频器可以操作为除以3（X=3）。因此，在读取时钟的每15（3＊4＊5=15）周期中，读取时钟、写入时钟和分频时钟可以变得边沿对准一次。

在图4的例子，向下分频时钟不必具有50-50占空比。相反，向下分频时钟可以具有不对称的占空比，其中时钟具有对于一个写入时钟周期的标记（逻辑“1”）和对于两个写入时钟周期的间隔（逻辑“0”）。可以通过串联的2个触发器在读取时钟处采样向下分频时钟以提供亚稳态保护（例如，在图3的亚稳态保护块304处）。其他实施例可以采用具有50/50标记间隔比的向下分频时钟的应用。

图4（d）-（g）示出了读取时钟边沿和向下分频时钟边沿之间的关系。如图4（d）所示，在读取时钟的周期“0”，读取时钟的上升沿与向下分频时钟的上升沿对准。如图4（e）所示的，向下分频时钟的下一个上升沿可以在读取时钟的周期“4”之前一点出现。其后，向下分频时钟的另一上升沿可以在读取时钟的周期“8”之前半个周期处出现。向下分频时钟的第四个上升沿可以出现在读取时钟的周期“12”之前。向下分频时钟的第五个上升沿可以与第15个读取时钟周期对准，随后是周期0，其也被标记为周期“0”。

图4的写入时钟和读取时钟之间的相位关系可以如以下表格1所示。可以以写入时钟的周期给出最接近的写入时钟的相位移动。

表格1

例如，在读取时钟1处，最接近的写入时钟上升沿是未来（在时间上稍后）的0.2个写入时钟周期，而对于读取时钟9，最接近的上升沿是过去（在时间上稍早）0.2个写入时钟周期。该图案每15个时钟周期重复一次。

如表格1所示，对于每个读取时钟周期，写入时钟的最接近的正边沿移动了0.2个写入时钟（0.25个读取时钟）。同样，边沿之间的相位关系每5个读取时钟周期重复一次。

读取时钟和除以3的时钟之间的相位关系可以如以下表格2所示，再一次，按写入时钟周期计算。

表格2

如表格2所示，除以3时钟和读取时钟之间的对准可以每15个读取时钟周期重复一次。具体的，1个读取时钟的延迟可以移动0.8个写入时钟周期的相位差，4个读取时钟周期的延迟可以移动0.2个写入时钟周期的相位差。因此，为了对准读取和写入时钟，可以以一个读取时钟周期的步长进行粗对准，以及可以利用4个读取时钟周期的步长进行精对准阶段。

图4示出了通过除以X（其中X=3）产生的向下分频时钟。在实施中，可以选择X的其他值，只要向下分频时钟在至少一个读取时钟周期是高的以及在至少一个时钟周期是低的。

图5示出了根据本发明实施例的对准时钟信号的方法500。图6示出了说明图5的方法500的操作的示例性时钟图。图5所示的实施例可以是对于读/写频率比5/4由对准电路300执行并且使用除以3时钟（例如对于时钟分频器302来说N=3）的对准操作。

在块502处，可以执行粗对准。如上所述，当PLL稳定时，可以在PLL处产生触发信号。在粗对准阶段期间，可以在每个读取时钟处（例如在每个读取时钟的正边沿）在状态机306处采样除以3时钟，直到检测到下降沿（1→0）。也就是说，可以以1个读取时钟周期（或者0.8个写入时钟周期）的步长执行粗对准，直到可以检测到除以3时钟的负边沿。检测到逻辑低可以意味着在最近的读取时钟周期期间已经出现了下降沿。

一旦完成了粗对准阶段，读取时钟边沿可以位于除以3时钟的下降沿之后至多一个读取时钟周期处。除以3时钟的上升沿可以出现在下降沿之后的两个写入时钟周期处，其等于2＊（5/4）个读取时钟周期。因此，除以3时钟的下一个正边沿保证在未来的至少10/4-1=1.5个读取周期处。因此，在块504处，在一个实施例中，状态机在转到精对准阶段之前可以等待1个读取时钟周期。

在等待之后，在块506处，可以执行精对准阶段。在精对准阶段期间，状态机306可以在每个第四个读取时钟测试除以3时钟。除以3时钟的时钟周期可以等于15/4读取时钟周期。4个读取时钟周期的步进可以等于一个读取时钟周期的四分之一加一个除以3时钟周期的步进（0.25个读取时钟周期+1个除以3时钟周期）。因此，每四个读取时钟周期之后，除以3时钟的相位可以移动一个读取时钟周期的四分之一，是0.2个写入时钟周期。可以继续精对准阶段直到状态机检测到测试除以3时钟的值为1。

由于除以3时钟的相位在精对准阶段的每个测试之间移动一个读取时钟周期的四分之一，因此当检测到值为1时，除以3时钟的正边沿可能已经出现在读取时钟周期四分之一内。

一旦状态机306在精对准阶段期间检测到值为1，则状态机306可以传送写复位通知信号到时钟分频器302。该信号可以被定时以在除以3时钟的下降沿上确立，并且可以在除以3时钟的正边沿上观察到。通过改变写复位通知信号接近下降沿并且在接近上升沿时观察它，可以安全地读取该信号。在传送写复位通知信号时，可以完成对准处理，因此状态机306知道哪个读取时钟边沿可能接近除以3时钟的下降沿。

在确立写复位通知信号之后，可以为两个时钟域产生复位信号。在一个实施例中，可以在除以3时钟的下一个正边沿（与写入时钟同步）上通过写入时钟分频电路确立写复位，可以在匹配的读取时钟边沿（与读取时钟同步）上由状态机确立读取复位。在一个或多个实施例中，可以在除以3时钟的下一个下降沿上取消写复位通知信号。

在一个实施例中，可以在五个读取时钟周期以后产生对于读取时钟的复位。这是相位关系重复的周期，所以从2个边沿对准时起等待5个周期给出了对准的相位关系。

两个读取时钟周期以后，写复位通知信号可以被发送给时钟分频器302。由于除以3时钟的上升沿之后的2个读取时钟周期可以粗略地与除以3时钟的下降沿对准，因此这可以将写复位通知信号与除以3时钟的下降沿对准。

如上所述，写复位通知信号可以在除以3时钟的负边沿上转变。当时钟分频器302检测到该信号时，其可以在除以3时钟的下一个正边沿上产生写复位。如图3所示，在发送之前写复位信号可以被（例如，延迟块310）延迟。

图7示出了根据本发明实施例的同步读取时钟和写入时钟的方法700。该方法可以在读取时钟是写入时钟的M/N倍快的频率处操作的系统中找到应用。该方法700可以始于在每个读取时钟周期上读取分频时钟，直到分频时钟转变为高(框710-720)。当时钟转变为高时，方法700可以等待一个读取时钟周期(框730)，然后可以读取分频时钟(框740)。方法700可以确定分频时钟是否转变为高(框750)。如果不，该方法可以等待预定数目的读取时钟(框760)并且可以回到框740进行另一次重复。如果是的话，方法700可以复位写入时钟(框770)。读取时钟和写入时钟将被对准。

如上所示，在框760，当在框750中寻找时钟转变时，方法700等待预定数目的读取时钟。读取时钟周期的数目可以基于写入时钟与读取时钟的比(M/N)和用于产生向下分频时钟X的分频因子X的实施而变化。读取时钟的延迟D可以在读取时钟和写入时钟之间引入相移，由[(D＊N)mod(M＊X)]/N给出。当M=5，N=4和X=3时，有:

D=1:[(1*4)mod15]/4=4/4=1

D=2:[(2*4)mod15]/4=8/4=3

D:3:[(3*4)mod15]/4=13/4=3

D=4:[(4*4)mod15]/4=1/4=0.25

D=5:[(5*4)mod15]/4=5/4=1.25

由于给出了相位移动的精密控制，因此可以选择四个时钟周期的延迟。在其他实施方式中，当使用M，N和X和其他相移图案的其他值时，等待长度可以不同。

这里公开的系统和方法简单地实现和提供了对于到缓存器的读取和写入时钟的对准的高分辨率。

如上所示，通过管理到输出缓存器的读取和写入时钟之间的对准的对准电路，可以控制ADC芯片的通路之间的歪斜失真。通过利用读取和写入时钟之间的合理的频率关系，可以实现细分采样的分辨度。当读取和写入时钟的比为5/4，可以实现0.2个写入时钟周期的高分辨率。对准电路可以选择测量之间等待的读取时钟周期的数目，以给出细和粗阶段操作的最佳相移。在其他实施例中，可以利用读取和写入时钟的正负边沿来提高分辨度为两倍。相移表格(表格1和2)可以扩展到包括正负边沿采样。

此处具体地说明和/或者描述了本发明的若干实施例。然而，将理解，在背离本发明的精神和范围的情况下，所附的权利要求书的范围内和上述讲授覆盖了本发明的修改和变动。

Claims (18)

1.一种对频率相差因子M/N的一对时钟信号进行对准的方法，其中M和N是整数，包括：

利用预定因子对第一时钟信号进行分频以产生向下分频时钟，

在第二时钟的每个周期上，确定是否已经出现所述向下分频时钟的转变，

当检测到所述向下分频时钟的转变时，在第二时钟的预定转变处读取所述向下分频时钟，

确定是否已经在所述预定转变处出现所述向下分频时钟的另一转变，以及

如果不，则重复所述读取和确定步骤直到检测到所述向下分频时钟的转变，

其中，当在第一时钟的预定转变处检测到所述向下分频时钟的转变时，确定第一和第二时钟信号被对准。

2.如权利要求1的方法，其中所述第一时钟信号是到缓冲存储器的写入信号，所述第二时钟信号是来自缓冲存储器的读取信号。

3.如权利要求1的方法，其中所述第一和第二时钟都是根据提供到集成电路的公共时钟源在所述集成电路内得出的。

4.如权利要求1的方法，进一步包括：在与执行所述方法的第一实例的集成电路分开的集成电路中执行所述方法的第二实例，其中两个集成电路的所述第一和第二时钟都源自于公共时钟源。

5.如权利要求1的方法，其中所述预定转变基于出现在所述读取时钟和所述向下分频时钟之间的相移图案的数目。

6.如权利要求1的方法，其中所述向下分频时钟在至少一个读取时钟周期是高的并且在至少一个读取时钟周期是低的。

7.一种集成电路，包括：

数字电路域，具有用于产生数字数据的电路，

缓存电路，具有用于所述数字数据的写入输入、读取输出、定义到所述缓存电路的写入操作时序的写入时钟输入和定义来自所述缓存电路的读取操作时序的读取时钟输入，

输出电路，具有耦合到所述读取输出的输入，以及

时钟系统，产生到所述缓存器的读取时钟和写入时钟，其频率相差因子M/N，其中M和N是整数，所述时钟系统包括对准系统，所述对准系统基于来源于所述写入时钟的向下分频时钟来检测所述写入时钟和读取时钟的边沿之间的对准。

8.如权利要求7的集成电路，其中当所述写入时钟与所述读取时钟边沿对准时，所述对准电路复位指向所述缓存器的写指针。

9.如权利要求7的集成电路，其中当所述写入时钟与所述读取时钟边沿对准时，所述对准电路复位指向所述缓存器的读指针。

10.如权利要求7的集成电路，其中所述数字电路域包括模数转换器。

11.如权利要求7的集成电路，其中所述时钟系统包括分频器，所述分频器具有耦合到外部提供的时钟的输入，以及帧分频器，具有耦合到所述分频器的输出的输入。

12.如权利要求11的集成电路，其中所述时钟系统进一步包括PLL，所述PLL具有耦合到所述分频器的输出的输入。

13.如权利要求7的集成电路，其中所述输出电路包括串行化器。

14.如权利要求7的集成电路，所述向下分频时钟在至少一个读取时钟周期是高的并且在至少一个读取时钟周期是低的。

15.一种ADC系统，包括：

多个ADC，用于响应于ADC时钟数字化相应的输入信号，

成帧器电路，具有耦合到所述ADC的输出的输入，

缓冲存储器，具有

写入端口，耦合到所述成帧器电路的输出，

写入时钟输入，用于具有频率M的写入时钟，

读取端口，耦合到输出电路，以及

读取时钟输入，用于具有频率N的读取时钟；以及

对准电路，具有用于所述写入时钟和所述读取时钟的输入，以检测所述写入时钟和读取时钟的边沿之间的对准，并且当所述边沿对准时复位指向所述缓存器的读取和写入指针。

16.如权利要求15的系统，其中所述时钟系统包括时钟分频器和帧分频器，所述时钟分频器的输入耦合到所述写入时钟，所述帧分频器的输入耦合到所述分频器的输出。

17.如权利要求15的系统，其中所述时钟系统包括：

时钟分频器，具有分频因子X，

一对级联的触发器，第一触发器耦合到所述时钟分频器，

第一延迟单元，耦合到第二触发器，

状态机，比较所述第一延迟单元的输出和所述读取时钟，以及

第二延迟单元，具有耦合到所述时钟分频器的输出的输入。

18.如权利要求15的系统，进一步包括串行化器，所述串行化器具有耦合到所述读取端口的输入。

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