CN106815155A - 经由不同的时钟来访问数据 - Google Patents

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Abstract

示例涉及一种用于经由第二时钟访问由第一时钟驱动的第一域的数据的方法，其包括以下中的至少一个：在当第一时钟处于第一逻辑状态时的时间期间经由第二时钟访问第一域的数据。指示从第二逻辑状态到第一逻辑的转变的边沿被用于经由第一时钟访问数据，或者在与第二时钟的边沿同步的第一时钟的边沿处经由第二时钟访问第一域的数据。

Description

经由不同的时钟来访问数据
技术领域
本发明的实施例尤其涉及经由不同的处理单元对数据的有效访问，其中处理单元中的每个可以由非同步的时钟驱动。
发明内容
本发明的实施例经由使用第二时钟的第二域全部访问使用第一时钟的第一域的数据。第二时钟可以尤其以与第一时钟相比较更高的频率来操作。
第一实施例涉及一种用于经由第二时钟访问由第一时钟驱动的第一域的数据的方法。对数据的访问以在第一时钟与第二时钟之间的定义的相位关系来发生。
第二实施例涉及一种访问数据的设备。第一域包括第一时钟和用于存储数据的至少一个存储器，并且第二域包括第二时钟和第二处理单元。第一时钟和第二时钟被设定为用于访问数据的定义的相位关系。
第三实施例涉及一种用于经由第二时钟访问由第一时钟驱动的第一域的数据的设备。第一域包括第一时钟和用于存储数据的至少一个存储器，并且第二域包括第二时钟和第二处理单元。还提供了用于将第一时钟和第二时钟设定为用于访问数据的定义的相位关系的单元。
第四实施例涉及一种可直接加载到数字处理设备的存储器中的计算机程序产品。计算机程序产品包括用于执行本文中描述的方法的步骤的软件代码部分。
附图说明
参考附图示出并说明了实施例。附图用于图示基本原理，使得仅仅图示了用于理解基本原理必要的方面。附图不是按比例绘制的。在附图中，相同的附图标记表示类似的特征。
图1示出了包括提供总计例如100kHz的时钟信号的待用振荡器和提供总计例如66MHz的时钟信号的主振荡器的示意性框图，其中第一域的数据能由待用振荡器和主振荡器访问；以及
图2示出了用于经由两个振荡器对第一域的数据的有效访问的备选实施例的示意图。
具体实施方式
在许多控制系统中，在当控制系统的活动较低时的时间期间，存在保存能量的需要。因此，系统体系结构被拆分成两个域。第二域被用于以正常模式操作控制系统，在正常模式中所需要的功能、模块和计算性能以高时钟频率操作；这还被称为“快域”或“核心域”。第一域(还被称为“慢域”或“待用域”)可以提供功能的精简的集合并且可以因此以与第二域的频率相比较低的频率来进行时钟控制。
第一(“慢”)域可以包含以该第一域的较低频率操作的功能单元(例如，计时器、通信接口、等等)。然而，这些功能单元可以致力于当第二(“快”)域例如出于省电原因而被关闭时继续操作。功能单元要求来自第二域的处理单元的配置和控制数据并且可以将状态信息递送到该处理单元。
另外，如果第二域被配置为被关闭(例如，掉电)，则第一域可以包括用于存储必须“存活”第二域的掉电时间段的信息的存储器。
来自以第二域的时钟操作的处理单元的数据访问(读或写)可以因此必须被移交到位于第一域中的以第一域的时钟的较慢速度操作的功能单元或存储器。
在许多体系结构中，快域可以进入省电状态，其中其根本不进行时钟控制或甚至其中其功率供应被减少或关闭。另一方面，慢(低功率)域(待用域)可以在快域(核心域)处于这种省电状态时可操作(供应和时钟控制)。因此，待用域可以具有独立于(快)核心域的时钟发生器的时钟发生器。
在许多应用中，待用域的时钟发生器可以以从例如32kHz到200kHz的范围的频率操作，然而核心域时钟可以在例如高于20MHz的MHz范围中操作。
在正常操作期间，即当两个域运行时，可以存在用于由位于核心域内的处理设备(例如，中央处理单元CPU)访问待用域的寄存器或信号的需要。在各自操作的每个域内，提供对涉及不同的(异步)时钟域的寄存器或信号的访问可能要求同步。这种同步可以由同步器单元来实现，同步器单元可以包括利用接收域的时钟信号来进行时钟控制的串联的两个D触发器。
在将来自核心域的值写入到待用域的寄存器或将来自核心的信号移交到待用域的情况下，同步时间，即直到在接收域中可见经同步的信号的时间，可以相当长(基于待用域的较低的时钟速率)。该时间定义接收域的反应时间并且还定义了对其的访问速率。换言之，核心域不能够使用其完全速度来访问较慢的待用域并且必须等待直到较慢的域已经消化了先前的访问。另外，取决于在各域之间传递的信号量，同步器单元的大小及其电流消耗可以变得显著。
在核心域随时间被关闭以减少功率消耗的情况下，待用域的对来自核心域的写操作的反应时间可以变成限制因素，因为慢域要求快域保持活动显著不必要长的时间，其增大总体功率消耗。
根据示例性解决方案，在慢域与快域之间的数据路径中的许多同步器单元可以通过避免从可以与慢域的时钟边沿冲突的快域对慢域中的信息的任何访问来省略。换言之，快域可以在快域不与由慢域使用的时钟边沿产生干扰的情况下访问慢域的信息。
因此，对信息的访问(来自快域的读/写或在各域之间的数据信号交换)可以仅仅在其可能与慢域的时钟边沿冲突时有危险。
现在在同步域的背景下描述示例性实施例。
根据示例性实施例，慢域不是与快域异步地来进行时钟控制(clocked)的。因此，慢域是以与快域的时钟信号同步的但是以不同时钟频率运行的时钟信号来进行时钟控制的。
如果慢域是利用与快域的时钟信号同步的时钟信号来进行时钟控制的，则不需要同步器单元，因为不可能发生冲突。
“原始”慢时钟信号可以因此不被用于实际上对时钟域进行时钟控制，但是其可以指示何时将对时钟域进行时钟控制。因此，慢时钟信号可以与快时钟进行同步并且快时钟的一个时钟周期可以被分配给慢时钟域。这可以通过剪掉快时钟的一个时钟脉冲并使用这个作为针对慢时钟域的时钟脉冲来发生。这可以导致两个时钟域被同步，但是以不同的时钟频率运行。
在慢时钟域必须在特定模式中由原始慢时钟信号时钟控制的情况下，例如在快时钟域被关闭的情况下，时钟多路复用器可以被用于在慢域的“原始”异步时钟与从快域“剪掉”的同步时钟之间进行选择。时钟多路复用器可以取决于快域的操作模式来配置。
图1示出了包括待用振荡器101和主振荡器102的示意性框图,待用振荡器101提供总计例如100kHz的时钟信号以及主振荡器102提供总计例如66MHz的时钟信号。提供功率模式控制单元103以取决于设备的模式(例如，待用模式、完全功率模式、等等)来控制待用振荡器101和/或主振荡器102。
待用振荡器101提供在其输出端处的时钟信号CLK_1，并且主振荡器102提供在其输出端处的时钟信号CLK_2。
提供同步器单元104，其可以包括串联布置的两个D触发器。同步器单元104具有输入端口D和输出端口Q以及时钟端口CLK_sc。时钟信号CLK_1被传达到输入端口D，时钟信号CLK_2被传达到时钟端口CLK_sc。
多路复用器106具有两个输入端IN0和IN1、输出端OUT和配置输入端CFG。配置输入端CFG可以被连接到控制单元(例如，功率模式控制单元103或不同的控制单元)。控制单元通过将信号“0”应用到配置输入端CFG来将输入端IN0连接到输出端OUT。控制单元通过将信号“1”应用到配置输入端CFG来将输入端IN1连接到输出端OUT。同步器单元104的输出端口Q被连接到输入端IN1，时钟信号CLK_1被连接到输入端IN0。
在多路复用器106的输出端OUT处，提供以下信号：
如果配置输入端CFG为0，则待用域与核心域是异步的，并且核心域可以被关闭。
如果配置输入端CFG为1，则待用域与核心域是同步的，待用振荡器的时钟频率被用于访问数据。
在该示例中，待用域被配置为运行慢时钟频率。
因此，通过选择多路复用器106的输入端IN1，同步器单元104的输出端Q被用于访问待用域107，其中待用振荡器输出端与主振荡器时钟同步。另外，主振荡器102的时钟信号CLK_2还可以用于访问待用域(以及核心域108)，因为主振荡器102的时钟经由同步器单元104与待用振荡器101时钟同步。
如果主振荡器被关闭，则多路复用器106的输入端IN0可以被选择以经由待用振荡器101访问待用域107。
现在在异步域的背景下描述另一示例性实施例。
根据另一示例，快域可以在慢域不能够“看见”快域的时钟脉冲时访问异步时钟控制的慢域的信息。在这种情况下，不存在数据损坏的风险。
如果例如慢时钟域易受其时钟的上升沿影响，则快域可以在慢域的时钟处于高电平(逻辑“1”)时访问慢时钟域中的数据。仅仅当慢时钟域的时钟处于低电平(逻辑“0”)时，上升沿可以在“最近的将来(near future)”出现并且可以因此与快时钟域的脉冲产生干扰。
图2示出了待用振荡器101和主振荡器102的示意性框图。待用振荡器101包括提供总计例如100kHz的时钟信号以及主振荡器102提供总计例如66MHz的时钟信号。提供功率模式控制单元103以取决于设备的模式(例如，待用模式、完全功率模式、等等)来控制待用振荡器101和/或主振荡器102。此外，示出了时钟门201、同步器单元202、上升沿检测器203、逻辑元件204、寄存器205和多路复用器206。
待用振荡器101提供在其输出端处的时钟信号CLK_1，并且主振荡器102提供在其输出端处的时钟信号CLK_2。
时钟门201具有时钟输入端口IN，时钟信号CLK_2被连接到时钟输入端口IN。此外，时钟门201具有使能端口EN和输出端口OUT。在其输入端IN处的时钟脉冲仅仅在使能端口EN被设置为“1”时被转发到输出端OUT；在使能端口EN被设置为“0”时，时钟门201的输出端OUT停留在空闲电平处，例如“0”。
待用振荡器101和主振荡器102被连接到同步器单元202。
同步器单元202可以包括串联布置的两个D触发器。同步器单元202具有输入端口D和输出端口Q以及时钟端口CLK_sc。时钟信号CLK_1被传达到输入端口D，时钟信号CLK_2被传达到时钟端口CLK_sc。同步器单元202的输出端Q被馈送到上升沿检测器203，并且上升沿检测器的输出端被连接到时钟门201的使能端口EN。
时钟门201在其由上升沿检测器203馈送的使能端口EN为“1”时将时钟脉冲CLK_2从主振荡器102传递到多路复用器206。这可以在由上升沿检测器203在待用振荡器101的信号中检测到上升沿的情况下发生。
多路复用器206具有两个输入端IN0和IN1、输出端OUT_m和配置输入端CFG。配置输入端CFG可以被连接到控制单元(例如，功率模式控制单元103或不同的控制单元)。控制单元通过将信号“0”应用到配置输入端CFG来将输入端IN0连接到输出端OUT。控制单元通过将信号“1”应用到配置输入端CFG来将输入端IN1连接到输出端OUT。输入端IN0被连接到时钟信号CLK_1，并且输入端IN1被连接到时钟门201的输出端OUT。
在多路复用器206的输出端OUT_m处提供时钟脉冲207以用于访问待用域的数据。在输出端OUT_m处，提供以下信号：
如果配置输入端CFG为0，则时钟脉冲207对应于待用振荡器101的时钟信号CLK_1。
如果配置输入端CFG为1，则时钟脉冲207对应于当待用振荡器101的时钟信号CLK_1已经指示上升沿时剪掉主振荡器102的时钟信号CLK_2的一个时钟脉冲。经由上升沿检测器203(其与核心域同步地操作)和同步器单元使这种上升沿的信息对时钟门201的使能输入端EN可用。与图1的同步器单元104的输出端Q相似，经同步的待用时钟信号将关于待用时钟的相位的信息递送到核心域。
主振荡器102可以将其信号提供到逻辑204，其经由寄存器205能够设置多路复用器206以使用待用振荡器信号或来自时钟门201的在其输出端处的信号。
提出的解决方案具有的优点在于要求减小的芯片面积，还得到减少的功率量。另外，由快域对慢域的访问速率被显著增大，因为快域不再需要等待直到慢域已经“看见”该信息。
对于两个实施例A和B，慢域的“原始”时钟信号与快域同步并且可以在那里被使用。根据实施例A，该信号的上升沿可以得到由快域递送到慢域的时钟脉冲。在实施例B中，软件可以读取慢域的该时钟信号的状态并且可以在发出读命令或写命令之前等待逻辑“1”电平。
作为一种选择，软件可以不接受在经同步的信号的读与可以比经同步的信号的逻辑“0”电平相位持续更长时间(减去某种裕量)的读/写访问之间的较高的优先级中断。
一种选择在于，与经同步的信号的逻辑电平中的变化有关的信息被转发到核心域。在那里，对待用域的数据的访问可以根据经同步的信号的逻辑电平来安排。
另一选择在于，对待用域的数据的访问基于以逻辑电平的改变开始的时间窗口来安排。在这种情景下，设置计时窗口，该计时窗口在慢时钟信号的逻辑状态的下一相关改变之前结束。
尤其地，本文中提供的解决方案的优点在于仅仅时钟信号可以例如通过将一个时钟信号利用另一时钟信号来替换来同步，另一时钟信号可以基于异步时钟信号来生成。因此，代替将许多数据线路进行同步(其导致高电流消耗、要求额外的空间并导致延迟)，将时钟信号进行同步是更有效的方法。
本文中建议的示例可以尤其是基于以下解决方案中的至少一个的。尤其地，可以利用以下特征的组合以便达到期望的结果。方法的特征可以与设备、装置或系统的任何(一个或多个)特征进行组合，或者反之亦然。
提供了一种经由第二时钟访问由第一时钟驱动的第一域的数据的方法，其中对数据的访问以在第一时钟与第二时钟之间的定义的相位关系来发生。
定义的相位关系尤其在慢时钟的边沿之后或者在慢时钟示出稳定的或定义的逻辑状态或电平时。
每个时钟可以包括两个逻辑电平，即第一逻辑电平和第二逻辑电平，其中在各逻辑电平之间的转变可以在给定时间或以给定速率发生。在各逻辑电平之间的转变可以是上升沿或下降沿。
访问数据可以包括：读访问、写访问、对值的生成、对寄存器的访问、对计时器的访问、等等。
提出的解决方案具有的优点在于经由第二(快)时钟实现对第一域的数据的无冲突访问。
提供的解决方案尤其使得能够进行经由(以与第一时钟的频率相比较高的频率操作的)第二时钟对存储在(通常由第一时钟以较低频率操作的)第一域中的数据的有效访问。
不要求笨重的且消耗能量的同步。相反，对数据的访问可以(例如，经由利用以第二、高频率操作的第二时钟的处理器)以第一时钟和第二时钟不产生干扰的方式来实现。这可以通过将可以用于第一时钟(慢时钟)的计时器操作的第二时钟(快时钟)的边沿进行同步来实现。
要指出，“第一时钟”可以被认为是“第一时钟信号”，并且“第二时钟”可以被认为是“第二时钟信号”。因此，第一时钟信号和第二时钟信号可以被同步用于访问数据。
要指出，经由时钟“访问数据”可以是指处理单元，例如由(在振荡器提供的频率处得到时钟信号)这种时钟驱动的控制器或处理器，并且数据访问可以由处理单元基于时钟来提供。时钟越快，处理单元的总体操作越快，并且反之亦然。处理单元可以利用时钟(信号)的边沿(例如，上升沿和/或下降沿)以执行对数据的访问。对数据的访问可以包括以下中的至少一个：对数据进行写、擦除、复制、读、验证。
术语“域”可以是指设备、设备的部分、电路的布置，其可以尤其包括被布置为以与该域相关联的时钟的频率操作的处理单元。域还可以包括至少一个存储器(例如，存储器设备、寄存器、外部硬件、内部硬件、等等)，其包括各自的域的处理单元可访问的数据。本文中呈现的方法允许经由不同的域访问这种数据，不同的域为包括数据的第一域和第二域，第二域可以具有利用具有第二频率的第二时钟的第二处理单元。
在一个实施例中，第一时钟可以是与第二时钟异步的。
在一个实施例中，第一时钟具有比第二时钟更低的频率。
要注意，第二时钟的频率可以显著高于第一时钟的频率。例如，第一时钟的频率可以在千赫兹的数量级上，例如大约100kHz，并且第二时钟的频率可以在若干兆赫兹的数量级上，例如50MHz或更多。
在一个实施例中，第一时钟具有第一周期时间，并且第二时钟信号具有第二周期时间，第一周期时间包括第一逻辑电平的第一时间间隔和第二逻辑电平的第二时间间隔，第一时间间隔大于第二周期时间，并且第二时间间隔大于第二时钟的周期时间。
第一时间间隔可以是接通部分，并且第二时间间隔可以是断开部分，或者第一时间间隔可以是断开部分，并且第二时间间隔可以是接通部分。
在一个实施例中，第二时钟确定对第二域的数据的访问或对第一域的数据的快速访问。
在一个实施例中，第一时钟在第二时钟至少被临时停用时被启用。
被启用的时钟意味着时钟示出根据从第一逻辑电平到第二逻辑电平的定义的时序的边沿，并且反之亦然。被禁用的时钟意味着时钟信号停留在定义的电平处。在低功率模式中，第二时钟可以至少出于省电原因而被临时禁用。
在一个实施例中，第一域包括由第一时钟驱动的至少一个处理单元和至少一个处理单元能访问的至少一个存储器。
存储器可以包括任何种类的存储器，例如存储器芯片、寄存器、硬盘、等等。
在一个实施例中，第二域包括由第二时钟驱动的至少一个处理单元，其被布置为访问第一域的存储器。
在一个实施例中，第一域的数据被存储在至少一个存储器内。
在一个实施例中，第一时钟被用于在第二时钟被关闭的情况下访问第一域的数据。
在一个实施例中，基于第一时钟来确定第二时钟的周期，其中第二时钟的周期被用于访问第一域的数据。
周期可以是第二时钟的任何部分，例如上升沿、下降沿、脉冲，其可以用作用于访问第一域的数据的基础。慢的第一时钟可以因此提供一窗口(例如，在第一时钟信号的上升沿直到第一时钟信号的后续下降沿)，在该窗口期间，例如第二时钟的上升沿可以被选择以访问第一域的数据。因此，第二时钟的该上升沿(其出现在第一时钟的接通相位期间的某个时刻处)被用于访问第一域的数据。第一时钟的边沿可以因此与第二时钟的边沿是异步的；然而，对第一域的数据的访问被实现为与第二时钟同步地发生。
要指出，第二时钟的第一上升沿、第二上升沿和第n个上升沿可以在第一时钟的上升沿出现之后被选择。
因此，第一(慢)时钟的每个边沿可以被用于启动对第二时钟的边沿的选择。在第一时钟的边沿之后，窗口启动直到第一时钟的相反的边沿。该窗口可以确定用于选择用于访问第一域的数据的第二时钟的(至少)一个边沿的持续时间。在该持续时间内，在第一时钟的边沿与第二时钟的边沿之间可以不发生冲突，因为第一时钟信号要么在第一电平上要么在第二电平上并且不会在该窗口的持续时间内改变。
因此，第二时钟可以被成功地用于访问(例如，读和/或写)第一域的数据。第二时钟不必等待第一时钟的对应边沿，其可能关于第二时钟的高频率相当罕见地出现。相反，(在以上定义的持续时间内的)第二时钟的边沿可以被用于访问第一域的数据。
在一个实施例中，第一时钟的边沿或第一时钟的电平被用于选择第二时钟的至少一个边沿。
第一(慢)时钟信号可以因此不被用于实际上对慢域进行时钟控制，但是其可以指示何时对慢域进行时钟控制。因此，慢时钟信号可以基于快时钟来同步，并且快时钟的时钟周期可以被分配给慢时钟域。这可以通过剪掉快时钟的一个时钟脉冲并使用这个作为用于访问慢时钟域的时钟脉冲来发生。这可以导致两个时钟域被同步。
在一个实施例中，边沿可以是上升沿或下降沿。
在一个实施例中，该方法还包括在当第一时钟已经从第二逻辑状态改变为第一逻辑状态时的时间期间经由第二时钟访问第一域的数据。在已经检测到从第二逻辑状态到第一逻辑状态的改变之后的预定时间量之后经由第二时钟访问第一域的数据。
在一个实施例中，第一逻辑状态对应于逻辑“0”，并且第二逻辑状态对应于逻辑“1”，或者第一逻辑状态对应于逻辑“1”，并且第二逻辑状态对应于逻辑“0”，
将第一时钟的边沿与由第二时钟发出的边沿的部分同步避免任何冲突和故障。在这一点上，同步还称为“掩蔽”、“滤波”或“选择”。因此，第一时钟信号可以触发用于选择第二时钟信号的(至少)一个边沿的准则。此外，对数据的访问可以在当能够受制于(基于第一时钟的)数据访问的第一时钟的边沿刚刚经过并且逻辑状态尚未恢复以提供相同类型的另一边沿(例如，另一下降沿或另一上升沿，取决于使用情况情景)时的时间期间使用第二时钟来执行。换言之，如果第一时钟的当前逻辑状态不允许受制于对数据的访问操作的边沿，则第二时钟可以被用于访问第一域的数据而没有冲突的风险。然而，如果第一时钟信号的当前逻辑状态是使有效边沿(例如，使有效数据访问)出现的逻辑状态，则第二时钟可以不被用于访问数据。相反，有效边沿的转变必须在经由第二时钟访问数据之前被等待。
此外，提供了一种访问数据的设备。该设备包括：第一域，其包括第一时钟和用于存储数据的至少一个存储器；以及第二域，其包括第二时钟和第二处理单元。第一时钟和第二时钟被设定为用于访问数据的定义的相位关系。
在一个实施例中，第一时钟以比第二时钟更低的频率操作。
在一个实施例中，第一时钟具有第一周期时间，并且第二时钟信号具有第二周期时间，第一周期时间包括第一逻辑电平的第一时间间隔和第二逻辑电平的第二时间间隔，第一时间间隔大于第二周期时间，并且第二时间间隔大于第二时钟的周期时间。
在一个实施例中，第二处理单元被布置用于基于第一时钟来确定第二时钟的周期，其中第二时钟的周期被用于访问第一域的数据。
在一个实施例中，第二处理单元被布置用于在第一时钟已经从第二逻辑状态改变为第一逻辑状态之后的时间期间经由第二时钟访问第一域的数据。在已经检测到从第二逻辑状态到第一逻辑状态的改变之后的预定时间量之后经由第二时钟访问第一域的数据。
在一个实施例中，第一域还包括至少一个第一处理单元，并且其中第二处理单元是第二域的部分。
在一个实施例中，第一域是待用域，并且第二域是核心域，其中第二时钟以比第一时钟更高的频率操作。
在一个实施例中，第一时钟在第二时钟至少被临时停用时被启用。
另外，提出了一种用于经由第二时钟访问由第一时钟驱动的第一域的数据的设备。该设备包括：第一域，其包括第一时钟和用于存储数据的至少一个存储器；以及第二域，其包括第二时钟和第二处理单元。该设备还包括用于将第一时钟和第二时钟设定为用于访问数据的定义的相位关系的单元。
提供了一种能直接加载到数字处理设备的存储器中的计算机程序产品，包括用于执行如本文中所描述的方法的步骤的软件代码部分。
在一个示例中，本文中描述的功能可以至少部分地被实施在诸如专用硬件组件或处理器的硬件中。更一般地，技术可以采用硬件、处理器、软件或其任何组合来实施。如果被实施在软件中，函数可以被存储在计算机可读介质上或者作为一个或多个指令或代码通过计算机可读介质发送并且由基于硬件的处理单元运行。计算机可读介质可以包括计算机可读存储介质，其对应于诸如数据存储介质的有形介质或包括例如根据通信协议促进计算机程序从一个地方到另一地方的转移的任何介质的通信介质。以这种方式，计算机可读介质一般可以对应于(1)有形计算机可读存储介质，其是非暂态的，或者(2)通信介质，例如信号或载波。数据存储介质可以是可以由一个或多个计算机或一个或多个处理器访问以取回用于实现在本公开内容中描述的技术的指令、代码和/或数据结构的任何可用介质。计算机程序产品可以包括计算机可读介质。
通过示例而非限制的方式，这样的计算机可读存储介质能够包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储装置、磁盘存储装置或其他磁性存储设备、闪存或者能够用于存储形式为指令或数据结构并且能够由计算机访问的期望程序代码的任何其他介质。此外，任何连接被适当地命名为计算机可读介质，即计算机可读传输介质。例如，如果指令使用同轴线缆、光纤线缆、双绞线、数字用户线路(DSL)或诸如红外、无线点和微波的无线技术从网站、服务器或其他远程源被发送，则同轴线缆、光纤线缆、双绞线、DSL或诸如红外、无线点和微波的无线技术被包含在介质的定义中。然而，应当理解，计算机可读存储介质和数据存储介质不包括连接、载波、信号或其他瞬态介质而是相反涉及非瞬态有形存储介质。如本文中所使用的盘和磁盘包括紧凑盘(CD)、激光盘、光盘、数字多用盘(DVD)、软盘以及蓝光盘，其中磁盘通常磁性地再生数据，而磁盘利用激光光学地再生数据。以上的组合还应当被包含在计算机可读介质的范围内。
指令可以由一个或多个处理器运行，一个或多个处理器例如为一个或多个中央处理单元(CPU)、数字信号处理器(DSP)、通用微处理器、专用集成电路(ASIC)、现场可编程逻辑阵列(FPGA)或其他等效集成或分立逻辑电路。因此，如本文中所使用的术语“处理器”可以是指前述结构和适合于实现本文中描述的技术的任何其他结构中的任何。另外，在一些方面中，本文中描述的功能可以被提供在被配置用于编码和解码的专用硬件和/或软件模块内或被并入到组合的编解码器中。此外，技术可以完全地被实现在一个或多个电路或逻辑元件中。
本公开内容的技术可以被实现在包括无线电话、集成电路(IC)或IC的集合(例如，芯片集)的各种各样的设备或装置中。在本公开内容中描述了各种组件、模块或单元来强调被配置为执行所公开的技术的设备的功能方面，但是不必要求由不同的硬件单元实现。相反，如以上所描述的，各种单元可以被组合在单个硬件单元中或由包括如以上所描述的一个或多个处理器的可互操作的硬件单元的汇集结合适当的软件和/或固件来提供。
尽管已经公开了本发明的各种示例性实施例，但是对于本领域技术人员将显而易见的是，能够在不脱离本发明的精神和范围的情况下进行将实现本发明的优点中的一些优点的各种改变和修改。对于本领域明智的技术人员而言将显而易见的是，执行相同功能的其他组件可以被适当地替代。应当提到，参考具体附图解释的特征可以与其他附图的特征进行组合，即使在其中并没有明确地提到这一点的情况中。另外，本发明的方法可以使用适当的处理器指令以全部软件实现方式或者以利用硬件逻辑和软件逻辑的组合来实现相同的结果的混合实现方式来实现。对本发明构思的这样的修改旨在由随附权利要求涵盖。

Claims (25)

1.一种方法，包括：
经由第二时钟访问由第一时钟驱动的第一域的数据；
其中对所述数据的所述访问以在所述第一时钟与所述第二时钟之间的定义的相位关系来发生。
2.根据权利要求1所述的方法，其中所述第一时钟是与所述第二时钟异步的。
3.根据权利要求1所述的方法，其中所述第一时钟具有比所述第二时钟更低的频率。
4.根据权利要求3所述的方法，
其中所述第一时钟具有第一周期时间，并且所述第二时钟具有第二周期时间；
其中所述第一周期时间包括第一逻辑电平的第一时间间隔和第二逻辑电平的第二时间间隔；
其中所述第一时间间隔大于所述第二周期时间；并且
其中所述第二时间间隔大于所述第二时钟的所述第二周期时间。
5.根据权利要求1所述的方法，其中所述第二时钟确定对第二域的数据的访问或对所述第一域的数据的快速访问。
6.根据权利要求1所述的方法，其中所述第一时钟在所述第二时钟被禁用时被启用。
7.根据权利要求1所述的方法，其中所述第一域包括由所述第一时钟驱动的处理单元和所述处理单元能访问的存储器。
8.根据权利要求7所述的方法，其中第二域包括由所述第二时钟驱动的第二处理单元，所述第二处理单元被布置为访问所述第一域的所述存储器。
9.根据权利要求7所述的方法，其中所述第一域的所述数据被存储在所述存储器内。
10.根据权利要求1所述的方法，其中所述第一时钟被用于在所述第二时钟被关闭的情况下访问所述第一域的所述数据。
11.根据权利要求1所述的方法，其中基于所述第一时钟来确定所述第二时钟的周期，其中所述第二时钟的所述周期被用于访问所述第一域的所述数据。
12.根据权利要求11所述的方法，其中所述第一时钟的边沿或所述第一时钟的电平被用于选择所述第二时钟的边沿。
13.根据权利要求12所述的方法，其中所述边沿是上升沿。
14.根据权利要求1所述的方法，还包括：在当所述第一时钟已经从第二逻辑状态改变为第一逻辑状态时的时间期间，经由所述第二时钟访问所述第一域的所述数据，其中所述第一域的所述数据在所述第一时钟已经从所述第二逻辑状态改变为所述第一逻辑状态之后的预定时间量之后经由所述第二时钟来访问。
15.根据权利要求14所述的方法，其中所述第一逻辑状态对应于逻辑“0”，并且所述第二逻辑状态对应于逻辑“1”，或者所述第一逻辑状态对应于逻辑“1”，并且所述第二逻辑状态对应于逻辑“0”。
16.一种能直接加载到数字处理设备的存储器中的计算机程序产品，包括用于执行根据权利要求1所述的方法的步骤的软件代码部分。
17.一种设备，包括：
第一域，包括第一时钟电路和存储器，所述第一时钟电路被配置为生成第一时钟信号，以及所述存储器被配置为存储要被访问的数据；以及
第二域，包括第二时钟电路和第二处理单元，所述第二时钟电路被配置为生成第二时钟信号，所述第二处理单元被耦合到所述存储器；
其中所述第一时钟信号和所述第二时钟信号被设定为用于访问所述数据的定义的相位关系。
18.根据权利要求17所述的设备，其中所述第一时钟信号以比所述第二时钟信号更低的频率操作。
19.根据权利要求18所述的设备，
其中所述第一时钟信号具有第一周期时间，并且所述第二时钟信号具有第二周期时间；
其中所述第一周期时间包括第一逻辑电平的第一时间间隔和第二逻辑电平的第二时间间隔；
其中所述第一时间间隔大于所述第二周期时间；并且
其中所述第二时间间隔大于所述第二时钟信号的所述第二周期时间。
20.根据权利要求17所述的设备，其中所述第二处理单元被配置为基于所述第一时钟信号来确定所述第二时钟信号的周期，其中所述第二时钟信号的所述周期被用于访问所述第一域的所述存储器中的所述数据。
21.根据权利要求17所述的设备，其中所述第二处理单元被配置为：在所述第一时钟信号已经从第二逻辑状态改变为第一逻辑状态之后的时间期间，经由所述第二时钟信号访问所述第一域的所述数据；并且其中
所述第一域的所述数据在所述第一时钟信号已经从所述第二逻辑状态改变为所述第一逻辑状态之后的预定时间量经由所述第二时钟信号来访问。
22.根据权利要求17所述的设备，其中所述第一域还包括第一处理单元。
23.根据权利要求17所述的设备，其中所述第一域是待用域，并且所述第二域是核心域，其中所述第二时钟信号以比所述第一时钟信号更高的频率操作。
24.根据权利要求17所述的设备，其中所述第一时钟信号在所述第二时钟信号被禁用时被启用。
25.一种用于经由第二时钟访问第一域的数据的设备，所述第一域由第一时钟驱动，包括：
第一域，包括第一时钟和用于存储所述数据的存储器；
第二域，包括第二域和第二处理单元；以及
用于将所述第一时钟和所述第二时钟设定为用于访问所述数据的定义的相位关系的单元。
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