CN102957403A - 集成电路装置、同步模块、电子装置及相关方法 - Google Patents

Abstract

本发明提供一种集成电路、同步模块、电子装置及相关方法，集成电路包含至少一功能模块，用于接收一参考时钟信号；门控元件用于对该参考时钟信号进行门控；以及同步模块，包含：触发器元件，用于接收与该参考时钟信号异步的一请求，以及响应该请求设置一使能信号至该至少一功能模块；以及一同步元件，用于接收该使能信号，以及响应该使能信号设置如下：设置该门控元件为非门控该参考时钟信号；以及于该参考时钟信号被非门控之后，同步化该参考时钟信号的初始时钟周期。本发明能够消除可能因异步非门控而引起的任何小突波，降低功耗和噪声。

Description

集成电路装置、同步模块、电子装置及相关方法

技术领域

本发明领域关于一种集成电路(integrated circuit)、同步模块(synchronisationmodule)、电子装置及相关方法。本发明可应用于，但不局限于应用于一种可同步一异步时钟请求的方法及装置中。

背景技术

在数字电子装置的技术领域中，同步电路是一种由时钟信号来同步各个部分的数字电路。对于许多数字应用，例如，移动通信(mobile communications)等领域中的数字应用来说，要求数字电子装置满足小功耗限制的需求。

门控时钟(clock gating)应用于同步电路中，以用来降低动态功率损耗(dynamic power dissipation)的一种常见的技术。通过在电路中增加逻辑来减少时钟树(clock tree)，门控时钟节省了功率。时钟树的减少禁用了部分电路，从而使得储存单元无需进行状态切换。当未被开启时，一储存单元的切换功耗为零，仅会引起泄漏电流(leakage currents)。门控时钟的另一好处在于，电子装置内的噪声同样得到减少。

一数字电子装置通常可以包含多个时钟域(clock domains)，其中，每一时钟域包含一个或多个同步电路，该些同步电路被同步至至少一共同参考时钟信号。不同时钟域之间的同步是数字设计中的普遍需求。然而，当为了维持功率及噪声至最小值而使多个时钟域为非连续时，例如应用门控时钟技术或类似技术时，在不同时钟域间保持同步将变得困难。举例来说，异步“唤醒(waking-up)”一门控时钟域会在初始时钟周期里引起一小突波(runt pulse)。再举例来说，该小突波可能包含一部分脉动，该部分脉动能够在时钟域中触发状态切换，但是不足以在不充足的持续期间允许足够的时间以使信号完全传送通过时钟域逻辑。

在每一时钟域里维持至少一个时钟有效，可以使得在不同时钟域之间的同步操作得以维持，同时还能避免小突波的出现。举例来说，可以在每一时钟域中提供一在下游电路中使用门控时钟技术的参考时钟，以降低功率及噪声。然而，由于需要在每一时钟域均维持一参考时钟信号，这种方法限制了时钟域内的门控时钟的有效性。

在时钟供给(clock supply)模块的来源端实施门控时钟技术，可以使上述门控时钟技术及时钟域的功耗的优点得到最大化。通常来说，上述时钟供给模块的来源端门控需要该时钟源维持连续的逻辑(sequential logic)，以使该时钟供应模块的同步非门控能够响应一异步请求的，从而减缓上述小突波的问题。然而，时钟源(clock source)中的上述连续的逻辑会在灵敏电路中产生不想要的噪声，以及，若在时钟产生器不产生该连续的逻辑则会于时钟供应模块的异步非门控后的第一个周期时产生小突波。

另一移除小突波的方法包括通过一控制模块的输出时钟取样一请求信号以产生一请求，以及使用一组触发器(flip-flops)来延迟时钟门的输出以移除该小脉动。然而该方法涉及到触发器被非时钟信号时钟化。由于将非时钟信号耦接于时钟引脚(clock pins)将违背设计原则，从而将导致一潜在问题，因此若上述来源端是来自解码逻辑将会导致一技术问题从而被视为糟糕的设计。对于连续异步时钟来说，亚稳态滤波器是一简单的解决方法，例如，其依序使用一对触发器。上述参考时钟接着通过上述同步控制信号能被本地门控。然而，上述方法中由于该发送时钟及该接收时钟必须在同一时刻，因此其需要多个连续时钟，从而限制了门控制时钟的有效性。

从而，亟需一种改进装置及方法以同步化一异步时钟请求。

发明内容

有鉴于此，本发明致力于减轻、缓和或消除上述提及的一个或多个缺陷，提供了一种集成电路、同步模块、电子装置及相关方法。

一方面，本发明实施例提供一种集成电路，包含至少一功能模块，用于接收至少一参考时钟信号；至少一门控元件，用于对该至少一参考时钟信号进行门控制运作；以及至少一同步模块，该至少一同步模块包含：至少一触发器元件，用于为该至少一功能模块接收至少一请求，以及响应接收到的该至少一请求，设置至少一使能信号至该至少一功能模块，该至少一请求与该至少一功能模块中的至少一参考时钟信号间为异步关系；以及至少一同步元件，用于接收该至少一使能信号，以及响应于该至少一使能信号以作出如下设置：设置该至少一门控元件为非门控该至少一参考时钟信号；以及于该至少一参考时钟信号被非门控之后，同步化该至少一功能模块接收到的该参考时钟信号的一初始时钟周期。

另一方面，本发明实施例提供一种集成电路，包含：至少一触发器元件，用于为该至少一功能模块接收至少一请求，以及响应接收到的该至少一请求，设置至少一使能信号至该至少一功能模块，该至少一请求与该至少一功能模块中的至少一参考时钟信号间为异步的；以及至少一同步元件，用于接收该至少一使能信号，以及响应于该至少一使能信号以作出如下配置：设置该至少一门控元件为非门控该至少一参考时钟信号；以及于该至少一参考时钟信号被非门控之后，同步化该至少一功能模块接收到的该参考时钟信号的一初始时钟周期。

再一方面，本发明实施例提供一种电子装置，包含至少一功能模块，用于接收至少一参考时钟信号；至少一门控元件，用于对该至少一参考时钟信号进行门控制运作；以及至少一同步模块，该至少一同步模块包含：至少一触发器元件，用于为该至少一功能模块接收至少一请求，以及响应接收到的该至少一请求，设置至少一使能信号至该至少一功能模块，该至少一请求与该至少一功能模块中的至少一参考时钟信号间为异步关系；以及至少一同步元件，用于接收该至少一使能信号，以及响应于该至少一使能信号以作出如下设置：设置该至少一门控元件为非门控该至少一参考时钟信号；以及于该至少一参考时钟信号被非门控之后，同步化该至少一功能模块接收到的该参考时钟信号的一初始时钟周期。

又一方面，本发明实施例提供一种同步一异步时钟信号的方法，该方法包含：为至少一功能模块接收至少一请求，该至少一请求与该至少一功能模块中的至少一参考时钟信号间系异步的；作为对接收到的该至少一请求的响应，设置至少一使能信号至该至少一功能模块；以及响应于该至少一使能信号以作出如下设置：设置该至少一门控元件为非门控该至少一参考时钟信号；以及于该至少一参考时钟信号被非门控之后，同步化该至少一功能模块接收到的该参考时钟信号的一初始时钟周期。

本发明实施例的集成电路、同步模块、电子装置及相关方法，能够同步化一异步时钟请求，并消除可能因异步非门控而引起的任何小突波，进一步降低功耗和噪声。

附图说明

图1为依据本发明一实施例的电子装置的简单模块示意图；

图2为依据本发明实施例的一时钟域的简单模块示意图；

图3为依据本发明一实施例的同步模块的模块示意图；

图4为依据本发明一实施例的触发器元件的模块示意图；

图5为依据本发明一实施例的同步元件的模块示意图；

图6为依据本发明一实施例的同步一异步时钟请求的方法的简单流程示意图；

图7为依据本发明另一实施例的同步一异步时钟请求的方法的简单流程示意图。

具体实施方式

本发明实施例虽然依据无线通信单元进行了描述，但是本领域技术人员需要了解的是，本文所描述的发明概念并不局限于应用在任何电子装置中，例如，一多时钟域中。在大部分应用中，依据本发明实施例的同步模块的应用有效地实现了一种对异步时钟请求进行同步化的方法。该方法包括：在至少一功能模块接收至少一请求，该至少一请求与该至少一功能模块中的至少一参考时钟信号间是异步关系；作为对接收到的至少一请求的响应，为该至少一功能模块设置至少一使能信号。而作为对设置的至少一使能信号的响应，该方法还包括：配置至少一门控元件以非门控至少一参考时钟信号；以及同步化该至少一参考时钟信号的一初始时钟周期。

在此方式下，以及参见本文后续的更详细的描述，一门控元件，例如，一简单的组合逻辑门或者使能缓冲器，可以配置为非门控一参考时钟信号以响应接收到的一请求，以及该参考时钟在非门控之后的一初始时钟周期可以被同步化，以消除可能因异步非门控而引起的任何小突波。

请参照图1，图1为依据本发明一实施例的电子装置100的简单模块示意图。在本发明实施例中，该电子装置100可以为包含一天线102的一无线通信单元(例如，一移动电话)。同样地，该通信单元100还包含了已知的各种射频组件或电路106，可选地耦接到该天线102，在此不对其做更多描述。该通信单元100另包含信号处理逻辑108。该信号处理逻辑108的输出被提供至一合适的用户界面(UI)110，该用户界面110包含例如一显示器、一数字键盘、一麦克风、一扬声器等。

更完整的说，该信号处理逻辑108耦接至一存储器元件116，该存储器元件116储存各种运作机制，例如，编码/解码功能及类似功能。可以通过多种技术实现该存储器元件116，例如，一(易挥发性)随机存取存储器(Random AccessMemory，RAM)、一(非挥发性)只读存储器(Read Only Memory，ROM)、一快闪存储器或者上述的任意组合，以及其他存储器技术等。一计时器118通常耦接至该信号处理逻辑108，用以于通信单元100内控制其操作时序。

例如图1所述的通信单元100之类的电子装置通常包含多个时钟域及同步电路，以及通常要求其满足小功耗限制的需求。门控时钟是应用于同步电路中，以用来降低动态功率损耗的一种常见的技术。通过在电路中增加逻辑来减少时钟树(clock tree)，门控时钟可以节省功率。时钟树的减少禁用了部分电路，从而使得储存单元无需进行状态切换。当未被开启时，一储存单元的切换功耗为零，其仅会引起泄漏电流(leakage currents)。门控时钟的另一个优点在于，电子装置内的噪声还得到减少。不同时钟域间的同步化是数字设计中的一普遍需求。然而，当为了维持功率及噪声至一最小值而使多个时钟域为非连续时，例如应用门控时钟技术或类似技术时，在不同时钟域间保持同步将变得困难。

例如，如图2所示，图2为依据本发明实施例的一时钟域的简单模块示意图。电子装置100中的时钟域210可以包括一个或多个功能模块220，每一功能模块220用于接收至少一参考时钟信号(图中示为“Ref.Clock”)230。通常，为了使时钟门控的有效性得到最大化，一时钟门控元件/门控逻辑240可以设置在邻近参考时钟信号230的来源端(即如图2中所示的参考时钟源)，以使得该时钟门控元件/门控逻辑240远离时钟域210。为了使得如图2所示的时钟域210中的功能模块220与如图1所示的电子通信装置100内的其他时钟域(未图示)之间能够交互，藉由各时钟域之间的通信以提供一串行接口(串行I/F)250。该串行接口250用于接收与一串行时钟信号255同步的请求或其他。

但是，若门控制该参考时钟信号230以使得时钟域210有效地处于“休眠”的装置，则有必要提供一种机制以接收来自另一时钟域的异步请求以“唤醒”该时钟域210。

现在请参照图3，图3为依据本发明一实施例的同步模块300的模块示意图。如图3所示，同步模块300组成了时钟域210的大部分电路，且其于一集成电路305中予以实现。该同步模块300包含多个触发器元件310(如图3所示)。每一触发器元件310用于通过该串行接口(串行I/F)250接收异步请求信号312至一个或多个功能模块220，以及用于产生至少一使能信号315至各个功能模块220，以作为对接收到的异步请求信号312的响应。作为一种简化的实现方式，图3所示的该同步模块300还可以仅包含一个触发器元件310以用于各功能模块220。

该同步模块300另包含一同步元件320，用于接收触发器元件310输出的至少一使能信号315，以及用于响应该至少一使能信号315以作出如下设置：例如，通过输出时钟使能信号325，使得门控元件240对参考时钟信号230进行非门控；以及于该参考时钟信号230被非门控之后，同步化该功能模块220接收到的参考时钟信号初始时钟周期(下述图5中将进行更详细的描述)。尤其对于本实施例来说，同步模块300另包含一组合逻辑或门OR 330，用于接收多个触发器元件310输出的使能信号315，以及用于输出一指示信号(时钟请求)至该同步元件320，该指示信号指示是否该至少一触发器元件310已经设置使能信号315。在本实施例中，可以设置为当一使能信号315的数值为‘1’时，表示该使能信号315已被‘设置’。在此方式下，若任一使能信号315已被‘设置’时，该组合逻辑或门OR 330将输出数值‘1’，以指示至少一使能信号315已被设置。但是，需要了解的是，在其他可选的实施例中，一使能信号315还可以通过设置其数值为‘0’来表示其已被‘设置’。在此示范例中，该组合逻辑门330可以通过一个或非门NOR予以实现，从而使得若任一使能信号315已被‘设置’时，该组合逻辑或非门NOR 330将输出数值‘0’，以指示至少一使能信号315已被设置。

在此方式下，通过例如串行接口250接收到的异步请求信号312能够‘唤醒’上述参考时钟信号230，以及作为对这样的一异步请求信号的响应，任何可能出现于‘唤醒’后的参考时钟信号230内的小突波亦将于功能模块220接收到参考时钟信号230之前，从参考时钟信号230中得以移除。从而，由于任何可能出现的小突波已通过同步元件320从参考时钟信号230予以移除，门控元件240可以实现在参考时钟信号230的来源端，例如，该门控元件240可以通过简单的组合逻辑元件、使能缓冲器或者其他的类似元件予以实现。在此方式下，无需使用连续逻辑以实现该门控时钟，上述门控时钟技术关于各时钟域210的功耗的好处将有效的得以最大化，从而避免了连续逻辑可能产生的不想要的噪声。

因此，如图3所示，该门控元件240可以设置于邻近参考时钟信号230的产生器元件(未图示)中。如此一来，门控元件240可以配置为在时钟域的上游端，以及在功能模块220的上游端远程地实现对参考时钟信号230的门控制。

图3所示的每一触发器元件310还用于接收来自各个功能模块220的一‘完成’请求信号314，以及用于响应接收到的该‘完成’请求信号314(一释放信号)，以对用于各功能模块220的各个使能信号315进行重置。此外，该同步元件320还用于在使能信号315未设置的状况下，设置该门控元件240以门控该参考时钟信号230。在此方式下，每一功能模块220均能够重置从触发器元件310输出的使能信号315。如此一来，一旦各功能模块220完成了所请求的功能之后，在接收各请求信号312之后所设置的该使能信号315将会得到重置。因此，参考时钟信号230被非门控的时间可大致上被限制至仅当至少一功能模块220实现一个所请求的功能的时间，从而时钟域210处于无效状态的时间可被大致上得以最大化。

现在请参照图4，图4为依据本发明一实施例的触发器元件310的简单模块示意图。在此示范例中，该触发器元件310包括一锁存元件410，该锁存元件410包含一第一输入端412以用于接收一请求信号312(图中示为‘Req.’)，一第二输入端414以用于接收一重置信号424，以及一输出端416以用于输出一使能信号315。该锁存元件410用于设置及锁存该使能信号315，以作为对接收到一请求信号312的响应，以及用于响应一重置信号424以重置该使能信号315，该重置信号424经由该‘完成’请求信号314(一释放信号)同步而得到。

尤其对于本实施例来说，该锁存元件410包含一触发器，该锁存元件410的第一输入端412包含该触发器的时钟使能输入端，以及该锁存元件410的第二输入端414包含该触发器的重置输入端。该锁存元件410的数据输入端418用于接收一‘设置’值，在本实施例中，该‘设置’值可以为数值‘1’，同时，该锁存元件410的时钟输入端用于接收一时钟信号，在本实施例中，该时钟信号包括通过该串行接口250接收的串行时钟信号255，请求信号312通过该串行接口250予以接收。如此一来，该锁存元件410与该请求时钟域(未图示)同步，从而与该接收的请求信号312同步。

因此，在此方式中，当该重置信号424被‘设置’(例如，被设置为数值‘1’)时，该锁存元件410被强制重置其输出值至一数值‘0’(在本示范例中)，从而重置该使能信号315至一数值‘0’。反之，当该重置信号424未被设置，锁存元件410的输出维持在一数值‘0’(即该使能信号315维持为未设置状态)直至接收到一请求信号312，该接收到的请求信号312使能该时钟输入，以及于该串行时钟信号255的下一个有效时钟沿到来时，将数值‘1’输入至数据输入418并通过该锁存元件410进行锁存，以设置该使能信号315。该使能信号315维持其设置状态直至该锁存元件410随后被重置信号424强制性的重置。

该触发器元件310另包含一重置元件430。该重置元件430包含一输入432以用于从各功能模块220中接收该释放信号314，以及一输出434以用于输出该重置信号424至该锁存元件410。相应的，该重置元件430用于当从各功能模块220接收到一释放信号314时，设置该重置信号424以输出至该锁存元件410。

在本实施例中，该重置元件430包含第一锁存元件440，该第一锁存元件440包含：一第一输入端442用于从各功能模块220中接收该释放信号314，一第二输入端444用于接收一清零值（例如，一数值‘0’），一时钟输入端446用于接收一时钟信号，该时钟信号例如包含如上述实施例中的该串行时钟信号255，以及一输出端448用于当该释放信号314被有效设置时，响应于一有效时钟沿而输出一‘重置’数值，同时，输出另外在该第二输入端444接收的该清零值。

尤其对于本实施例来说，该重置元件430的该第一锁存元件440包含一触发器，该锁存元件440的第一输入端442包含该触发器的‘设置’输入端，以及该锁存元件440的第二输入端444包含触发器的数据输入端用于接收数值‘0’。因此，在此方式下，一旦各功能模块220设置该释放信号314，例如设置为数值‘1’时，该第一锁存元件440被强制设置其输出值为一重置数值，例如在一示范例中为数值‘1’。反之，若该释放信号314未被设置，在该串行时钟信号255的下一个有效时钟沿到来时，该数据输入444接收到的数值‘0’（清零值）将会被输出。

该重置元件430另可包含一个或多个第二锁存元件，顺序耦接至该第一锁存元件440，例如锁存元件450。以该锁存元件450为一示范例来进行说明，该第二锁存元件可包含第一输入端452用于从各功能模块220接收该释放信号314，第二输入端454用于接收前置锁存元件输出的数值（例如，于本实施例中锁存元件450接收第一锁存元件440输出的数值），时钟输入端456用于接收时钟信号，该时钟信号包含串行时钟信号255，以及输出端458用于当该释放信号314被设置时，作为对一有效时钟沿的响应，输出一‘重置’数值。该多个锁存元件的最后一级锁存元件所输出的重置数值（例如，在本实施例中为该锁存元件450输出的数值）包含输出至该锁存元件410的重置信号424。

尤其对于本实施例来说，该重置元件430之后的锁存元件（例如锁存元件450）通常包含一触发器，以该锁存元件450为一示范例来予以说明，该锁存元件450的第一输入端452包含该触发器的‘重置’输入端，以及该锁存元件450的第二输入端454包含该触发器的数据输入端，用于接收前置（例如第一锁存元件440）锁存元件输出的数值。因此，在此方式下，一旦各功能模块220设置该释放信号314，例如设置为数值‘1’时，这些锁存元件（例如锁存元件450）将被强制设置其输出值为一重置数值，例如在一示范例中为数值‘1’。反之，若该释放信号314未被设置，在该串行时钟信号255的下一个有效时钟沿到来时，其前置锁存元件（锁存元件440）的输出值将被输出。

通过这种方式，一旦各功能模块220设置该释放信号314，重置元件430中的每个锁存元件440及锁存元件450被强制设置其输出值至一重置数值，例如在本示范例中为一数值‘1’。相应的，当各功能模块220中的该释放信号314被设置时，该重置元件430用于设置该重置信号424并随后输出至该锁存元件410。但是，当各功能模块220中的该释放信号314随后处于未设置状态时，该重置元件430用于在输出至锁存元件410的重置信号424的状态被同步的改变至一未设置状态之前，在串行时钟信号255的两个周期内将重置信号424维持于一设置状态(例如，包含一数值‘0’)，其中将重置信号424维持于一设置状态的串行时钟信号255的时钟周期的数目与重置元件430中的锁存元件(440,450)的数目相等。这样运作的好处在于，当该释放信号314处于未被设置状态时，该锁存元件440及锁存元件450可以将数值‘0’在该重置元件430内延时串行时钟信号255的两个周期，从而通过一种安全方式释放应用于该锁存元件410的该重置数值。

如上所述，该触发器元件310的该锁存元件410及该重置元件430均于串行接口250与该请求串行时钟信号255同步，多个请求信号312通过该串行接口250予以接收。在此方法中，由于该释放信号314被同步至参考域（即功能模块220的时钟域210），在该释放信号314被设置后，该重置元件430同步该重置信号424至该串行时钟信号255，如此一来，提供给该锁存元件410的该重置信号424也被同步至其接收到的请求信号312。

在上述实施例中，该重置元件430还用于接收另一重置信号Reset_b 460，例如一全局重置信号，以在电路上电时全局重置整个电路。

现在请参见图5，图5为依据本发明一实施例的同步元件320的简单模块示意图。图5所示的该同步元件320包含一第一输入端502，用于接收一个或多个触发器元件310输出的一使能信号315的至少一指示信号(‘本地时钟请求信号’)，例如由如图3所示的组合逻辑或门OR 330所提供的指示信号。该同步元件320还包含第二输入端504，用于接收门控时钟元件240输出的（脏）参考时钟信号（‘脏输入时钟’）230，以及包含第三输入端500，用于接收同步器重置信号（‘低电平有效异步重置信号’)。此外，同步元件320还包含第一输出端506和第二输出端508，该第一输出端506用于输出一设置信号至该外部门控时钟元件240，该设置信号例如可以包含外部时钟使能信号325，该第二输出端508用于输出一‘干净’时钟信号(‘干净输出时钟’)，其中任何小突波或者类似信号均已得以移除。

于本实施例中，该同步元件320包含一与非门NAND 510。NAND门510的第一输入端可选地耦接至同步元件320的第三输入端500，NAND门510的第二输入端可选地耦接至同步元件320的第一输入端502，以及NAND门510的输出端可选地耦接至第一D类型触发器(DFF1)520的反相重置/清零输入端（‘CLR’）。DFF1 520的反相设置输入端（‘SET’）可选地耦接至同步元件320的第三输入端500，同时DFF1 520的数据输入端（‘D’）用于接收一数值‘1’，以及DFF1 520的时钟输入端可选地耦接至同步元件320的第二输出端508，以接收其输出的‘干净’时钟信号。

DFF1 520的输出端(‘Q’)可选地耦接至第二D类型触发器(DFF2)525的一反相设置输入端。该DFF2 525的反相重置/清零输入(‘CLR’)可选地耦接至同步元件320的第三输入端500，与此同时，DFF2 525的数据输入端用于接收一数值‘0’，以及DFF2 525的时钟输入端可选地通过与门AND 515耦接至同步元件320的第二输入端504。DFF2 525的输出端可选地耦接至同步元件320的第一输出端506，以用于提供上述外部时钟使能信号325。DFF2 525的该输出可选地耦接至第三D类型触发器(DFF3)530的反相重置/清零输入端(‘CLR’)。DFF3 530的数据输入端用于接收数值‘1’，以及DFF3 530的时钟输入端可选地通过AND门515耦接至同步元件320的第二输入端504。DFF3 530的输出端可选地耦接至第四D类型触发器(DFF4)535的反相重置/清零输入(‘CLR’)。DFF4 535的数据输入端用于接收数值‘1’，以及DFF4 535的时钟输入端可选地通过AND门515耦接至同步元件320的第二输入端504。

AND门515的第一输入端可选地耦接至DFF2 525的输出端，以及AND门515的第二输入端可选地耦接至同步元件320的第二输入端504，以用于接收上述‘脏’参考时钟信号230。AND门515的输出端可选地耦接至DFF2 525、DFF3530以及DFF4 535的时钟输入端。DFF4 535的一输出端以及AND门515的输出端可选地耦接至一内部门控时钟元件540(时钟门)，该内部门控时钟元件540包含一锁存元件545以及一AND门560。具体的，该DFF4 535的输出端可选地耦接至锁存元件545的数据输入端(‘D’)，同时AND门515的输出端可选地耦接至锁存元件545的反相使能输入端(‘E’)及AND门560的第一输入端。锁存元件545的输出端(‘Q’)可选地耦接至AND门560的第二输入端，以及AND门560的输出端可选地耦接至同步元件320的输出端508，并用于输出上述‘干净’参考时钟信号。

在初始上电时刻，同步元件320被重置，例如通过其第三输入端500提供的一低有效同步器重置信号被重置，从而同步元件320被重置至一缺省状态，于该缺省状态DFF1 520的输出被设置为‘1’以及DFF2 525的输出被设置为‘0’。DFF2 525输出的数值‘0’使得DFF3 530的输出也保持为‘0’，而因此与DFF4535的输出值相同。

参照之前的描述，DFF2 525的输出端提供外部时钟使能信号325至该外部门控元件240，该门控元件240在一示范例中可以包含一AND门。因此，在上述同步元件320被重置后的缺省状态中，该外部时钟使能信号325包含一数值‘0’，该数值‘0’使得门控元件240关闭输出参考时钟信号230。将这一点与DFF4 535的输出被设置为数值‘0’相结合，可以确保内部时钟门控元件540不输出时钟信号，因此无时钟信号提供至功能模块220或DFF1 520。

在重置之后，一旦提供至同步元件320的第三输入500的同步器重置信号被清零，由于无时钟信号提供至DFF1 520，DFF1 520的输出将维持在其缺省状态，亦即维持为数值‘0’，因此DFF2 525、DFF3 530以及DFF4 535的输出也维持在其各自的缺省状态。但是，当同步元件320的第一输入端502接收到一异步(高电平有效)请求，例如从如图3所示的组合逻辑OR门接收到的异步请求，以指示至少一触发器元件310已设置其各自的使能信号315时，DFF1 520的反相重置/清零输入端(‘CLR’)被拉至低电平，从而导致DFF2 525的输出被重置为数值‘0’。需要注意的是，对于异步请求信号来说，其唯一需要满足的时序需求是仅需要一充足的脉冲宽度以满足DFF1 520的最低重置脉冲的限制需求。

现在数值‘0’已被DFF1 520输出而导致DFF2 525的输出被设置至数值‘1’，该数值‘1’接着被输出至外部时钟门控元件240，从而控制该外部时钟门控元件240使能一‘脏’参考时钟信号230。与此同时，DFF2 525的输出值‘1’对DFF3 530进行重置。系统需要充足的延迟时间以确保DFF3 530的恢复时间，此处的触发器的恢复时间系指其重置状态必须在下一有效时钟沿到达之前保持稳定。这样的一延迟可以于综合处理过程中予以实现，这里的‘综合’处理过程是指转换一硬件描述语言设计至实际的逻辑门，以最终制造于硅芯片上。只要DFF2 525的输出值维持为数值‘1’的高电平，外部时钟门控元件240便可以配置为对参考时钟信号230进行非门控运作。

由于与时序无关，参考时钟信号230会于其周期的任意一时间点被预先门控设置。相应的，作为对一异步请求信号312的响应，参考时钟信号230的非门控表示参考时钟信号230的第一个周期可以是任何的极性或者大小。此时，DFF4 535仍然被DFF3 530维持为重置状态，但是于输入时钟的第一个下降沿，DFF3 530被设置为数值‘1’。

尽管一在触发器DFF2 525的输出被设置为数值‘1’时，DFF3 530大致上会立即被重置，从而几乎在同一时间，该参考时钟信号230会被非门控设置，但是DFF3 530的输出值仍然会维持在数值‘0’直至非门控的参考时钟信号230的第一个有效时钟沿来到。一旦DFF3 530输出提供至DFF3 530的数据输入的数值‘1’时，DFF4 535被重置。随后，当参考时钟信号230的下一个有效时钟沿到达时，提供至DFF4 535的数据输入的数值‘1’被DFF4 535输出，从而提供一数值‘1’至内部时钟门控元件540的锁存元件545。该锁存元件545接着于参考时钟信号230的下一个有效沿输出数值‘1’，同时参考时钟信号230在AND门560得到同步的非门控制。在此方式下，参考时钟信号230于AND门560的同步非门控将移除掉因响应于一异步请求315而使该参考时钟信号230被一外部时钟门控元件240非门控制从而可能引起的任何小突波。因此，可以提供一‘干净’的参考时钟信号至功能模块220。

除了一‘干净’的参考时钟信号会被提供至功能模块220之外，该‘干净’的参考时钟还被提供至DFF1 520的时钟输入端。相应的，一旦同步器元件320的第一输入端502接收的异步请求被清零设置时，DFF1 520被重置。因此，当参考时钟信号的下一有效时钟沿到达时，提供至DFF1 520的数据输入端的数值‘1’接着被DFF1 520输出，从而使得DFF2 525被设置。因此，于参考时钟信号的下一有效时钟沿到达时，提供至DFF2 525的数据输入端的数值‘0’接着被DFF2 525输出，使得该外部时钟门控元件240再次对参考时钟信号进行门控制。此外，DFF2 525输出的数值‘0’再次使得DFF3 530被重置，从而再次重置DFF4 535，以使内部门控元件540也门控该参考时钟信号。如此一来，该同步器元件320将重新回到其缺省状态。

上述设计的好处在于，该同步模块300能够使时钟域210的参考时钟信号及与接收到的异步请求(例如串行时钟信号255)一致的时钟信号包含不相关的相位和频率，且两者均是非连续的，从而使得功耗和噪声的降低得以改善。此外，通过使能该同步模块300去对各触发器元件310输出的时钟使能信号进行重置，对参考时钟信号的门控制可以大致上得到最大化，从而进一步降低了功耗和噪声。

此外，上述同步模块300还通过应用一简单的AND门元件或者相似元件使得对设置于其邻近来源端的参考时钟信号的远程门控得以实现，从而还使得在无需忍受连续逻辑引起的噪声的前提下，上述时钟门控的功率得以最大化。

此外，上述同步模块300所提供的低功耗以及低噪声的特性还特别有利于高灵敏度及具有功率限制的电路，例如射频电路或者类似电路。

现在请参见图6及图7，图6及图7分别为依据本发明实施例的同步一异步时钟请求的方法的简单流程示意图600,700。方法600开始于步骤610，接收一异步时钟请求。接着，于步骤620，作为对接收到该异步时钟请求的响应，一时钟使能信号被设置及锁存。接着于步骤630中，响应于该被设置的时钟使能信号，一参考时钟信号被设置为非门控制。非门控制该时钟参考信号之后，于步骤640，提供给功能模块的时钟参考信号的初始时钟周期接着被同步。该方法600结束于步骤650。

方法700开始于步骤710，接收一重置信号，例如来自一功能模块的重置信号。接着，于步骤720，一重置信号被设置以及于N个时钟周期得以维持。于步骤730中，一时钟使能信号得以重置以作为对该重置信号被设置的响应。接着于步骤740中，配置该参考时钟信号为非门控制，以作为对该时钟使能被设置的响应。最后，该方法700于步骤750结束。

虽然本发明实施例通过上述功能单元及处理器被描述如上，但是需要了解的是，任何适合本发明的不同功能单元之间的不同分配形式，例如触发器元件同步元件的不同分配形式同样可应用于本发明实施例中，而不违背本发明的精神。

本发明实施例可以通过包含硬件、软件、固件或其他组合等任何合适的形式予以是喜爱你。此外，本发明还可以至少部分地通过在一个或多个数据处理器和/或数字信号处理器中运行的计算机软件，或者可配置的模块元件，例如场可编程门阵列(FPGA)设备予以实现。但是，本发明实施例中所涉及的元件或组件可以透过任何适当的形式从功能及逻辑上予以实现。该功能可以实现为一个单独的单元，多个单元或者部分实现为其他的功能单元。

虽然通过一些实施例对本发明进行描述，但是这并意味着这是对本发明的具体实作形式的限制。本发明的保护范围仅通过权利要求予以限制。此外，虽然可能在一实施例中仅描述本发明的一个特性，但是本领域技术人员应该了解，各个所述实施例的各不同特性可以依据本发明得以结合。在权利要求中，「包含」一词应解释成「包含但不限定于」，其并不排除没有列入至权利要求中的其他元件或者步骤。

此外，虽然本发明中的方法、元件以及步骤均被单独地列出，但是该多种方法、多个元件或者多个方法步骤均可以通过例如一个单元或者一个处理器予以实现。此外，虽然在不同的权利要求项中保护了本发明的不同特性，但是这些特性同样可以进行组合，不同的权利要求项的单独保护并不代表特性之间的组合是不可行和/或不好的。同时，权利要求项所描述包含的特性并非对专利申请的保护范围的限定，该权利要求项所限定的特性在适当的情形下还可以应用于其他的权利要求项中。

此外，各权利要求项的排列顺序也并非暗示本发明的各特征必须按照该特定的顺序予以执行，尤其是并非暗示本发明所保护的方法中的步骤必须按照请求项中特定的顺序予以运行。相反地，各个步骤还可以通过其他适合的步骤运行。此外，本文中的唯一并不排除多个的情形，以及「一个」、「第一」、「第二」等词也并不排除多个的情形。

虽然本发明已以具体实施例揭露如上，然其仅为了易于说明本发明的技术内容，而并非将本发明狭义地限定于该实施例，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视本发明的权利要求所界定者为准。

Claims (17)

1.一种集成电路，其特征在于，包含：

至少一功能模块，用于接收至少一参考时钟信号；

至少一门控元件，用于对该至少一参考时钟信号进行门控制操作；以及

至少一同步模块，该至少一同步模块包含：

至少一触发器元件，用于为该至少一功能模块接收至少一请求，以及响应接收到的该至少一请求，设置至少一使能信号至该至少一功能模块，该至少一请求与该至少一功能模块中的至少一参考时钟信号之间是异步关系；以及

至少一同步元件，用于接收该至少一使能信号，以及响应于该至少一使能信号以作出如下设置：

设置该至少一门控元件以非门控该至少一参考时钟信号；以及

在该至少一参考时钟信号被非门控之后，同步化该至少一功能模块接收到的该参考时钟信号的一初始时钟周期。

2.如权利要求1所述的集成电路，其特征在于，该至少一触发器元件还用以从该至少一功能模块接收至少一释放信号，以及用以响应该至少一释放信号，重置该至少一使能信号至该至少一功能模块。

3.如权利要求1所述的集成电路，其特征在于，该至少一同步元件还用以当该至少一使能信号未被设置时，设置该至少一门控元件以门控该至少一参考时钟信号。

4.如权利要求2所述的集成电路，其特征在于，该触发器元件包含一锁存元件，该锁存元件包含：

一第一输入端，用于接收该至少一请求；

一第二输入端，用于接收一重置信号；以及

一输出端，用于输出该至少一使能信号。

5.如权利要求4所述的集成电路，其特征在于，该锁存元件用以设置及锁存该至少一使能信号，以作为对接收到该至少一请求信号的响应，以及用以响应接收到该至少一重置信号以重置该至少一使能信号。

6.如权利要求4所述的集成电路，其特征在于，该锁存元件包含：

一时钟使能输入端，用以接收该至少一请求；

一重置输入端，用以接收该重置信号；

一数据输入端，用以接收一设置值；

一时钟输入端，用以接收一时钟信号；以及

一输出端，用以根据接收到的该输入信号以设置或者重置该至少一使能信号。

7.如权利要求2所述的集成电路，其特征在于，该触发器元件还包含一重置元件，该重置元件包含：

一输入端，用以从该至少一功能模块接收该至少一释放信号；以及

一输出端，用以输出该重置信号；

其中该重置元件用以当从该至少一功能模块接收到至少一释放信号时，输出一同步的重置信号至该锁存元件。

8.如权利要求7所述的集成电路，其特征在于，该重置元件包含至少一第一锁存元件，该至少一第一锁存元件包含：

一第一输入端，用以从该至少一功能模块接收该至少一释放信号；

一第二输入端，用以接收一清零值；

一时钟输入端，用以接收一时钟信号；以及

一输出端，用以在接收到该释放信号时，响应一有效时钟沿，输出一具有重置值的重置信号，以及于接收到该清零值时，输出一清零值。

9.如权利要求8所述的集成电路，其特征在于，该重置元件还包含至少一第二锁存元件，顺序耦接于该至少一第一锁存元件，该至少一第二锁存元件均包含：

一第一输入端，用以从该至少一功能模块接收该至少一释放信号；

一第二输入端，用以接收前置锁存元件的输出信号；

一时钟输入端，用以接收一时钟信号；以及

一输出端，用以在接收到该释放信号时，响应一有效时钟沿，输出一具有重置值的重置信号，否则输出该前置锁存元件的输出值；

其中该至少一第二锁存元件之中的最后一级输出的重置信号包含输出至该锁存元件的重置信号。

10.如权利要求1所述的集成电路，其特征在于，该至少一同步元件还用以接收通过该至少一触发器元件设置的该至少一使能信号的至少一指示信号，以及响应于该至少一指示信号作出如下配置：

设置该至少一门控元件为非门控该至少一参考时钟信号；以及

在该至少一参考时钟信号被非门控之后，同步化该至少一功能模块接收到的该参考时钟信号的一初始时钟周期；以及该至少一同步模块包含一组合逻辑门，用于接收该至少一触发器元件输出的该使能信号，以输出该至少一指示信号至该至少一同步元件中，该指示信号指示该至少一触发器元件是否已设置该使能信号。

11.如权利要求1所述的集成电路，其特征在于，该至少一门控元件用以在该至少一功能模块的上游远程地对该至少一参考时钟信号进行门控运作。

12.如权利要求11所述的集成电路，其特征在于，该至少一门控元件设置于邻近一产生器元件，该产生器元件用于产生该至少一参考时钟信号。

13.如权利要求1所述的集成电路，其特征在于，该至少一门控元件包含一组合逻辑门以及一使能缓冲器中的至少一者。

14.如权利要求1所述的集成电路，其特征在于，该同步元件包含：

一第一输入端，用以接收该至少一使能信号的至少一指示信号，该至少一指示信号通过至少一触发器元件输出；

一第二输入端，用以接收该至少一门控元件输出的该至少一参考时钟信号；

一第一输出端，用以输出至少一设置信号至该至少一门控元件；以及

一第二输出端，用以输出一干净时钟参考信号。

15.一种同步模块，其特征在于，包含：

至少一触发器元件，用于为该至少一功能模块接收至少一请求，以及响应接收到的该至少一请求，设置至少一使能信号至该至少一功能模块，该至少一请求与该至少一功能模块中的至少一参考时钟信号间是异步的；以及

至少一同步元件，用于接收该至少一使能信号，以及响应于该至少一使能信号以作出如下配置：

设置该至少一门控元件为非门控该至少一参考时钟信号；以及

于该至少一参考时钟信号被非门控之后，同步化该至少一功能模块接收到的该参考时钟信号的一初始时钟周期。

16.一种电子装置，其特征在于，包含：如权利要求1-14任一项所述的集成电路。

17.一种同步一异步时钟信号的方法，其特征在于，该方法包含：

为至少一功能模块接收至少一请求，该至少一请求与该至少一功能模块中的至少一参考时钟信号间是异步的；

作为对接收到的该至少一请求的响应，设置至少一使能信号至该至少一功能模块；以及

响应于该至少一使能信号以作出如下设置：

设置该至少一门控元件为非门控该至少一参考时钟信号；以及

于该至少一参考时钟信号被非门控之后，同步化该至少一功能模块接收到的该参考时钟信号的一初始时钟周期。

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