CN103684375B - 一种时钟分频切换电路及时钟芯片 - Google Patents

Abstract

本发明适用于集成电路领域，提供了一种时钟分频切换电路及时钟芯片，所述电路接收时钟源和选择信号，包括：至少一时钟分频单元，用于对时钟源进行分频，输出基于时钟源的多个时钟分频信号；切换控制单元，用于将时钟源作为时钟，在选择信号跳变时输出复位信号，以控制时钟分频单元复位，实现多个时钟分频信号同步，并对选择信号进行延迟处理，在复位信号停止输出后输出选择延迟信号；选择单元，用于根据选择延迟信号对同步后的时钟分频信号进行切换。本发明通过切换控制单元在收到切换命令时，对时钟分频单元复位，并在时钟分频信号同步后，进行切换，避免由于产生毛刺导致系统失效或误操作，增强了系统稳定度。

Description

一种时钟分频切换电路及时钟芯片

技术领域

本发明属于集成电路领域，尤其涉及一种时钟分频切换电路及时钟芯片。

背景技术

目前，在芯片设计中，为了满足不同的应用场合，同一个模块常常会用到不同的时钟源或者是同一时钟源不同时钟分频的时钟。例如微控制单元（MicroControl Unit，MCU）常常会用到不同的晶振作为时钟，或者是同一个晶振时钟的不同分频作为时钟，以满足高速运算或者低功耗待机等不同工作模式的要求。

传统的时钟切换电路包括：第一时钟分频模块11、第二时钟分频模块12和数选器13，第一时钟分频模块11、第二时钟分频模块12的输入端分别接收多个时钟源clk1、clk2，并分别对时钟源clk1、clk2进行多种分频，输出分频信号clk1_div[N:0]、clk2_div[N:0]，参见图1，第一时钟分频模块11、第二时钟分频模块12的输出端与数选器13的多个输入端连接，数选器13的控制端在时钟选择信号clk_sel[M:0]的控制下切换输出分频时钟信号clk_out。

例如，当时钟选择信号clk_sel[M:0]为000时，数选器13选择第一时钟源的一分频时钟clk1_div[0]作为时钟输出，当时钟选择信号clk_sel[M:0]为010时，数选器13选择第一时钟源的另一分频时钟clk1_div[2]作为时钟输出，其输出信号时序图参见图2，在时钟选择信号对输出时钟进行切换（clk_sel[M:0]由000变为010）时，基于第一时钟源的分频时钟信号clk1_div[0]与clk1_div[2]，由于两者的时钟周期不同，因此在直接切换时容易出现毛刺1，从而容易导致后续电路出现时序违例，使电路功能失效或出现误操作；

当时钟选择信号clk_sel[M:0]变为100时，数选器13选择第二时钟源的一分频时钟clk2_div[0]作为时钟输出，其输出信号时序图参见图3，在时钟选择信号对输出时钟进行切换（clk_sel[M:0]由000变为100）时，基于不同时钟源的分频时钟信号clk1_div[0]与clk2_div[0]，由于其相位和周期都不同，因此更加容易出现毛刺1的现象，并且由于系统中不同时钟源产生的时钟是完全异步关系，因此还容易导致电路中出现亚稳态，使得整个系统处于不可知状态。

发明内容

本发明实施例的目的在于提供一种时钟分频切换电路，旨在解决传统的时钟切换电路在直接切换时容易出现毛刺，导致系统误操作的问题。

本发明实施例是这样实现的，一种时钟分频切换电路，所述电路于其输入端接收时钟源，于其选择端接收选择信号，所述电路包括：

至少一时钟分频单元，用于对所述时钟源进行分频，输出基于所述时钟源的多个时钟分频信号，所述时钟分频单元的输入端为所述时钟分频切换电路的输入端；

切换控制单元，用于将所述时钟源作为时钟，在所述选择信号跳变时输出复位信号，以控制所述时钟分频单元复位，实现多个时钟分频信号同步，并对所述选择信号进行延迟处理，在所述复位信号停止输出后输出选择延迟信号，所述切换控制单元的输入端为所述时钟分频切换电路的控制端，所述切换控制单元的时钟端同时为所述时钟分频切换电路的输入端，所述切换控制单元的复位输出端与所述时钟分频单元的复位端连接；

选择单元，用于根据所述选择延迟信号对同步后的时钟分频信号进行切换，所述选择单元的输入端与所述时钟分频单元的输出端连接，所述选择单元的控制端与所述切换控制单元的选择延迟信号输出端连接。

本发明实施例的另一目的在于提供一种采用上述一种时钟分频切换电路的时钟芯片。

本发明实施例通过切换控制单元在收到切换命令时，对时钟分频单元复位，并在时钟分频信号同步后，进行切换，避免由于产生毛刺导致系统失效或误操作，增强了系统稳定度。

附图说明

图1为传统的时钟切换电路的结构图；

图2为传统的时钟切换电路对于相同时钟源切换时输出信号的时序图；

图3为传统的时钟切换电路对于不同时钟源切换时输出信号的时序图；

图4为本发明实施例提供的时钟分频切换电路的结构图；

图5为本发明实施例提供的时钟分频切换电路对于相同时钟源切换的信号时序图；

图6为本发明实施例提供的时钟分频切换电路的优选结构图；

图7为本发明实施例提供的时钟分频切换电路对于不同时钟源切换的信号时序图；

图8为本发明实施例提供的时钟分频切换电路中复位模块的示例电路图；

图9为本发明实施例提供的时钟分频切换电路中延迟模块的示例电路图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明实施例通过切换控制单元在收到切换命令时，对时钟分频单元复位，并在时钟分频信号同步后，进行切换，避免由于产生毛刺导致系统失效或误操作，增强了系统稳定度。

以下结合具体实施例对本发明的实现进行详细描述：

图4示出了本发明实施例提供的时钟分频切换电路的结构，为了便于说明，仅示出了与本发明相关的部分。

作为本发明一实施例，该时钟分频切换电路可以应用于各种时钟芯片中，该时钟分频切换电路的输入端接收时钟源clk1，选择端接收选择信号clk_sel[M:0]，该时钟分频切换电路包括：

至少一时钟分频单元21，用于对时钟源clk1进行分频，输出基于时钟源的多个时钟分频信号clk1_div[N:0]，该时钟分频单元21的输入端为时钟分频切换电路的输入端；

切换控制单元24，用于将时钟源clk1作为时钟，在选择信号clk_sel[M:0]跳变（对时钟分频信号切换）时输出复位信号rst，以控制时钟分频单元21复位，实现多个时钟分频信号同步，并对选择信号clk_sel[M:0]进行延迟处理，在复位信号rst停止输出后输出选择延迟信号clk_sel_dly[M:0]，该切换控制单元24的输入端为时钟分频切换电路21的控制端，切换控制单元24的时钟端同时为时钟分频切换电路的输入端，切换控制单元24的复位输出端与时钟分频单元21的复位端连接；

在本发明实施例中，所谓跳变是指，选择信号在对时钟分频信号进行切换时，赋值的改变。复位信号输出的时间可以根据实际需求进行设定。该选择延迟信号实际上是对选择信号做了一定时序上的延迟，即相当于对切换命令的延迟输出，而该延迟的时间取决于复位信号的输出时间。

选择单元23，用于根据选择延迟信号clk_sel_dly[M:0]对同步后的时钟分频信号进行切换，该选择单元23的输入端与时钟分频单元21的输出端连接，选择单元23的控制端与切换控制单元24的选择延迟信号输出端连接。

在本发明实施例中，若切换的两个时钟为同一个时钟源的分频时钟时，例如，时钟分频信号clk1_div[0]、clk1_div[2]为时钟源clk1的时钟分频信号，当切换控制单元24检测到选择信号clk_sel[2:0]发生变化（clk_sel[M:0]从000变为010）时，切换控制单元24输出有效复位信号rst，控制时钟分频单元21进行复位，此处可以设低电平为有效复位信号（rst输出为0），对结合图5，时钟分频单元21复位后，将保持低电平输出，此时，虽然选择信号clk_sel[2:0]发生跳变，但是选择延迟信号clk_sel_dly[M:0]并没有发生变化，因此，选择单元23保持时钟分频信号clk1_div[0]的输出（复位后保持低电平）。

同时，切换控制单元24将选择信号clk_sel[2:0]进行延迟处理，直到复位信号rst变为无效（rst输出为1）后，选择延迟信号clk_sel_dly[M:0]输出切换指令（跳变为010），在复位信号rst变为无效后，假设clk1_div[0]为时钟源clk1的二分频信号，clk1_div[2]为时钟源clk1的八分频信号，那么时钟分频单元21在1个clk1周期后再次输出时钟分频信号clk1_div[0]，在5个clk1后再次输出时钟分频信号clk1_div[2]，此时，选择单元23将时钟输出切换为时钟分频信号clk1_div[2]。

由于在时钟切换时，时钟分频信号clk1_div[0]、clk1_div[2]的输出全部为低电平，因此输出的时钟信号clk_out不会出现有毛刺的问题，避免了后续电路出现时序违例造成失效或出现误操作，并且对时钟分频单元进行复位，以保证输出的时钟分频信号同步，因此可以保证系统一直处于稳态，增强系统稳定度。

并且，当出现频差很大的多个时钟分频信号进行切换时，由于频率较慢的时钟分频信号的同步时间较长，频率较快的时钟分频信号的同步时间较短，因此频率较慢的时钟分频信号决定复位信号rst的输出时间，在频率较慢的时钟分频信号完成同步以后，复位信号rst才会退出复位状态，以保证输出的时钟信号一直为0，从而避免了毛刺的出现。

本发明实施例通过切换控制单元在收到切换命令时，对时钟分频单元复位，并在时钟分频信号同步后，进行切换，避免由于产生毛刺导致系统失效或误操作，增强了系统稳定度，并且可以实现对多个频率差很大的时钟分频信号的准确切换，也不会产生毛刺现象。

图6示出了本发明实施例提供的时钟分频切换电路的优选结构，为了便于说明，仅示出了与本发明相关的部分。

作为本发明一实施例，该时钟分频切换电路还可以通过多个时钟分频单元对多个时钟源进行时钟分频，例如，该时钟分频单元具体为：

第一时钟分频单元21，用于对第一时钟源clk1进行分频，输出基于第一时钟源clk1的多个分频时钟信号clk1_div[N:0]，第一时钟分频单元21的输出端与选择单元23的第一输入端连接；

第二时钟分频单元22，用于对第二时钟源clk2进行分频，输出基于第二时钟源clk2的多个分频时钟信号clk2_div[N:0]，第二时钟分频单元22的输出端与选择单元23的第二输入端连接；

切换控制单元24的第一时钟端、第二时钟端分别与第一时钟分频单元21、第二时钟分频单元22的输入端连接，切换控制单元24的复位输出端同时与第一时钟分频单元21和第二时钟分频单元22的复位端连接。

当然，还可以有更多的时钟分频单元，例如，第三时钟分频单元，用于对第三时钟源进行分频，输出基于第三时钟源的多个分频时钟信号，第三时钟分频单元的输出端可以与选择单元23的第三输入端连接；

切换控制单元24的第三时钟端与第三时钟分频单元的输入端连接，切换控制单元24的复位输出端与第三时钟分频单元的复位端连接。

作为本发明一优选实施例，结合图8、图9，切换控制单元24包括：

复位模块241，用于根据时钟源clk和选择信号clk_sel[M:0]生成复位信号rst和处理选择信号clk_sel_syn[M:0]，复位模块241的输入端为切换控制单元24的输入端，复位模块241的时钟端为切换控制单元24的时钟端，复位模块241的复位信号输出端为切换控制单元24的复位输出端；

延迟模块242，用于根据处理选择信号clk_sel_syn[M:0]生成选择延迟信号clk_sel_dly[M:0]，延迟模块242的输入端与复位模块241的处理选择信号输出端连接，延迟模块242的输出端为切换控制单元24的选择延迟信号输出端。

作为本发明一实施例，当对于多个时钟源切换时，复位模块241的第一时钟端为切换控制单元24的第一时钟端，复位模块241的第二时钟端为切换控制单元24的第二时钟端；

延迟模块242的第一输入端和第三输入端与复位模块241的第一处理选择信号输出端连接，延迟模块242的第二输入端和第四输入端与复位模块241的第二处理选择信号输出端连接。

在本发明实施例中，该处理选择信号是对选择信号的第一次延迟处理后生成的，将该处理选择信号通过延迟模块进行第二次延迟处理，最终生成选择延迟信号。

在本发明实施例中，若切换的两个时钟为不同时钟源的分频时钟时，例如，时钟分频信号clk1_div[0]为时钟源clk1的时钟分频信号，时钟分频信号clk2_div[0]为时钟源clk2的时钟分频信号，当切换控制单元24检测到选择信号clk_sel[2:0]发生变化（clk_sel[M:0]从000变为100）时，切换控制单元24输出有效复位信号rst，控制时钟分频单元21进行复位，此处可以设低电平为有效复位信号（rst输出为0），结合图7，时钟分频单元21复位后，将保持低电平输出，此时，虽然选择信号clk_sel[2:0]发生跳变，但是选择延迟信号clk_sel_dly[M:0]并没有发生变化，因此，选择单元23保持时钟分频信号clk1_div[0]的输出（复位后保持低电平），直到复位信号rst变为无效（rst输出为1）时，选择延迟信号clk_sel_dly[M:0]输出切换指令（跳变为100），同时，在复位信号rst变为无效后，假设clk1_div[0]为时钟源clk1的二分频信号，clk2_div[0]为时钟源clk2的二分频信号，那么时钟分频单元21在一个时钟源clk1周期后重新开始输出时钟分频信号clk1_div[0]，在一个时钟源clk2周期后重新开始输出时钟分频信号clk2_div[0]，此时选择单元23将时钟输出切换为时钟分频信号clk2_div[0]。

由于在时钟切换时，时钟分频信号clk1_div[0]、clk2_div[0]的输出全部为低电平，因此输出的时钟信号clk_out不会出现有毛刺的问题，避免了后续电路出现时序违例造成失效或出现误操作，并且对时钟分频单元进行复位，以保证输出的时钟分频信号同步，因此可以保证系统一直处于稳态，增强系统稳定度。

本发明实施例通过切换控制单元在收到切换命令时，对时钟分频单元复位，并在时钟分频信号同步后，进行切换，避免由于产生毛刺导致系统失效或误操作，增强了系统稳定度。

图8示出了本发明实施例提供的时钟分频切换电路中复位模块的示例电路结构，为了便于说明，仅示出了与本发明相关的部分。

作为本发明一实施例，该复位模块241包括：

第一寄存器F1、第二寄存器F2、第三寄存器F3、第四寄存器F4、第一异或门XOR1、第二异或门XOR2以及第一或非门NOR1；

第一寄存器F1、第二寄存器F2的数据端D同时为复位模块241的输入端，第一寄存器F1、第二寄存器F2的时钟端CK分别为复位模块241的第一时钟端和第二时钟端，第三寄存器F3、第四寄存器F4的数据端D分别与第一寄存器F1、第二寄存器F2的输出端连接，第三寄存器F3、第四寄存器F4的时钟端CK分别与第一寄存器F1、第二寄存器F2的时钟端连接，第三寄存器F3的输出端为复位模块241的第一处理选择信号输出端、第四寄存器F4的输出端为复位模块241的第二处理选择信号输出端，分别与第一异或门XOR1、第二异或门XOR2的第一输入端连接，第一异或门XOR1、第二异或门XOR2的第二输入端同时为复位模块241的输入端，第一异或门XOR1、第二异或门XOR2的输出端分别与第一或非门NOR1的第一输入端、第二输入端连接，第一或非门NOR1的输出端为复位模块241的复位信号输出端。

图9示出了本发明实施例提供的时钟分频切换电路中延迟模块的示例电路结构，为了便于说明，仅示出了与本发明相关的部分。

作为本发明一实施例，该延迟模块242包括：

第一与门AND1、第二或非门NOR2、第五寄存器F5以及第一数据选择器MUX；

第一与门AND1和第二或非门NOR2的第一输入端同时为延迟模块242的第一输入端，第一与门AND1和第二或非门NOR2的第二输入端同时为延迟模块242的第二输入端，第一与门AND1的输出端与第五寄存器F5的置位端S连接，第二或非门NOR2的输出端与第五寄存器F5的复位端R连接，第五寄存器F5的输出端为延迟模块242的输出端与第一数据选择器MUX的选择端S连接，第一数据选择器MUX的第一数据输入端I1为延迟模块242的第三输入端，第一数据选择器MUX的第二数据输入端I2为延迟模块242的第四输入端，第一数据选择器MUX的输出端为延迟模块242的输出端。

在本发明实施例中，复位模块241的第一处理选择信号输出端与延迟模块242的第一输入端、第三输入端连接，将第一处理选择信号CLK_SEL_SYN1[M:0]的第M位数据CLK_SEL_SYN1[M]通过延迟模块242的第一输入端输入给延迟模块242，将第一处理选择信号CLK_SEL_SYN1[M:0]的第M-1至0位数据CLK_SEL_SYN1[M-1:0]通过延迟模块242的第三输入端输入给延迟模块242；

复位模块241的第二处理选择信号输出端与延迟模块242的第二输入端、第四输入端连接，将第二处理选择信号CLK_SEL_SYN2[M:0]的第M位数据CLK_SEL_SYN2[M]通过延迟模块242的第二输入端输入给延迟模块242，将第二处理选择信号CLK_SEL_SYN2[M:0]的第M-1至0位数据CLK_SEL_SYN2[M-1:0]通过延迟模块242的第四输入端输入给延迟模块242。

本发明实施例的另一目的在于提供一种采用上述时钟分频切换电路的时钟芯片。

本发明实施例通过切换控制单元在收到切换命令时，对时钟分频单元复位，并在时钟分频信号同步后，进行切换，避免由于产生毛刺导致系统失效或误操作，增强了系统稳定度。

以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种时钟分频切换电路，其特征在于，所述电路于其输入端接收时钟源，于其选择端接收选择信号，所述电路包括：

至少一时钟分频单元，用于对所述时钟源进行分频，输出基于所述时钟源的多个时钟分频信号，所述时钟分频单元的输入端为所述时钟分频切换电路的输入端；

切换控制单元，用于将所述时钟源作为时钟，在所述选择信号跳变时输出复位信号，以控制所述时钟分频单元复位，实现多个时钟分频信号同步，若对多个频差大的时钟分频信号进行切换时，以频率慢的时钟分频信号决定所述复位信号的输出时间，在频率慢的时钟分频信号完成同步以后，所述复位信号退出复位状态，并对所述选择信号进行延迟处理，在所述复位信号停止输出后输出选择延迟信号，所述切换控制单元的输入端为所述时钟分频切换电路的选择端，所述切换控制单元的时钟端同时为所述时钟分频切换电路的输入端，所述切换控制单元的复位输出端与所述时钟分频单元的复位端连接；

选择单元，用于根据所述选择延迟信号对同步后的时钟分频信号进行切换，所述选择单元的输入端与所述时钟分频单元的输出端连接，所述选择单元的控制端与所述切换控制单元的选择延迟信号输出端连接。

2.如权利要求1所述的电路，其特征在于，所述时钟源和所述时钟分频单元为多个，具体为：

第一时钟分频单元，用于对第一时钟源进行分频，输出基于第一时钟源的多个分频时钟信号，所述第一时钟分频单元的输出端与所述选择单元的第一输入端连接；

第二时钟分频单元，用于对第二时钟源进行分频，输出基于第二时钟源的多个分频时钟信号，所述第二时钟分频单元的输出端与所述选择单元的第二输入端连接；

所述切换控制单元的第一时钟端、第二时钟端分别与所述第一时钟分频单元、所述第二时钟分频单元的输入端连接，所述切换控制单元的复位输出端同时与所述第一时钟分频单元和所述第二时钟分频单元的复位端连接。

3.如权利要求2所述的电路，其特征在于，所述电路还包括：

第三时钟分频单元，用于对第三时钟源进行分频，输出基于第三时钟源的多个分频时钟信号，所述第三时钟分频单元的输出端与所述选择单元的第三输入端连接；

所述切换控制单元的第三时钟端与所述第三时钟分频单元的输入端连接，所述切换控制单元的复位输出端与所述第三时钟分频单元的复位端连接。

4.如权利要求1所述的电路，其特征在于，所述切换控制单元包括：

复位模块，用于根据所述时钟源和所述选择信号生成复位信号和处理选择信号，所述复位模块的输入端为所述切换控制单元的输入端，所述复位模块的时钟端为所述切换控制单元的时钟端，所述复位模块的复位信号输出端为所述切换控制单元的复位输出端；

延迟模块，用于根据所述处理选择信号生成选择延迟信号，所述延迟模块的输入端与所述复位模块的处理选择信号输出端连接，所述延迟模块的输出端为所述切换控制单元的选择延迟信号输出端。

5.如权利要求2所述的电路，其特征在于，所述切换控制单元包括：

复位模块，用于根据所述时钟源和所述选择信号生成复位信号和处理选择信号，所述复位模块的输入端为所述切换控制单元的输入端，所述复位模块的第一时钟端为所述切换控制单元的第一时钟端，所述复位模块的第二时钟端为所述切换控制单元的第二时钟端，所述复位模块的复位信号输出端为所述切换控制单元的复位输出端，所述复位模块还包括第一处理选择信号输出端和第二处理选择信号输出端；

延迟模块，用于根据所述处理选择信号生成选择延迟信号，所述延迟模块的第一输入端和第三输入端与所述复位模块的第一处理选择信号输出端连接，所述延迟模块的第二输入端和第四输入端与所述复位模块的第二处理选择信号输出端连接，所述延迟模块的输出端为所述切换控制单元的选择延迟信号输出端。

6.如权利要求5所述的电路，其特征在于，所述复位模块包括：

第一寄存器、第二寄存器、第三寄存器、第四寄存器、第一异或门、第二异或门以及第一或非门；

所述第一寄存器、所述第二寄存器的数据端同时为所述复位模块的输入端，所述第一寄存器、所述第二寄存器的时钟端分别为所述复位模块的第一时钟端和第二时钟端，所述第三寄存器、所述第四寄存器的数据端分别与所述第一寄存器、所述第二寄存器的输出端连接，所述第三寄存器、所述第四寄存器的时钟端分别与所述第一寄存器、所述第二寄存器的时钟端连接，所述第三寄存器的输出端为所述复位模块的第一处理选择信号输出端、所述第四寄存器的输出端为所述复位模块的第二处理选择信号输出端，所述第三寄存器的输出端、所述第四寄存器的输出端分别与所述第一异或门、所述第二异或门的第一输入端连接，所述第一异或门、所述第二异或门的第二输入端同时为所述复位模块的输入端，所述第一异或门、所述第二异或门的输出端分别与所述第一或非门的第一输入端、第二输入端连接，所述第一或非门的输出端为所述复位模块的复位信号输出端。

7.如权利要求5所述的电路，其特征在于，所述延迟模块包括：

第一与门、第二或非门、第五寄存器以及第一数据选择器；

所述第一与门和所述第二或非门的第一输入端同时为所述延迟模块的第一输入端，所述第一与门和所述第二或非门的第二输入端同时为所述延迟模块的第二输入端，所述第一与门的输出端与所述第五寄存器的置位端连接，所述第二或非门的输出端与所述第五寄存器的复位端连接，所述第五寄存器的输出端为所述延迟模块的输出端与所述第一数据选择器的选择端连接，所述第一数据选择器的第一数据输入端为所述延迟模块的第三输入端，所述第一数据选择器的第二数据输入端为所述延迟模块的第四输入端，所述第一数据选择器的输出端为所述延迟模块的输出端。

8.一种时钟芯片，其特征在于，所述时钟芯片包括如权利要求1至7任一项所述的时钟分频切换电路。