CN101018049B - 延迟锁相回路 - Google Patents
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Abstract
一种延迟锁相回路，包括：第一延迟线，根据控制信号延迟时钟信号以产生第一延迟信号；第二延迟线，接收上述第一延迟信号，根据上述控制信号延迟上述第一延迟信号以产生第二延迟信号；反相器，将时钟信号反向180度以产生反向信号；相位检测器，比较上述第二延迟信号与反向信号的相位，以产生相位控制信号；计数控制器，接收上述相位控制信号来产生上述控制信号，以控制上述第二延迟信号与反向信号的相位趋于一致；以及除法器，对上述时钟信号进行除法操作以产生参考时钟信号给上述计数控制器；其中，上述第一延迟线包括：解码器、第一延迟矩阵、第二延迟矩阵以及多工器。
Description
技术领域
本发明是有关于一种延迟锁相回路(Delay Lock Loop，DLL)，特别是有关于一种具有低功耗延迟线的延迟锁相回路。
背景技术
近几年来超大型集成电路(Very Large Scale Integrated Circuits，VLSI)的速度与性能与日俱增，各集成电路所需要的参考时钟信号要求也就越来越高，因此电路设计者将高速数字电路设计的重点放在抑制时钟误差(clockskew)及时钟抖动(clock jitter)上。因此延迟锁相回路(Delay LockLoop，DLL)和锁相回路(Phase Locked Loop，PLL)被广泛地应用于一些高速数字电路上，例如：微处理器(microprocessors)、存储器接口(memoryinterfaces)、通讯集成电路芯片(communication IC)。其中由于延迟锁相回路容易设计及稳定的特性，因此延迟锁相回路广泛地使用在时钟误差校正上。然而，芯片已朝高度集成及高速操作的方向发展，因此芯片越来越耗能，如何减少芯片内各电路元件的耗能，也就越来越重要。
发明内容
有鉴于此，本发明提供一种延迟锁相回路，包括：第一延迟线，根据控制信号延迟时钟信号以产生第一延迟信号；第二延迟线，接收上述第一延迟信号，根据上述控制信号延迟上述第一延迟信号以产生第二延迟信号；反相器，将时钟信号反向180度以产生反向信号；相位检测器，比较上述第二延迟信号与反向信号的相位，以产生相位控制信号；计数控制器，接收上述相位控制信号来产生上述控制信号，以控制上述第二延迟信号与反向信号的相位趋于一致；以及除法器，对上述时钟信号进行除法操作以产生参考时钟信号给上述计数控制器；其中，上述第一延迟线包括：解码器，接收控制信号以产生延迟控制信号、电源控制信号和选择输出控制信号；第一延迟矩阵，接收时钟信号和上述延迟控制信号，并根据上述延迟控制信号延迟上述时钟信号以输出第一延迟矩阵时钟信号；第二延迟矩阵，接收上述电源控制信号、 上述第一延迟矩阵时钟信号和上述延迟控制信号，并根据上述电源控制信号关闭或启动上述第二延迟矩阵，其中上述第二延迟矩阵包括串接的多个延迟装置，当上述第二延迟矩阵为启动状态时，上述第二延迟矩阵的上述延迟装置根据上述延迟控制信号延迟上述第一延迟矩阵时钟信号以输出第二延迟矩阵时钟信号；以及多工器，接收上述选择输出控制信号、上述第一延迟矩阵时钟信号和上述第二延迟矩阵时钟信号，并根据上述选择输出控制信号选择上述第一延迟矩阵时钟信号或上述第二延迟矩阵时钟信号以输出第一延迟信号。
附图说明
图1是显示根据本发明一实施例的延迟锁相回路；
图2是显示根据本发明另一实施例的延迟线；
图3是显示根据本发明另一实施例的延迟矩阵；以及
图4是显示根据本发明另一实施例的延迟矩阵。
[主要元件标号说明]
100：延迟锁相回路
110：第一延迟线
120：第二延迟线
130：相位检测器
140：计数控制器
150：反向器
160：除法器
170：多工器
172：控制信号
200：延迟线
210、220、230、240：延迟矩阵
211～218、401～408：延迟装置
219：时钟接收端
250：解码器
260：多工器
411：接收端
412：输出端
CLKa1、CLKa2、CLKa3、CLKa4：延迟矩阵时钟信号
CLK1、CLK2：时钟信号
CLK3：延迟信号
CLKR：参考时钟信号
CLKOUT：时钟输出端
CNT：控制信号
DEC：选择输出控制信号
FBCLK：延迟信号
REVCLK：反相信号
PDB：电源控制信号
SE0～SE7、SW0～SW7：开关
SEL：延迟控制信号
up：相位控制信号
具体实施方式
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：
图1是显示根据本发明一实施例的延迟锁相回路100。延迟锁相回路100包括第一延迟线110、第二延迟线120、相位检测器130、计数控制器140、反向器150、除法器160以及多工器170。多工器170接收两时钟信号CLK1和CLK2，并根据控制信号172决定输出时钟信号CLK1和CLK2的一者给反向器150、除法器160和第一延迟线110。以下以多工器170输出时钟信号CLK1为例，反向器150会反相时钟信号CLK1 180度以输出反相信号REVCLK至相位检测器130。第一延迟线110根据控制信号CNT延迟时钟信号CLK1一延迟时间以输出延迟信号CLK3至第二延迟线120。同理，第二延迟线120根据控制信号CNT延迟延迟信号CLK3一延迟时间以输出延迟信号FBCLK至相位检测器130，因此延迟信号FBCLK和时钟信号CLK1的相位差为180度。相位检测器130会比较延迟信号FBCLK和反相信号REVCLK的相位。另外，除法器160将时钟信号CLK1除于一数值(例如4)以产生参考时钟信号CLKR给计数控制器140作为计数控制器140的参考时钟。
当延迟信号FBCLK的相位超前反相信号REVCLK的相位时，也就是延迟信号FBCLK比反相信号REVCLK快的时候，相位检测器130会输出相位控制信号up为1，计数控制器140会增加计数值(n＝n+1)。因此，当计数控制器140的计数值增加时，第一延迟线110和第二延迟线120会增加延迟时间来延迟时钟信号CLK1使延迟信号FBCLK的相位和反相信号REVCLK的相位趋于一致。当延迟信号FBCLK的相位落后反相信号REVCLK的相位时，也就是延迟信号FBCLK比反相信号REVCLK慢的时候，相位检测器130会输出相位控制信号up为0，计数控制器140会减少计数值(n＝n-1)。因此，当计数控制器140的 计数值减少时，第一延迟线110和第二延迟线120会减少延迟时间来延迟时钟信号CLK1使延迟信号FBCLK的相位和反相信号REVCLK的相位趋于一致。最后，延迟锁相回路100会达到稳定的状态，延迟信号FBCLK的相位和反相信号REVCLK的相位会相同，其中第一延迟线110和第二延迟线120各产生90度相位差。
图2是显示根据本发明另一实施例的延迟线200，延迟线200包括解码器250、第一延迟矩阵210、第二延迟矩阵220、第三延迟矩阵230、第四延迟矩阵240和多工器260。根据本发明一实施例，延迟线200可以是图1的第一延迟线110或第二延迟线120。另外，延迟线200不局限于四个延迟矩阵，延迟线200可以是由一个或多个延迟矩阵所组成。
以下说明是将延迟线200为第一延迟线110来说明，并且以多工器170输出时钟信号CLK1为例，第一延迟线110根据控制信号CNT延迟时钟信号CLK1一延迟时间，并根据电源控制信号PDB以决定是否开启或关闭第二延迟矩阵220、第三延迟矩阵230和第四延迟矩阵240以减少功率消耗。
解码器250接收控制信号CNT以产生延迟控制信号SEL、电源控制信号PDB和选择输出控制信号DEC。第一延迟矩阵210从时钟接收端219接收时钟信号CLK1和接收延迟控制信号SEL，并根据延迟控制信号SEL延迟时钟信号CLK1以输出第一延迟矩阵时钟信号CLKa1至多工器260和第二延迟矩阵220。第二延迟矩阵220接收电源控制信号PDB、第一延迟矩阵时钟信号CLKa1和延迟控制信号SEL，并且第二延迟矩阵220根据电源控制信号PDB关闭或启动。当第二延迟矩阵220为启动状态时，第二延迟矩阵220根据延迟控制信号SEL延迟第一延迟矩阵时钟信号CLKa1以输出第二延迟矩阵时钟信号CLKa2至多工器260和第三延迟矩阵230。第三延迟矩阵230接收电源控制信号PDB、第二延迟矩阵时钟信号CLKa2和延迟控制信号SEL，并且第三延迟矩阵230根据电源控制信号PDB关闭或启动。当第三延迟矩阵230为启动状态时，第三延迟矩阵230根据延迟控制信号SEL延迟第二延迟矩阵时钟信号CLKa2以输出第三延迟矩阵时钟信号CLKa3至多工器260和第四延迟矩阵240。第四延迟矩阵240接收电源控制信号PDB、第三延迟矩阵时钟信号CLKa3和延迟控制信号SEL，并且第四延迟矩阵240根据电源控制信号PDB关闭或启动。当第四延迟矩阵240为启动状态时，第四延迟矩阵240根据延迟控制信号SEL延迟第三延迟矩阵时钟信号CLKa3以输出第四延迟矩阵时钟信号CLKa4至多 工器260。
多工器260根据选择输出控制信号DEC选择输出第一延迟矩阵时钟信号CLKa1、第二延迟矩阵时钟信号CLKa2、第三延迟矩阵时钟信号CLKa3或第四延迟矩阵时钟信号CLKa4的一者至时钟输出端CLKOUT。由于第二延迟线120工作原理和第一延迟线110相同，因此不再这里赘述。
图3是显示根据本发明另一实施例的延迟矩阵210，延迟矩阵210包括八个延迟装置211～218和八个开关SE0～SE7。如图3所示，延迟矩阵210从时钟接收端219接收时钟信号CLK1或CLK2，并根据延迟控制信号SEL导通八个开关SE0～SE7的一者以控制延迟时钟信号CLK1或CLK2的延迟时间以输出第一延迟矩阵时钟信号CLKa1，其中各延迟装置211～218延迟一相同延迟单位时间。另外，延迟矩阵210不局限于八个延迟装置，延迟矩阵210可以是由一个或多个延迟装置所组成。
图4是显示根据本发明另一实施例的延迟矩阵400，延迟矩阵400可以应用于图2的第二延迟矩阵220、第三延迟矩阵230和第四延迟矩阵240。延迟矩阵400包括接收端411、输出端412、八个延迟装置401～408和八个开关SW0～SW7。如图4所示，以下以延迟矩阵400为第二延迟矩阵220为例，延迟矩阵400接收电源控制信号PDB、从接收端411接收第一延迟矩阵时钟信号CLKa1和接收延迟控制信号SEL，并根据电源控制信号PDB关闭或启动延迟装置401～408。当延迟矩阵400的延迟装置401～408为启动状态时，各延迟装置401～408分别延迟第一延迟矩阵时钟信号CLKa1一相同延迟时间，延迟矩阵400根据延迟控制信号SEL导通八个开关SW0～SW7的一者以控制延迟第一延迟矩阵时钟信号CLKa1的延迟时间以输出至输出端412。
本发明的延迟锁相回路100的延迟线200是根据控制信号CNT来决定延迟时钟信号一延迟时间，延迟线200的解码器250则根据控制信号CNT来产生对应的电源控制信号PDB以关闭不使用的延迟矩阵(例如：图2的第二延迟矩阵、第三延迟矩阵和第四延迟矩阵)以减少不必要的功率消耗，进而达到减少延迟锁相回路100的功率消耗。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。
Claims (8)
1.一种延迟锁相回路，包括：
第一延迟线，根据控制信号延迟时钟信号以产生第一延迟信号；
第二延迟线，接收上述第一延迟信号，根据上述控制信号延迟上述第一延迟信号以产生第二延迟信号；
反相器，将时钟信号反向180度以产生反向信号；
相位检测器，比较上述第二延迟信号与反向信号的相位，以产生相位控制信号；
计数控制器，接收上述相位控制信号来产生上述控制信号，以控制上述第二延迟信号与反向信号的相位趋于一致；以及
除法器，对上述时钟信号进行除法操作以产生参考时钟信号给上述计数控制器；
其中，上述第一延迟线包括：
解码器，接收控制信号以产生延迟控制信号、电源控制信号和选择输出控制信号；
第一延迟矩阵，接收时钟信号和上述延迟控制信号，并根据上述延迟控制信号延迟上述时钟信号以输出第一延迟矩阵时钟信号；
第二延迟矩阵，接收上述电源控制信号、上述第一延迟矩阵时钟信号和上述延迟控制信号，并根据上述电源控制信号关闭或启动上述第二延迟矩阵，其中上述第二延迟矩阵包括串接的多个延迟装置，当上述第二延迟矩阵为启动状态时，上述第二延迟矩阵的上述延迟装置根据上述延迟控制信号延迟上述第一延迟矩阵时钟信号以输出第二延迟矩阵时钟信号；以及
多工器，接收上述选择输出控制信号、上述第一延迟矩阵时钟信号和上述第二延迟矩阵时钟信号，并根据上述选择输出控制信号选择上述第一延迟矩阵时钟信号或上述第二延迟矩阵时钟信号以输出第一延迟信号。
2.根据权利要求1所述的延迟锁相回路，还包含前级多工器，接收第一时钟信号与第二时钟信号，以根据选择输入控制信号来选择其一输出作为上述时钟信号。
3.根据权利要求1所述的延迟锁相回路，其中上述第一延迟矩阵包括串接的多个延迟装置，上述第一延迟矩阵的上述延迟装置根据上述延迟控制信号延迟上述时钟信号以输出上述第一延迟矩阵时钟信号。
4.根据权利要求1所述的延迟锁相回路，其中上述第一延迟矩阵包括第一延迟装置和第二延迟装置，上述第一延迟装置延迟上述时钟信号一延迟单位时间以产生第一延迟时钟信号，并传送上述第一延迟时钟信号至上述第二延迟装置，上述第二延迟装置延迟上述第一延迟时钟信号上述延迟单位时间以产生第二延迟时钟信号。
5.根据权利要求4所述的延迟锁相回路，其中上述第一延迟矩阵根据上述延迟控制信号输出上述第一延迟时钟信号或上述第二延迟时钟信号至上述多工器和上述第二延迟矩阵。
6.根据权利要求5所述的延迟锁相回路，还包括第一开关和第二开关，上述延迟控制信号决定上述第一开关或上述第二开关的一者导通以输出上述第一延迟时钟信号或上述第二延迟时钟信号。
7.根据权利要求1所述的延迟锁相回路，其中上述第二延迟矩阵包括第三延迟装置和第四延迟装置，当上述第二延迟矩阵为启动状态时，上述第三延迟装置延迟上述第一延迟矩阵时钟信号一延迟单位时间以产生第三延迟时钟信号，并传送上述第三延迟时钟信号至上述第四延迟装置，上述第四延迟装置延迟上述第三延迟时钟信号上述延迟单位时间以产生第四延迟时钟信号。
8.根据权利要求7所述的延迟锁相回路，其中当上述第二延迟矩阵为启动状态时，上述第二延迟矩阵根据上述延迟控制信号输出上述第三延迟时钟信号或上述第四延迟时钟信号至上述多工器。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103825607A (zh) * | 2014-03-06 | 2014-05-28 | 龙芯中科技术有限公司 | 数字延时锁相环和调节数字延时锁相环的方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101923023B1 (ko) * | 2011-08-10 | 2018-11-28 | 에스케이하이닉스 주식회사 | 지연고정루프 |
| CN105099443B (zh) * | 2014-05-06 | 2018-05-25 | 群联电子股份有限公司 | 采样电路模块、存储器控制电路单元及数据采样方法 |
| US9397646B2 (en) * | 2014-09-17 | 2016-07-19 | Qualcomm Incorporated | Delay circuit |
| TWI665652B (zh) * | 2018-04-30 | 2019-07-11 | 瑞鼎科技股份有限公司 | 源極驅動器及其操作方法 |
| CN111200581B (zh) * | 2018-11-19 | 2022-08-16 | 北京华航无线电测量研究所 | 基于lvds总线的数据收发模块 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1494217A (zh) * | 2002-10-30 | 2004-05-05 | 联发科技股份有限公司 | 低稳态误差的锁相回路及其校正电路 |
| CN1741390A (zh) * | 2005-09-15 | 2006-03-01 | 威盛电子股份有限公司 | 可共用计数器的延迟锁定回路及相关方法 |
-
2007
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1494217A (zh) * | 2002-10-30 | 2004-05-05 | 联发科技股份有限公司 | 低稳态误差的锁相回路及其校正电路 |
| CN1741390A (zh) * | 2005-09-15 | 2006-03-01 | 威盛电子股份有限公司 | 可共用计数器的延迟锁定回路及相关方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103825607A (zh) * | 2014-03-06 | 2014-05-28 | 龙芯中科技术有限公司 | 数字延时锁相环和调节数字延时锁相环的方法 |
| CN103825607B (zh) * | 2014-03-06 | 2017-02-01 | 龙芯中科技术有限公司 | 数字延时锁相环和调节数字延时锁相环的方法 |
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