CN1741390A - 可共用计数器的延迟锁定回路及相关方法 - Google Patents
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Abstract
一种延迟锁定回路，用来延迟一输入时钟以锁定一延迟时钟。该延迟锁定回路包含有：一分频器，用来将该输入时钟的频率除以N以产生一分频讯号；多个延迟器，用来依据一计数值来延迟该输入时钟以于每一延迟器产生不同延迟的多个延迟时钟，其中该多个延迟器彼此串接；一相位检测器，耦接一最后延迟器，用来检测一最后延迟时钟与该输入时钟的相位转变；以及一计数器，耦接至该相位检测器以及该分频器，用来依据该最后延迟时钟与该输入时钟的相位转变来产生该计数值。
Description
技术领域
本发明涉及一种延迟锁定回路，特别是涉及一种可共用计数器的延迟锁定回路。
背景技术
延迟锁定回路(delay locked loop，DLL)是一种被普遍应用于计算机操作环境的电路结构，用来产生所需的时钟，而当计算机的运算时钟渐渐增加时，若要实施高速组件的设计，则低时钟偏移(low-skew)的时钟分布就会变的愈来愈重要。已知计算机系统中包含了可以和多种存储器以及输入/输出单元进行数据文换的处理器。以同步随机存取存储器(synchronousdynamic random access memory，SDRAM)为例，其应用在以管线方式传送到数据处理器，此时数据的传送速率大致上等于处理器的操作频率。在双倍数据传输速率(DDR)存储器的应用中，当一存储器时钟产生正缘(risingedge)或负缘(falling edge)时，双倍数据传输速率同步随机存取存储器(DDR SDRAM)会将数据输出到一存储器控制器(memory controller)。而用在存储器控制器中的延迟锁定回路被设计成依据存储器时钟来产生一延迟时钟以延迟存储器控制器锁定(latch)输入时钟的时序，这表示延迟锁定回路可提供一延迟量用来适当地偏移(shift)存储器时钟中原本的正缘或负缘，最后存储器控制器就能够将正确的数据储存于锁存装置(latchdevice)中。
请参阅图1，图1为已知延迟锁定回路(delay locked loop，DLL)100的功能方块图。延迟锁定回路100包含有一复用器(multiplexer，MUX)102、一分频器(frequency divider)104、一反向器(inverter)105、一相位检测器(phase detector)106、一计数器(counter)108、以及一延迟器(delay component)110。举例来说，延迟锁定回路100欲锁定一落后输入时钟90度(即和输入时钟正交)且频率为500MHz的延迟时钟，详细操作如下。
假设复用器102选择时钟CLK1当作输入时钟IN，其频率为1GHz，而输入时钟IN再经由反向器105反向产生一参考时钟REFCLK。延迟器110由许多路延迟链(delay chain)组成，每一路延迟链对应不同操作频带的输入时钟，换句话说，延迟器110可提供宽频的输入时钟应用，其应用为本领域所已知，简单说明如下。在此，延迟器110提供输入时钟CLK1一预定的延迟量dt，以输出一延迟时钟FBCLK。至于该使用哪一路延迟链则由一选择讯号SEL[1:0]选择，在此长度为2位的选择讯号SEL[1:0]可选择4路不同的延迟链，分别对应不同频率的输入时钟。相位检测器106接着比较延迟时钟FBCLK以及参考时钟REFCLK的相位，若是参考时钟REFCLK的相位超前于则触发一次上升讯号UP。上升讯号UP输入计数器108后待遇下一分频讯号CNTCLK4的边缘(可为上升缘或下降缘触发)即输出加1的计数值DCNT[7:0]。分频讯号CNTCLK4由分频器104产生，在此分频倍率为4，即分频讯号CNTCLK4的周期为输入时钟CLK1的4倍，然而分频的倍率并未受到限定，举例来说，分频倍率亦可为8或16倍。计数器108会不断上数，以控制延迟器110渐渐增加其延迟量dt，直至延迟器110输出的延迟时钟落后输入时钟180度为止。一旦延迟时钟落后输入时钟180度，已知延迟锁定回路100即进入锁定状态，此时再将输入时钟的频率由1GHz降至500MHz，则延迟时钟即落后输入时钟90度。此时延迟器的延迟时钟输出即为所需的落后输入时钟90度(即和输入时钟正交)且频率为500MHz的延迟时钟。
然而，由上述说明可知，已知延迟锁定回路每次欲产生所需延迟时钟时，皆需将输入时钟的工作频率(operating frequency)调高2倍(例如500MHz变成1GHz)，待锁定后输出落后180度的延迟时钟时，再重新输入实际操作频率(例如500MHz)的输入时钟，以得到所需落后输入时钟90度(即和输入时钟正交)的延迟时钟。上述的方法不但复杂耗时，且当输入时钟的操作频率操愈来愈高时，将输入时钟调高2倍频的操作也会愈来愈困难。另外，对于宽频的延迟器来说，由于具有多路延迟链，且计数器设计在使低频的延迟链正常操作，故当输入时钟增加时，对应于高频的延迟链由于和计数器不匹配，会有不正常操作的风险。换句话说，已知延迟锁定回路无法正常共享一计数器而不产生不正常操作的风险。
发明内容
有鉴于此，本发明的目的之一是提供一种无需将输入时钟的工作频率倍频且能共享一计数器而不会有不正常操作风险的延迟锁定回路。
为实现上述目的，本发明提供一种可共用计数器的延迟锁定回路用来延迟一输入时钟以锁定一延迟时钟。该延迟锁定回路包含有：一分频器，用来将该输入时钟的频率除以N以产生一分频讯号；多个延迟器，用来依据一计数值来延迟该输入时钟以于每一延迟器产生不同延迟的多个延迟时钟，其中该多个延迟器彼此串接；一相位检测器，耦接一最后延迟器，用来检测一最后延迟时钟与该输入时钟的相位转变；以及一计数器，耦接至该相位检测器以及该分频器，用来依据该最后延迟时钟与该输入时钟的相位转变来产生该计数值。
本发明还提供一种宽频的延迟器，用来依据一计数值来延迟一输入时钟以产生一延迟时钟。该宽频的延迟器包含有：一译码器，用来将该计数值作译码运算后输出一译码讯号；多个码检测器，用来依据该计数值来产生多个检测讯号；多个延迟链，耦接至该译码器以及该多个码检测器，用来依据该多个检测讯号以及该译码讯号来延迟该输入时钟以输出对应不同延迟量的多个暂时延迟时钟；一复用器，耦接至该译码器以及该多个延迟链，用来依据该译码器自该多个暂时延迟时钟中选出对应输入时钟频率的该延迟时钟；以及一输出缓冲器，耦接至该复用器，用来输出该延迟时钟。
本发明还提供一种延迟一输入时钟以锁定一延迟时钟的方法，其包含有：将该输入时钟的频率除以N以产生一分频讯号；依据一计数值来延迟该输入时钟以产生不同延迟的多个延迟时钟；检测一最后延迟时钟与该输入时钟的相位转变；以及依据该最后延迟时钟与该输入时钟的相位转变来产生该计数值；其中，锁定时该最后延迟时钟落后该输入时钟180度。
为了使本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并结合附图详细说明如下。
附图说明
图1为已知延迟锁定回路的功能方块图。
图2为本发明可共用计数器的延迟锁定回路的一实施例的功能方块图。
图3为图2所示延迟器的电路图。
附图符号说明
100、200 延迟锁定回路
102、202 复用器
104、204 分频器
105、205 反向器
106、206 相位检测器
108、208 计数器
110、210、212 延迟器
302 译码器
304、306、308、310 延迟链
312、313、314 码检测器
316 复用器
318 输出缓冲器
具体实施方式
图2为本发明可共用计数器的延迟锁定回路200的一实施例的功能方块图。延迟锁定回路200包含有一复用器(multiplexer，MUX)202、一分频器(frequency divider)204、一反向器(inverter)205、一相位检测器(phase detector)206、一计数器(counter)208、以及多个延迟器(delaycomponent)210、212。经由使用本发明改进的延迟器210、212，本发明延迟锁定回路200即可于宽频输入时钟的环境下共用计数器208而不会有不正常操作的风险，其细节留待后述。举例来说，延迟锁定回路200欲锁定一落后输入时钟90度(即和输入时钟正交)且频率为500MHz的延迟时钟，其操作如下。
假设复用器202选择时钟CLK1当作输入时钟IN，其频率为500MHz，而输入时钟IN再经由反向器205反向产生一参考时钟REFCLK。延迟器210以及212由许多路延迟链(delay chain)组成，每一路延迟链对应不同操作频带的输入时钟，详细的操作电路留待后述。在此，延迟器210与212共提供输入时钟IN一预定的延迟量dt，以输出一延迟时钟FBCLK2。至于延迟器210与212该使用哪一路延迟链则由一选择讯号SEL[1:0]选择，在此长度为2位的选择讯号SEL[1:0]可选择4路不同的延迟链，分别对应不同频率的输入时钟。相位检测器206接着比较延迟时钟FBCLK2以及参考时钟REFCLK的相位，若是参考时钟REFCLK的相位超前于则触发一次上升讯号UP。上升讯号UP输入计数器208后待遇下一分频讯号CNTCLK4的边缘(可为上升缘或下降缘)即输出加1的计数值DCNT[7:0]。分频讯号CNTCLK4由分频器204产生，在此分频倍率为4，然而分频的倍率同样亦未受限。计数器208会不断上数，以控制延迟器210与212所提供的延迟量dt渐渐增，直至延迟器212输出的延迟时钟落后输入时钟180度为止。一旦延迟时钟FBCLK1落后输入时钟180度，本发明延迟锁定回路200即进入锁定状态，此时延迟器210输出的延迟时钟FBCLK1即落后输入时钟90度。
由上述说明可知本发明延迟锁定回路200每次欲产生所需延迟时钟时，不必如已知延迟锁定回路仍需将输入时钟的工作频率调高2倍(例如500MHz变成1GHz)，而可直接将对应工作频率的输入时钟输入至本发明延迟锁定回路，待锁定后再自第一个延迟器(延迟器210)取出输出落后90度的延迟时钟即可(此时第二个延迟器落后输入时钟180度)。
以下详细说明本发明改良的延迟器210、212，其可于宽频输入时钟的环境下共用计数器208而不会发生不正常操作的风险的原理。同名组件延迟器210与212的电路组态完全相同，在此以延迟器210为例。
图3为图2所示延迟器210的电路图。延迟器210包含有一译码器(decoder)302、多个延迟链304、306、308、以及310、多个码检测器(codedetector)312、313、以及314、一复用器316、以及一输出缓冲器(outputbuffer)318。每一路延迟链对应不同操作频带的输入时钟，配置如下：延迟链304内有128个延迟单元，延迟链306内有64个延迟单元，延迟链308内有32个延迟单元，延迟链310内有16个延迟单元。换句话说，延迟链304至延迟链310对应由低频至高频的操作频带。请注意，每一路延迟链所对应的操作频带有别于其它路延迟链即可，在此由低至高频的排列方式仅为方便说明。另外，延迟链内的延迟单元个数则由其对应的操作频带决定，操作频带愈高，延迟单元的个数愈少，反之，操作频带愈低，延迟单元的个数愈多。
译码器302将输入的计数值DCNT[7:0]作译码运算后输出一译码讯号来控制各路延迟链将输入时钟IN作延迟以输出对应不同的延迟量的暂时延迟时钟，并控制复用器316自各路延迟链中选出一最适当的对应输入时钟工作频率的暂时延迟时钟再经由输出缓冲器318输出真正所需的延迟时钟。
由于计数器的计数值DCNT[7:0]和最低频的延迟链304(内有128个延迟单元)匹配，故其计数范围为0至127(以8个位表示)。然而其它延迟链(延迟链306、延迟链308、延迟链310)并未和计数器的计数值DCNT[7:0]匹配，因此会有不正常操作的可能性，举例来说，对延迟链306而言，由于其内仅有64个延迟单元，故当计数值DCNT[7:0]超过63时，对应的译码讯号在控制延迟链306输出延迟讯号时，会有溢位的问题发生。同理，对于延迟链308和延迟链310也同样会有溢位的问题。是以本发明改良的延迟器即加入多个码检测器312、313、以及314，用来辅助解决解碼在控制较高频的延迟链时会发生溢位的问题。举例来说，对延迟链306而言，当计数值DCNT[7:0]超过63时，码检测器312即输出一检测讯号以使对应的计数值DCNT[7:0]不断增加时，延迟链306的延迟时钟的延迟量反而渐渐减小，以解决溢位的问题。同理，码检测器313以及314则分别用来解决当延迟链308以及310发生计数溢位时的问题，以辅助译码器302在多路延迟链的情况下仍能正确控制每一路延迟链。
本发明延迟锁定回路欲产生所需延迟时钟时，不必先将输入时钟的工作频率调高2倍，可直接将处理该工作频率下的输入时钟。此外，对于具有多路延迟链的宽频延迟器来说，本发明延迟锁定回路亦可于不增加计数器个数的情况下，来共享一计数器并维持较高频延迟链的正常操作。
虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围的前提下可作若干的更动与润饰，因此本发明的保护范围以本发明的权利要求为准。
Claims (9)
1.一种延迟锁定回路，用来延迟一输入时钟以锁定一延迟时钟，该延迟锁定回路包含有：
一分频器，用来将该输入时钟的频率除以N以产生一分频讯号；
多个延迟器，用来依据一计数值来延迟该输入时钟以于每一延迟器产生不同延迟的多个延迟时钟，其中该多个延迟器彼此串接；
一相位检测器，耦接至该多个延迟器内最后串接的一最后延迟器，用来检测一最后延迟时钟与该输入时钟的相位转变；以及
一计数器，耦接至该相位检测器以及该分频器，用来依据该最后延迟时钟与该输入时钟的相位转变来产生该计数值；
其中，锁定时该最后延迟器产生的该最后延迟时钟落后该输入时钟180度。
2.如权利要求1所述的延迟锁定回路，其还包含有一第一复用器，耦接至该分频器、该相位检测器以及该多个延迟器，用来自多个不同频率的时钟择一当作该输入时钟。
3.如权利要求1所述的延迟锁定回路，其中该多个延迟器包含有一第一延迟器以及一第二多个延迟器，该第一延迟器产生的一第一延迟时钟落后该输入时钟90度，该第二延迟器产生的该最后延迟时钟落后该输入时钟180度；该第一延迟时钟即为该延迟锁定回路的输出。
4.如权利要求1所述的延迟锁定回路，其中该延迟器包含有：
一译码器，用来依据该计数值作译码运算后输出一译码讯号；
多个码检测器，用来依据该计数值来产生多个检测讯号；
多个延迟链，分别耦接至该译码器以及该多个码检测器，用来依据该多个检测讯号以及该译码讯号来延迟该输入时钟以输出对应不同延迟量的多个暂时延迟时钟；
一第二复用器，耦接至该译码器以及该多个延迟链，用来依据该译码讯号自该多个暂时延迟时钟中选出对应输入时钟频率的该延迟时钟；以及
一输出缓冲器，耦接至该第二复用器，用来输出该延迟时钟；
其中该多个延迟链中的一最低频延迟链依据该译码讯号来控制该输入时钟的延迟量以输出一最低频暂时延迟时钟，其它延迟链依据该译码讯号以及对应的多个检测讯号来控制该输入时钟的延迟量，其中当译码讯号将使各别延迟链发生溢位时，对应的检测讯号即影响或取代该译码讯号来进行控制。
5.一种宽频的延迟器，用来依据一计数值来延迟一输入时钟以产生一延迟时钟，该宽频的延迟器包含有：
一译码器，用来依据该计数值作译码运算后输出一译码讯号；
多个码检测器，用来依据该计数值来产生多个检测讯号；
多个延迟链，分别耦接至该译码器以及该多个码检测器，用来依据该多个检测讯号以及该译码讯号来延迟该输入时钟以输出对应不同延迟量的多个暂时延迟时钟；
一复用器，耦接至该译码器以及该多个延迟链，用来依据该译码讯号自该多个暂时延迟时钟中选出对应输入时钟频率的该延迟时钟；以及
一输出缓冲器，耦接至该复用器，用来输出该延迟时钟；
其中该多个延迟链中的一最低频延迟链依据该译码讯号来控制该输入时钟的延迟量以输出一最低频暂时延迟时钟，其它延迟链依据该译码讯号以及对应的多个检测讯号来控制该输入时钟的延迟量，其中当译码讯号将使各别延迟链发生溢位时，对应的检测讯号即取代该译码讯号来进行控制。
6.一种延迟一输入时钟以锁定一延迟时钟的方法，其包含有：
将该输入时钟的频率除以N以产生一分频讯号；
依据一计数值来延迟该输入时钟以产生不同延迟的多个延迟时钟；
检测一最后延迟时钟与该输入时钟的相位转变；以及
依据该最后延迟时钟与该输入时钟的相位转变来产生该计数值；
其中，锁定时该最后延迟时钟落后该输入时钟180度。
7.如权利要求6所述的方法，其还包含自多个不同频率的时钟择一当作该输入时钟。
8.如权利要求6所述的方法，其中该多个延迟时钟包含有一第一延迟时钟以及一最后延迟时钟，当锁定时，该第一延迟时钟落后该输入时钟90度，该最后延迟时钟落后该输入时钟180度，其中该第一延迟时钟即为该延迟锁定回路的输出。
9.如权利要求6所述的方法，其中延迟该输入时钟以产生任一延迟时钟的步骤还包含有：
将该计数值作译码运算后输出一译码讯号；
依据该计数值来产生多个检测讯号；
依据该多个检测讯号以及该译码讯号来延迟该输入时钟以输出对应不同延迟量的多个暂时延迟时钟；
依据该译码讯号自该多个暂时延迟时钟中选出对应输入时钟频率的该延迟时钟；以及
输出该延迟时钟；
其中一最低频暂时延迟时钟依据该译码讯号来控制该输入时钟的延迟量后输出，其它暂时延迟时钟依据该译码讯号以及对应的多个检测讯号来控制该输入时钟的延迟量后输出。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101018049B (zh) * | 2007-02-14 | 2011-04-13 | 威盛电子股份有限公司 | 延迟锁相回路 |
| CN108551342A (zh) * | 2018-03-20 | 2018-09-18 | 上海集成电路研发中心有限公司 | 一种具有宽频率输入范围的延迟锁相环 |
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Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW429686B (en) * | 1998-05-12 | 2001-04-11 | Mitsubishi Electric Corp | Circuit and method for generating clock |
| CN1120572C (zh) * | 2000-02-12 | 2003-09-03 | 威盛电子股份有限公司 | 使用锁相环路调校的延迟装置及其调校方法 |
| TW465187B (en) * | 2001-01-11 | 2001-11-21 | Via Tech Inc | Phase detecting apparatus |
| TW558872B (en) * | 2002-05-21 | 2003-10-21 | Via Tech Inc | Delay-locked loop device and method for generating clock signal |
| US6788124B1 (en) * | 2002-10-31 | 2004-09-07 | Xilinx, Inc. | Method and apparatus for reducing jitter in a delay line and a trim unit |
| CN2596675Y (zh) * | 2002-12-25 | 2003-12-31 | 上海贝岭股份有限公司 | 全数字锁相环 |
-
2005
- 2005-09-15 CN CNB2005101039118A patent/CN100376081C/zh active Active
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101018049B (zh) * | 2007-02-14 | 2011-04-13 | 威盛电子股份有限公司 | 延迟锁相回路 |
| CN108551342A (zh) * | 2018-03-20 | 2018-09-18 | 上海集成电路研发中心有限公司 | 一种具有宽频率输入范围的延迟锁相环 |
| CN111147075A (zh) * | 2018-11-05 | 2020-05-12 | 爱思开海力士有限公司 | 相位检测电路及包括其的时钟发生电路和半导体装置 |
| CN111147075B (zh) * | 2018-11-05 | 2023-09-12 | 爱思开海力士有限公司 | 相位检测电路及包括其的时钟发生电路和半导体装置 |
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| Publication number | Publication date |
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