CN1747327A - 锁定延迟时钟脉冲的抗时钟脉冲抖动的延迟锁定回路及方法 - Google Patents

Abstract

一种延迟锁定回路，用来延迟一参考时钟脉冲以锁定一延迟时钟脉冲。延迟锁定回路包含有：一时钟脉冲除频器，用来将参考时钟脉冲的频率除以N以产生一除频时钟脉冲；一可程序化延迟电路，耦接到时钟脉冲除频器，用来延迟除频时钟脉冲以产生延迟时钟脉冲；一180度相位检测器，耦接到可程序化延迟电路，用来检测被延迟时钟脉冲中一相位转变；以及一延迟锁定回路控制器，耦接到可程序化延迟电路以及180度相位检测器，用来程序化可程序化延迟电路以根据相位转变来锁定延迟时钟脉冲。本发明的有益效果在于，时钟脉冲除频器让一除频时钟脉冲有一较长的时钟脉冲周期以及较低的频率，进而减轻时钟脉冲抖动的影响。

Description

锁定延迟时钟脉冲的抗时钟脉冲抖动的延迟锁定回路及方法

技术领域

本发明涉及一种延迟锁定回路以及相关方法，具体的讲是一种抗时钟脉冲抖动的数字延迟锁定回路(jitter-resistive digital DLL circuit)以及方法，通过检测一相位转变来延迟一参考时钟脉冲以锁定一延迟时钟脉冲。

背景技术

延迟锁定回路(DLL)是一种被普遍应用于计算机操作环境的电路架构，用来产生所需的时钟脉冲，而当计算机的运算时钟脉冲逐渐增加时，若要实施高速元件的设计，则低时钟脉冲偏移(low-skew)的时钟脉冲分布就会变的愈来愈重要。现有计算机系统中包含了可以和多种存储器以及输入/输出单元进行数据交换的处理器。以同步随机存取存储器(synchronous dynamic random access memory，SDRAM)为例，其应用在以管线方式传送数据到处理器时，此时，数据的传送速率便可大致上等于处理器的操作频率。

在双倍传输速率(DDR)存储器的应用中，当一存储器时钟脉冲产生上升沿(rising edge)或下降沿(falling edge)时，一双倍传输速率同步随机存取存储器(DDR SDRAM)会将数据输出到一存储器控制器(memory controller)，然而，存储器控制器中的延迟锁定回路根据存储器时钟脉冲来产生一延迟时钟脉冲，用来延迟存储器控制器锁定(latch)输入数据的时序，这表示延迟锁定回路可提供一延迟量用来适当地偏移(shift)存储器时钟脉冲中原本的上升沿或下降沿，最后，存储器控制器就能够将正确的数据储存于拴锁装置(latch device)中。

图1为现有数字延迟锁定回路(digital DLL)10的功能方块图。延迟锁定回路10包含有一具有多个延迟单元13串联而成的延迟线(delay line)12、一360度相位检测器(360°phase detector)14以及一延迟锁定回路控制器(DLLcontroller)16。每一个延迟单元13可用来提供一预定的延迟量dt，因此，如果在延迟线12中所有延迟单元13的个数为K，那么在输入时钟脉冲CLK_i上的延迟时间总共等于K乘以dt，接着，延迟时钟脉冲CLK_d以及输入时钟脉冲CLK_i会被传送到360度相位检测器14，最后，当现有360度相位检测器14连续两次检测到延迟时钟脉冲CLK_d以及输入时钟脉冲CLK_i之间对应180度的相位差(即相位转变)时，现有360度相位检测器14就会输出一通知信号S_c到延迟锁定回路控制器16。换句话说，通知信号S_c用于告知延迟锁定回路控制器16此时延迟时钟脉冲CLK_d的相位已落后输入时钟脉冲CLK_i的相位达360度，所以，延迟锁定回路控制器16会不断地程序化(program)每一个延迟单元13的延迟量dt以增加施加于输入时钟脉冲CLK_i的延迟总量，直到360度相位检测器14产生通知信号S_c为止。至于延迟锁定回路10的操作则于后详述。

图2为图1所示的延迟锁定回路10的操作时序简图。如前所述，延迟线12可提供一可程序化(programmable)的延迟量给输入时钟脉冲CLK_i，然后输出延迟时钟脉冲CLK_d。在时间t₁的时候，输入时钟脉冲CLK_i的上升沿输入到延迟线12，而通过延迟锁定回路控制器16产生的一适当的控制命令，延迟线12就可提供一延迟量dT₁给输入时钟脉冲CLK_i。因此，延迟时钟脉冲CLK_d的上升沿便会在时间t₂时通过延迟线12输出，由于360度相位检测器14还未产生通知信号S_c，因此延迟锁定回路控制器16就会控制延迟线12来逐渐地增加延迟量以延迟输入时钟脉冲CLK_i，如图2所示，时间t₃以及t₄之间对应延迟量dT₂(dT₂＞dT₁)，时间t₅以及t₆之间对应延迟量dT₃(dT₃＞dT₂)，以及时间t₇以及t₈之间对应延迟量dT₄(dT₄＞dT₃)。请注意，如果360度相位检测器14是由输入时钟脉冲CLK_i的上升沿所触发，则360度相位检测器14在时间t₁、t₃、t₅、t₇以及t₉所检测到的逻辑值分别为“0”，“0”，“0”，“0”以及“1”，因此，360度相位检测器14即会判断延迟时钟脉冲CLK_d以及输入时钟脉冲CLK_i两者之间在时间t₉时具有一个180度的相位差。

由于此时360度相位检测器还未产生通知信号S_c，因此前述的延迟锁定回路控制器16仍会持续地命令延迟线12去逐渐地增加延迟量给输入时钟脉冲CLK_i。如图2所示，在时间t₉以及t₁₀之间对应一延迟量dT₅(dT₅＞dT₄)，在时间t₁₁以及t₁₂之间对应一延迟量dT₆(dT₆＞dT₅)，以及于时间t₁₃以及t₁₄之间对应于一延迟量dT₇(dT₇＞dT₆)。如图所示，360度相位检测器14在时间t₁₁、t₁₃、t₁₅以及t₁₆所检测到的逻辑值分别为“1”，“1”，“1”以及“0”，因此360度相位检测器14就会判断出延迟时钟脉冲CLK_d以及输入时钟脉冲CLK_i在时间t₁₆时产生另一个180度的相位差。由于360度相位检测器14已连续两次检测到延迟时钟脉冲CLK_d以及输入时钟脉冲CLK_i之间180度的相位差，故360度相位检测器14就会触发通知信号S_c来告知延迟锁定回路控制器16。假设在延迟线12中延迟单元13的总数是K，以及输入时钟脉冲CLK_i的一个周期为T，则延迟线12以延迟量dT₈(其值为T)来延迟输入时钟脉冲CLK_i的设定便可控制每一个延迟单元13的单位延迟量为 。换句话说，在延迟锁定回路10成功地锁定相位落后输入时钟脉冲CLKi达360度的延迟时钟脉冲CLKd后，延迟线12内第N个延迟单元的输出相当于施加一个

的延迟量。

然而，图1内的延迟锁定回路lO并无法有效地抵抗由时钟脉冲抖动(jitter)所造成的影响。现有时钟脉冲抖动所涵盖的范围及项目包含有振幅的误差、相位的时序以及信号脉冲的宽度，此外，时钟脉冲抖动还可定义为“信号的周期/频率在原本理想的位置所发生的偏移”，而典型的时钟脉冲抖动是由电磁干扰以及与其它信号之间的串音效应(cross talk)所产生。影响延迟锁定回路10的时钟脉冲抖动效应造成了错误的延迟时钟脉冲，因此进一步导致延迟锁定回路10锁住一个错误的相位差。请参照图2，施加在延迟锁定回路10的时钟脉冲抖动效应会提早原本发生在时间t₁₁的下降沿的时序，因此，时钟脉冲抖动便造成360度相位检测器14在时间t’时便检测到一个180度的相位差，接着，时钟脉冲抖动便造成360就错误地触发通知信号S_c，结果每一个延迟单元l3便无法提供所需的延迟量，亦即

由于现有延迟锁定回路10内的延迟线12产生一个不适当的延迟时钟脉冲，因此造成使用延迟锁定回路10的应用装置无法正常地运作。

发明内容

因此本发明的主要目的之一在于，提供一种延迟锁定回路及相关方法，可产生一不受时钟脉冲抖动影响的延迟时钟脉冲，以解决上述问题。

本发明提供了：一种延迟锁定回路，用来延迟一参考时钟脉冲以锁定一延迟时钟脉冲。延迟锁定回路包含有一时钟脉冲除频器、一可程序化延迟电路、一180度相位检测器以及一延迟锁定回路控制器。时钟脉冲除频器用来将参考时钟脉冲的频率除以N以产生一除频时钟脉冲。可程序化延迟电路耦接到时钟脉冲除频器，用来延迟除频时钟脉冲以产生延迟时钟脉冲。180度相位检测器耦接到可程序化延迟电路，用来检测被延迟时钟脉冲的一相位转变。延迟锁定回路控制器耦接(electrically coupled)到可程序化延迟电路以及180度相位检测器，用来程序化可程序化延迟电路以根据相位转变锁定延迟时钟脉冲。

本发明还提供了：一种延迟锁定回路电路，用来延迟一参考时钟脉冲以锁定一除频时钟脉冲。延迟锁定回路电路包含有一可程序化延迟电路、一时钟脉冲除频器、一180度相位检测器以及一延迟锁定回路控制器。可程序化延迟电路用来延迟参考时钟脉冲以产生一延迟时钟脉冲。时钟脉冲除频器耦接到可程序化延迟电路，用来将延迟时钟脉冲的频率除以N以产生一除频时钟脉冲。180度相位检测器耦接到时钟脉冲除频器，用来检测由参考时钟脉冲产生的除频时钟脉冲的相位转变。延迟锁定回路控制器耦接到可程序化延迟电路以及180度相位检测器，用来程序化可程序化延迟电路以根据相位转变来锁定除频时钟脉冲。

本发明还提供了：一种延迟一参考时钟脉冲以锁定一延迟时钟脉冲的方法，其特征在于，包含有：将所述的参考时钟脉冲的频率除以N以产生一除频时钟脉冲；使用一延迟量来延迟所述的除频时钟脉冲以产生所述的延迟时钟脉冲；提供一180度相位检测器，并使用所述的180度相位检测器来检测所述的延迟时钟脉冲的一相位转变；以及程序化所述的延迟量以根据所述的相位转变来锁定所述的延迟时钟脉冲。

本发明还提供了：一种延迟一参考时钟脉冲以锁定一除频时钟脉冲的方法，其特征在于，包含有：使用一延迟量来延迟所述的参考时钟脉冲以产生一延迟时钟脉冲；将所述的延迟时钟脉冲的频率除以N以产生所述的除频时钟脉冲；提供一180度相位检测器，并使用所述的180度相位检测器来检测所述的除频时钟脉冲的一相位转变；以及程序化所述的延迟量以根据所述的相位转变来锁定所述的除频时钟脉冲。

本发明延迟锁定回路利用一时钟脉冲除频器以及一180度相位检测器的结合产生具有抗时钟脉冲抖动能力的效果。时钟脉冲除频器让一除频时钟脉冲有一较长的时钟脉冲周期以及较低的频率，进而减轻时钟脉冲抖动的影响，此外，180度相位检测器通过仅检测一次180度的相位差来进一步地降低时钟脉冲抖动的影响。这意味着在一个180度相位差被检测到后，如果发生严重的时钟脉冲抖动而使得下一上升沿或下降沿的时序偏移(shifting)，则上述时钟脉冲抖动并不会干扰到本发明延迟锁定回路的正常运作。

附图说明

图1为现有数字延迟锁定回路的功能方块图。

图2为图1所示的延迟锁定回路的操作时序简图。

图3为本发明数字延迟锁定回路的第一实施例的功能方块图。

图4为图3所示的180度相位检测器的电路图。

图5为图3所示的延迟锁定回路的操作时序简图。

图6为本发明数字延迟锁定回路的第二实施例的功能方块图。

延迟锁定回路10、20、38        延迟线12          延迟单元13

360度相位检测器14         时钟脉冲除频器22         可程序化延迟电路24

180度相位检测器26         多工器28                 D型触发器32、34

延迟锁定回路控制器16、30                           与门36

具体实施方式

图3为本发明数字延迟锁定回路(digital DLL)的第一实施例的功能方块图。延迟锁定回路20包含有一时钟脉冲除频器(clock divider)22、一可程序化延迟电路(programmable delay circuit)24、一180度相位检测器(180°phase detector)26、一多工器(multiplexer，MUX)28以及一延迟锁定回路控制器(DLL controller)30。通过图3所示的电路组态，本发明延迟锁定回路20便具有抵抗时钟脉冲抖动效应的功能，延迟锁定回路20的运作说明如下。一参考时钟脉冲CLK_r’被输入到时钟脉冲除频器20内，因此时钟脉冲除频器20便将参考时钟脉冲CLK_r’的频率除以一除频设定值D，最后产生一除频时钟脉冲CLK_n’，本实施例中，使用者可利用延迟锁定回路控制器30来指定除频设定值D以及传送除频设定值D给时钟脉冲除频器20，这意味着除频设定值D是可程序化的(programmable)且依据延迟锁定回路20的应用环境来加以设定。参考时钟脉冲CLK_r’的除频操作是本发明延迟锁定回路20能够抵抗时钟脉冲抖动的影响的部分原因，其详细的细节请见后述说明。

一般来说，除频操作是利用一计数器、一多工器以及一D型触发器(D-typeflip-flop，DFF)来加以实现。将参考时钟脉冲CLK_r’输入到一D型触发器的时钟脉冲输入端，以触发该D型触发器锁定其数据输入端所对应的逻辑值。计数器是用来计数参考时钟脉冲CLK_r’的时钟脉冲周期(clock cycle)，接下来，一计数值就和一阀值(例如除频设定值D)做比较。在该计数值等于该阀值之前，透过一多工器的选择，该D型触发器的一非反向(non-inverted)数据输出端的逻辑值会被回馈到D型触发器的数据输入节点；然而，如果该计数器值等于该阀值时，该多工器(multiplexer)接收该计数器触发的一选择信号，并在该选择信号被重置(reset)之前，将该D型触发器的反相(inverted)数据输出端的逻辑值回馈到数据输入端，此时，在非反向数据输出端锁定的逻辑值便有一位准转换(leveltransition)。换句话说，当由非反向数据输出端输出的信号在该计数值等于该阀值时就被触发一次而产生位准转换，因此便可产生所需的除频时钟脉冲CLK_n’。由于除频的操作程序为业界所现有，故在此不加以详述。

除频时钟脉冲CLK_n’接下来会被用来作为可程序化延迟电路24的输入信号，而可程序化延迟电路24用来依据一个延迟量(由延迟锁定回路控制器30所控制)来延迟输入的除频时钟脉冲CLK_n’。请注意，任何型式的可调整的延迟电路都可使用于本发明中，且延迟电路的实施为业界所现有；举例来说，图1内的现有延迟线12即可用做可调整延迟电路24，因此如何延迟一输入信号的细节在此不再详述。最后，可程序化延迟电路24便延迟除频时钟脉冲CLK_n’以形成一延迟时钟脉冲CLK_d’。

接下来，延迟时钟脉冲CLK_d’便输入至180度相位检测器26，在本实施例中，多工器28通过控制来选择参考时钟脉冲CLK_r’或除频时钟脉冲CLK_n’输入到180度相位检测器26。假设多工器28被控制来传送除频时钟脉冲CLK_n’到180度相位检测器26，当180度相位检测器26检测到延迟时钟脉冲CLK_d’的相位落后除频时钟脉冲CLK_n’达180度时，180度相位检测器26就会触发一通知信号S_c。图4为图3所示的180度相位检测器26的电路图。如图4所示，180度相位检测器26包含有二个D型触发器32、34以及一个与门(AND gate)36。D型触发器32、34被同一除频时钟脉冲CLK_n’的上升沿所触发，且D型触发器34储存先前纪录在D型触发器32的节点Q_n的逻辑值，由此可知，只有节点Q_n以及节点 Q_n-1的逻辑值同时为“1”时，通知信号S_c才会有一从“0”到“1”的位准转换，换句话说，当节点Q_n依序拴锁的两个逻辑值分别为“0”以及“1”时，与门36驱使通知信号S_c的逻辑准位变成“1”，接着，通知信号S_c因为产生位准转换而被触发。

请参阅图5，并且同时参照图3以及图4。图5为图3所示的延迟锁定回路20的操作时序图。在本实施例中，假设时钟脉冲除频器22所采用的除频设定值D等于2，如图5所示，除频时钟脉冲CLK_n’的周期为参考时钟脉冲CLK_r’周期的两倍。利用延迟锁定回路控制器30提供的适当控制，可程序化延迟电路24可提供一延迟量dT₁’给除频时钟脉冲CLK_n’，因此，被延迟时钟脉冲CLK_d’的上升沿通过可程序化延迟电路24在时间t₂输出。因为通知信号Sc’还未被与门36所触发，所以延迟锁定回路控制器30控制可程序化延迟电路24逐渐地增加施加于除频时钟脉冲CLK_n’的延迟量。如图5所示，在时间t₃以及t₄之间对应一延迟量dT₂’(dT₂’＞dT₁’)，在时间t₅以及t₆之间对应一延迟量dT₃’(dT₃’＞dT₂’)，在时间t₇以及t₈之间对应一延迟量dT₄’(dT₄’＞dT₃’)，在时间t₉以及t₁₀之间对应一延迟量dT₅’(dT₅’＞dT₄’)，以及在时间t₁₁以及t₁₂之间对应一延迟量dT₆’(dT₆’＞dT₅’)。如前所述，180度相位检测器26内的D型触发器32、34在除频时钟脉冲CLK_n’的上升沿时被触发，因此，拴锁在节点Q_n的逻辑值在时间t₁、t₃、t₅、t₇、t₉、t₁₁以及t₁₃时分别为“0”、“0”、“0”、“0”、“0”、“0”以及“1”。

在时间t₁₁时，节点Q_n锁定的逻辑值为“0”，以及节点Q_n-1锁定逻辑值为“0”(先前由节点Q_n于时间t₉时所锁定)。然而，在时间t₁₃时，节点Q_n锁定的逻辑值为“1”，以及节点Q_n-1锁定逻辑值为“0”(先前由节点Q_n于时间t₁₁所锁定)。接下来，一个反向节点(inverted node) Q_n-1锁定的逻辑值为”1”，如此一来，与门36因为同时输入的两个逻辑值均为“1”而输出逻辑值“1”，所以，与门36的输出使通知信号S_c’产生一从“0”到“1”的位准转换。因此，180度相位检测器26便判断延迟时钟脉冲CLK_d’以及除频时钟脉冲CLK_n’之间在时间t₁₃时具有180度的相位差。请注意，180度相位检测器能够通过一数字电路或一个模拟电路实现，此外，如果180度相位检测器中的电路为下降沿触发，则由“1”到“0”的位准转换也可用来检测180度的相位差，均属本发明的范畴。

在本实施例中，除频设定值D等于2。假设在可程序化延迟电路26内的延迟单元(未显示)的总数为M，以及参考时钟脉冲CLK_r’的一个周期是T。因此，产生一延迟量dT₆’来延迟除频时钟脉冲CLK_n’的设定，即可使得每一个延迟单元有一单位延迟量

(例如

)，换句话说，当延迟锁定回路20成功地锁住相位落后除频时钟脉冲CLK_n’达180度的延迟时钟脉冲CLK_d’后，第N个延迟单元的输出对应 的延迟量。请注意，上述被设定为2的除频设定值D仅为一实施例说明，并不代表除频设定值D仅能是2。

如果需要每一个延迟单元具有一个等于

的单位延迟量，则延迟单元M的数量以及除频设定值D需要适当地根据以下方程序来进行设定。

$\frac{T}{N}=\frac{D*T}{2*M}$ 方程式(1)

因此，根据方程式(1)，除频设定值D由下述方程式来决定。

$D=\frac{2*M}{N}$ 方程式(2)

如前所述，输入至180度相位检测器26的除频时钟脉冲CLK_n’是由图3所示的多工器28而来，然而，除了使用除频时钟脉冲CLK_n’，180度相位检测器26还可使用参考时钟脉冲CLK_r’，对于使用参考时钟脉冲CLK_r’的机制来说，若除频设定值D被设定为2，则180度相位检测器26在参考时钟脉冲CLK_r’经过每二个时钟脉冲周期就被触发一次。另外，180度相位检测器26可轻易地变更其电路设计而达到侦测延迟时钟脉冲下降沿的目的，由于如何变更电路设计为业界所现有，故在此不再详述；在此，不论是何种电路设计，只要可锁定一180度的相位差的电路均可用来实施本发明180度相位检测器26。

请注意，本实施例中，在延迟锁定回路控制器30收到被触发的通知信号S_c’之后，180度相位检测器26被重置以用来进行下一回的延迟锁定操作。另外，延迟锁定回路控制器30能够简单地由一状态机(state machine)来加以实施，以控制锁定延迟操作的全部流程，由于延迟锁定回路控制器是一种众所皆知的现有电路，故其细节不再详述。

图6为本发明数字延迟锁定回路的第二实施例的功能方块图。延迟锁定回路38的内部元件已于图3被提及，在本实施例中，相较于图3所示的延迟锁定回路20，时钟脉冲除频器20以及可程序化延迟电路22的位置相互交换，所以参考时钟脉冲CLK_r’便输入到可程序化延迟电路24。在这样的架构下，只有参考时钟脉冲CLK_r’可用作180度相位检测器26的触发信号，所以，图3所示的多工器28并未包含于延迟锁定回路38中。请注意，因为第二实施例的操作类似于第一实施例，为了简洁起见，细节部份便不再重复赘述。

本发明的有益效果在于，本发明延迟锁定回路的所有实施例皆具有可以抵抗时钟脉冲抖动的功效，其利用时钟脉冲除频器22以及180度相位检测器26的结合所产生的效果来达成。时钟脉冲除频器20让除频时钟脉冲CLK_n’/CLK_n”有一较长的时钟脉冲周期，而较长的时钟脉冲周期会尽量减缓时钟脉冲抖动的效应，例如除频时钟脉冲CLK_n’/CLK_n”会比高频的参考时钟脉冲CLK_r’更具有抗时钟脉冲抖动的效果。另一方面，180度相位检测器26还可通过仅检测一次180度相位差而进一步地降低时钟脉冲抖动的影响，这意味着在一个180度相位差被检测到之后，如果发生一严重的时钟脉冲抖动，则使下一上升沿或下降沿的时序产生偏移的时钟脉冲抖动并不会影响延迟锁定回路20或延迟锁定回路38的正常运作。

以上所述仅为本发明的较佳实施例，引用于说明本发明的保护范围，凡根据本发明全力要求输所做均等变化与修饰，都属与本发明的保护范围。

Claims (20)

1.一种延迟锁定回路，用来延迟一参考时钟脉冲以锁定一延迟时钟脉冲，其特征在于，延迟锁定回路包含有：

一时钟脉冲除频器，用来将所述的参考时钟脉冲的频率除以N以产生一除频时钟脉冲；

一可程序化延迟电路，耦接至所述的时钟脉冲除频器，用来延迟所述的除频时钟脉冲以产生所述的延迟时钟脉冲；

一180度相位检测器，耦接至所述的可程序化延迟电路，用来检测所述的延迟时钟脉冲的一相位转变；以及

一延迟锁定回路控制器，耦接至所述的可程序化延迟电路以及所述的180度相位检测器，用来程序化所述的可程序化延迟电路以根据所述的相位转变来锁定所述的延迟时钟脉冲。

2.如权利要求1所述的延迟锁定回路，其特征在于，还包含有一多工器，耦接至所述的时钟脉冲除频器以及所述的参考时钟脉冲，其中所述的多工器传送所述的参考时钟脉冲或所述的除频时钟脉冲作为所述的180度相位检测器的驱动时钟脉冲。

3.如权利要求2所述的延迟锁定回路，其特征在于，若所述的驱动时钟脉冲为所述的参考时钟脉冲，则所述的参考时钟脉冲的每N个周期即触发所述的180度相位检测器一次；

以及，若所述的驱动时钟脉冲为所述的除频时钟脉冲，则所述的除频时钟脉冲的每一周期即触发所述的180度相位检测器一次。

4.如权利要求1所述的延迟锁定回路，其特征在于，所述的180度相位检测器的驱动时钟脉冲为所述的除频时钟脉冲。

5.如权利要求4所述的延迟锁定回路，其特征在于，所述的180度相位检测器于所述的除频时钟脉冲的每一周期被触发一次。

6.如权利要求1所述的延迟锁定回路，其特征在于，所述的180度相位检测器的驱动时钟脉冲为所述的参考时钟脉冲。

7.如权利要求6所述的延迟锁定回路，其中所述的180度相位检测器在所述的参考时钟脉冲的每N个周期被触发一次。

8.一种延迟锁定回路，其特征在于，用来延迟一参考时钟脉冲以锁定一除频时钟脉冲，所述的延迟锁定回路包含有：

一可程序化延迟电路，用来延迟所述的参考时钟脉冲以产生一延迟时钟脉冲；

一时钟脉冲除频器，耦接至所述的可程序化延迟电路，用来将所述的延迟时钟脉冲的频率除以N以产生一除频时钟脉冲；

一180度相位检测器，耦接至所述的时钟脉冲除频器，用来检测所述的除频时钟脉冲的一相位转变；以及

一延迟锁定回路控制器，耦接至所述的可程序化延迟电路以及所述的180度相位检测器，用来程序化所述的可程序化延迟电路以根据所述的相位转变来锁定所述的除频时钟脉冲。

9.如权利要求8所述的延迟锁定回路，其特征在于，所述的180度相位检测器的驱动时钟脉冲为所述的参考时钟脉冲。

10.如权利要求9所述的延迟锁定回路，其特征在于，所述的180度相位检测器在所述的参考时钟脉冲的每N个周期被触发一次。

11.一种延迟一参考时钟脉冲以锁定一延迟时钟脉冲的方法，其特征在于，包含有：

将所述的参考时钟脉冲的频率除以N以产生一除频时钟脉冲；

使用一延迟量来延迟所述的除频时钟脉冲以产生所述的延迟时钟脉冲；

提供一180度相位检测器，并使用所述的180度相位检测器来检测所述的延迟时钟脉冲的一相位转变；以及

程序化所述的延迟量以根据所述的相位转变来锁定所述的延迟时钟脉冲。

12.如权利要求11所述的方法，其特征在于，还包含有选择所述的参考时钟脉冲或所述的除频时钟脉冲来作为所述的180度相位检测器的驱动时钟脉冲。

13.如权利要求12所述的方法，其特征在于，若所述的驱动时钟脉冲为所述的参考时钟脉冲，则所述的180度相位检测器在所述的参考时钟脉冲的每N个周期被触发一次；

以及，若所述的驱动时钟脉冲系为所述的除频时钟脉冲，则所述的180度相位检测器在所述的除频时钟脉冲的每一周期被触发一次。

14.如权利要求11所述的方法，其特征在于，所述的180度相位检测器的驱动时钟脉冲为所述的除频时钟脉冲。

15.如权利要求14所述的方法，其特征在于，所述的180度相位检测器于所述的除频时钟脉冲的每一周期被触发一次。

16.如权利要求11所述的方法，其特征在于，所述的180度相位检测器的驱动时钟脉冲为所述的参考时钟脉冲。

17.如权利要求16所述的方法，其特征在于，所述的180度相位检测器在所述的参考时钟脉冲的每N个周期被触发一次。

18.一种延迟一参考时钟脉冲以锁定一除频时钟脉冲的方法，其特征在于，包含有：

使用一延迟量来延迟所述的参考时钟脉冲以产生一延迟时钟脉冲；

将所述的延迟时钟脉冲的频率除以N以产生所述的除频时钟脉冲；

提供一180度相位检测器，并使用所述的180度相位检测器来检测所述的除频时钟脉冲的一相位转变；以及

程序化所述的延迟量以根据所述的相位转变来锁定所述的除频时钟脉冲。

19.如权利要求18所述的方法，其特征在于，所述的180度相位检测器的驱动时钟脉冲为所述的参考时钟脉冲。

20.如权利要求19所述的方法，其特征在于，所述的180度相位检测器在所述的参考时钟脉冲的每N个周期被触发一次。

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