CN1236239A - 数据传输设备 - Google Patents

数据传输设备 Download PDF

Info

Publication number
CN1236239A
CN1236239A CN99105857A CN99105857A CN1236239A CN 1236239 A CN1236239 A CN 1236239A CN 99105857 A CN99105857 A CN 99105857A CN 99105857 A CN99105857 A CN 99105857A CN 1236239 A CN1236239 A CN 1236239A
Authority
CN
China
Prior art keywords
clock
circuit
data
shift clock
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN99105857A
Other languages
English (en)
Inventor
福田和久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1236239A publication Critical patent/CN1236239A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
    • H04L27/14—Demodulator circuits; Receiver circuits
    • H04L27/144—Demodulator circuits; Receiver circuits with demodulation using spectral properties of the received signal, e.g. by using frequency selective- or frequency sensitive elements
    • H04L27/152—Demodulator circuits; Receiver circuits with demodulation using spectral properties of the received signal, e.g. by using frequency selective- or frequency sensitive elements using controlled oscillators, e.g. PLL arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Communication Control (AREA)

Abstract

一个相位检测/核对电路核对通过一个外部接口电路输入的接收串行数据的相位、由时钟分频器/校正器电路输出的接收数据移位时钟的相位、将接收数据移位时钟延迟1/4个接收数据移位时钟的周期而得到相位核对时钟的相位。对于相位核对,如果检测到能在数据传输电路中产生接收误差的相位误差,则输出时钟缩短或延长定时信号。例如,当分别输入了时钟缩短或延长定时信号时,接收时钟分频器/校正器电路执行校正,以便能缩短或延长所述接收数据移位时钟。结果,数据传输电路中的接收操作总能保持正常。

Description

数据传输设备
本发明涉及数据传输设备，该设备能实现与传输速率无关的时钟校正，并能实现普通的数据接收和数据传输的加速。
图1是一个方框图，它显示了在日本专利公开说明书No.S61-7756中所说明的常规的数据传输设备。在以下说明中，N表示一个说明了时钟分频比的整数，n表示一个说明了分频比上限的整数，该分频比上限是由数据传输设备的系统配置所确定的。
常规的数据传输设备包括一个数据传输电路101、一个外部接口电路102、一个传输时钟分频器电路103、一个接收时钟分频器电路104以及一个数据传送检测电路105。数据传输电路101具有一种能在接收数据移位时钟306的激励下接收输入到接收串行数据302上的数据的功能，还有一种能在接收数据移位时钟304的激励下向接收串行数据301传送数据的功能。数据传输电路101根据在该数据传输设备和在该数据传输设备的外部传输目标之间事先所确定的传输速率(基础时钟303的1/2)而输出一个分频比选择信号309(N=1到n)。外部接口电路102具有一种与该数据传输设备外部接口的接口功能。传输时钟分频器电路103和接收时钟分频器电路104根据所输入的分频选择信号309对基础时钟303进行分频，并输出传输数据移位时钟304和接收数据移位时钟306。该传输数据移位时钟304被输入到数据传输电路101的终端。接收数据移位时钟306被输入到数据传输电路101的终端。
如图2所示，接收时钟分频器电路104包括一个用来控制基础时钟303的输入的与门529、用于将基础时钟303分频的n阶连接的T型触发器517、用于选择由接收时钟分频器电路104所输出的接收数据移位时钟的n输入选择器519、以及一个用来计算接收时钟的数目的接收比特数计数器528。将n阶连接的T型触发器517设计为：如果接收时钟分频器电路的初始化信号310被输入到一个初始化终端RD，则该T型触发器被初始化。数据传送检测电路105包括一种功能，即如果检测到接收串行数据302上的数据传送时，就输出接收时钟分频器电路的初始化信号310。
接下来，将参照图3中的时序对常规的数据传输设备进行说明。图3显示了当接收数据移位时钟306被设置为基础时钟303的1/8时，处于接收状态下的接收时序。在接收状态时，有两种操作状态。当接收串行数据302上没有变化时，接收时钟分频器电路104仅对基础时钟303进行分频，并将该接收数据移位时钟306提供给数据传输电路101，由此，数据传输电路101在接收数据移位时钟306的上升沿到达的时刻锁存该接收串行数据302。
在接收串行数据302中存在变化时，数据传送检测电路105检测该数据传送，并输出接收时钟分频器电路的初始化信号310。接收时钟分频器电路104接收该接收时钟分频器电路的初始化信号310，并对时钟的分频进行一次性的初始化。此后，如果接收时钟分频器电路的初始化信号310消失了，则接收时钟分频器电路104再次开始对时钟的分频，并再次将接收数据移位时钟306提供给数据传输电路101，由此，数据传输电路101再次开始在接收数据移位时钟306的上升沿到来的时刻，锁存该接收串行数据。当在接收串行数据302中存在变化时，数据传输电路101的锁存时序总是被校正到接收串行数据302的比特长度的一个中间值。
图4显示了当接收数据移位时钟306被设置为基础时钟303的1/2时，处于接收状态下的操作时序。在设置时，在接收时钟分频电路的初始信号310的脉冲宽度的长度为基础时钟303的1/2周期，且接收数据移位时钟306为逻辑“1”时，如果初始化的实现是由于接收时钟分频器电路的初始信号310，则计数操作会在n阶连接的T型触发器517被初始化后所紧随的一个基础时钟303的上升沿被触发，反向地再次立即开始计数，还存在这样一种可能性，即不对接收数据移位时钟306进行分频。这即是，错误地产生了缩短时钟的时钟校正，并存在这样一种可能，即在数据传输电路101中不可能实现正常的接收操作。
为避免这种问题，如果将接收时钟分频器电路的初始化信号310的脉冲宽度延长到基础时钟303的一个周期的宽度，则会存在一种相反的可能性，即甚至是在由于接收时钟分频器电路的初始化信号310而实现了所述初始化的情况下，1/2时钟的上升沿时序也不会改变。这就是说，存在一种时钟不被校正的时序，以及存在这样一种可能性，即在数据传输电路101中不可能实现正常的接收操作。另外，如果接收时钟分频器电路的初始化信号310的脉冲宽度被延长为基础时钟303的一个周期的宽度，则在由于接收时钟分频器电路的初始化信号310而引起的初始化阶段，n阶连接的T型触发器517的停止期变得非常长，这样，就错误地产生了延长时钟的时钟校正，并丢失了接收数据的锁存时序，并且存在一种可能性，即在数据传输电路101中不可能实现正常的接收操作。
这些问题是由以下原因产生的。即，依据常规数据传输设备的配置，因为接收数据移位时钟的校正是由对分频器的初始化而实现的，所以，当接收数据移位时钟分频比相对于基础时钟显得较低时，不会根据分频操作的时序而进行初始化操作，也不会根据相对于接收数据为错误的时序中所产生的初始化操作而进行初始化操作，所以不能有效地执行所述时钟操作，也不能执行正常的接收操作。
尤其是，在如上所述的常规数据传输设备中，当提供给数据传输电路的接收数据移位时钟为基础时钟的1/2时，不能正常地对接收数据移位时钟分频器执行初始化，或是产生了时钟缩短操作或是产生了时钟延长操作，并以一种相对于接收数据为错误的时序将接收数据移位时钟提供给数据传输电路，这里存在一种可能性，即不能执行接收串行数据的正常接收操作，也不可能执行加速的数据传输。
本发明的目的是提供一个数据传输设备，通过实现与传送速率无关的时钟校正，这种设备既能实现正常的数据接收，也能实现传输速率的加速。
在一种依据本发明的数据传输设备中，外部接口电路向数据传输设备输出数据，该数据是作为接收数据从外部输入给数据传输设备的，而且，外部接口电路向数据传输设备的外部输出由数据传输设备传送来的传输数据。传输电路与移位时钟同步输出所输入的传输数据，并与移位时钟同步存储所输入的接收数据。延迟电路延迟所输入的接收移位时钟，并将其作为一个相位核对时钟而输出。相位检测/核对电路根据输入接收数据移位时钟的逻辑电平、核对接收数据移位时钟的相位的相位核对时钟以及所输入的接收数据的变化点而确定接收数据的变化期望部分。当接收数据变化点比接收数据移位时钟的相位要早时，相位检测/核对电路检测到有必要缩短接收数据移位时钟，并输出一个缩短了定时信号的时钟。当接收数据变化点比接收数据移位时钟要晚时，相位检测/核对电路检测到有必要延长接收数据移位时钟，并输出一个延长了定时信号的时钟。接收时钟分频器/校正器电路对所输入的来自该数据传输没备外部的基础时钟进行分频，以输出接收数据移位时钟。接收时钟分频器/校正器电路执行校正，这种校正例如可以是在输入一个时钟缩短定时信号时，缩短接收数据移位时钟，并将其输出。接收时钟分频器/校正器电路执行校正，这种校正例如可以是在输入一个时钟延长定时信号时，延长接收数据移位时钟，并将其输出。传输时钟分频器电路对输入到该数据传输设备的基础时钟进行分频，并输出该传输数据移位时钟。因此，时钟得到了与数据传输速率无关的校正。
在本发明中，将接收数据移位时钟和由延迟该接收数据移位时钟而得到的相位核对时钟输入到接收数据变化检测电路。这里提供了一个用于核对数据变化期望部分和由上述两个时钟所确定的接收数据变化点的电路。所提供的接收时钟分频器电路具有一个用来根据指示相位核对结果的信号，对接收数据移位时钟进行校正的电路。以时钟所得到的校正与数据传输速率无关的这一特点，既可实现普通的数据校正，也可实现数据传输的加速。
图1是一个显示了常期规数据传输设备的方框图；
图2是一个原理电路图，它显示了在常规数据传输设备中所用的接收时钟分频器电路104的细节；
图3是一个常规数据传输设备的时序图；
图4是一个常规数据传输设备的时序图；
图5是一个框图，它显示了依据本发明第一实施例的数据传输设备；
图6是一个原理电路图，它显示了第一实施例中所用的相位检测/核对电路201的细节；
图7是一个原理电路图，它显示了第一实施例中所用的时钟分频器/校正器电路202的细节；
图8是本发明实施例的时序图；
图9是本发明实施例的时序图；
图10是本发明实施例的时序图；
图11是本发明实施例的时序图；
图12是一个方框图，它显示了依据本发明第二实施例的一个数据传输设备；以及
图13是一个原理电路图，它显示了第二实施例中所用的第二时钟分频器/校正器电路204的细节。
接下来，将参照以下附图对本发明的最佳实施例进行说明。图5是一个方框图，它显示了本发明第一实施例的结构，图6是一个原理电路图，它显示了相位检测/核对电路201的具体构造，图7是一个原理电路图，它显示了时钟分频器/校正器电路202的具体构造。在这些附图中，N代表一个说明了时钟的分频比的整数，n代表一个显示了由系统配置所确定的分频比的上限的整数。
本发明实施例的数据传输设备包括一个数据传输电路101、一个外部接口电路102、一个传输时钟分频器电路103、相位检测/核对电路201、时钟分频器/校正器电路202以及延迟电路203。
数据传输电路101包括一种数据接收功能和一种数据传输功能，前者用于存储在接收数据移位时钟306的上升沿时输入到接收串行数据302上的数据，后者用于在传输数据移位时钟304的下降沿时将该数据输出到传输串行数据301。数据传输电路101根据在该数据传输设备和该数据传输设备的外部传输目标之间事先所确定的传输速率(基础时钟303的1/2)，输出分频比选择信号309(N=1到n)。
外部接口电路102包括一种与数据传输设备的外部接口的接口功能。传输时钟分频器电路103和接收时钟分频器/校正器电路202根据所输入的分频选择信号309，对基础时钟303进行分频，并输出传输数据移位时钟304和接收数据移位时钟306。
相位检测/核对电路201对接收串行数据302、接收数据移位时钟306以及相位核对时钟308进行核对；其中接收串行数据302是通过外部接口电路102从该设备的外部输入的；接收数据移位时钟306是由时钟分频器/校正器电路202输出的；而相位核对时钟308是用延迟电路203将接收数据移位时钟306延迟1/4个接收数据移位时钟306的周期，从而得到的。如果在相位核对时，由相位检测/核对电路201检测到具有在数据传输电路101中产生接收误差的可能性的相位差，则相位检测/核对电路201输出一个时钟缩短定时信号402或一个时钟延长定时信号403。
接收时钟分频器/校正器电路202根据所输入的时钟缩短定时信号402或时钟延长定时信号403而执行将接收数据移位时钟306缩短或延长的校正。根据这一结果，在数据传输电路101中所执行的接收操作总能正常地执行。即，时钟分频器/校正器电路202包括两种功能，一种是通过向时钟缩短定时信号402输入一个脉冲，从而实现缩短接收数据移位时钟306的校正；另一种功能是通过向时钟延长定时信号403输入一个脉冲，从而实现延长接收数据移位时钟306的校正。传输数据移位时钟304被输入到数据传输电路101的终端，而接收数据移位时钟306也被输入到数据传输电路101的另一个终端。
延迟电路203是一个延迟电路，它根据分频比选择信号309识别传输速率，并将接收数据移位时钟306延迟该传输速率的1/4比率，并将该延迟的时钟当作相位核对时钟308而输出。
如图6所示，相位检测/核对电路201通过接收数据移位时钟306和相位核对时钟308的逻辑电平的组合来确定接收串行数据302上的数据传送期望部分，并将数据传送期望部分与接收串行数据302的数据传送点进行核对。在本实施例中，在接收数据移位时钟306和相位核对时钟308的逻辑电平均为1的期间被确定为数据传送期望部分。这里所提供的相位检测/核对电路201具有D型触发器501、一个(n-2)阶连接的D型触发器502、一个T型触发器503、一个T型触发器504、一个T型触发器505、一个n输入选择器506、一个同门507、一个或非门509、一个与门510、一个与门511、一个与非门512和一个延迟电路513。D型触发器501和同门507是用于在产生了接收串行数据302的传送时，输出一个负逻辑短脉冲的电路。延迟电路513是一个延迟电路，用来确保这一脉冲的宽度。或非门508是一种用来将同门507的输出进行反向输出的门。T型触发器503是一种接收起始定时信号401的保持电路，用来在同门507的输出变为逻辑1时，输出逻辑1。接收数据移位时钟306被当作初始化信号输入到T型触发器503，并在接收操作开始后，在接收数据移位时钟306变为逻辑0时，T型触发器503的输出变为逻辑0。与门510是这样一种门，在接收数据移位时钟306为逻辑1以及相位核对时钟308为逻辑0，即数据传送检测的负逻辑脉冲是在数据传送期望部分之前从同门507输出的，该门输出逻辑1。T型触发器504是时钟缩短定时信号402的保持电路，用于在与门510的输出变为逻辑1时，输出逻辑1。与门511是这样一种门，在接收数据移位时钟306为逻辑0以及相位核对时钟308为逻辑0，即在数据传送期望部分之后才由同门507输出数据传送检测的负逻辑脉冲，该门输出逻辑1。T型触发器505是时钟延长定时信号403的保持电路，用于在与门511的输出变为逻辑1时，输出逻辑1。或非门509是这样一种门，用于在接收数据移位时钟306和相位核对时钟308都为逻辑0的期间输出逻辑1。(n-2)阶连接的D型触发器502是一种移位寄存器，用于将或非门509的移位为其输入数据，并将数据传送检测时钟305作为其移位时钟。n输入选择器506是这样一种选择器，用于根据输入到n输入选择器506的分频比选择信号309，从或非门509的输出和(n-2)阶连接的D型触发器502的输出中选择一个。n输入选择器506的输出被输入到与非门512。与非门512是这样一种门，用于由输入选择器506的逻辑1和数据传送检测时钟305的逻辑0而产生一个负逻辑脉冲，并用于输出T型触发器504和T型触发器505的初始化信号。
接下来，将参照图7，对本发明的时钟分频器/校正器电路202进行详细说明。这里所提供的时钟分频器/校正器电路202具有一个D型触发器514、一个T型触发器515、一个T型触发器516、n阶连接的T型触发器517、一个2输入选择器518、一个n输入选择器519、一个接收比特数计数器520、一个或门521、一个或门522、一个与门523、一个与门524和一个延迟电路525。D型触发器514是一个保持电路，用于在逻辑1被输入到接收起始定时信号401时，输出逻辑1，而且D型触发器514的输出作为一个对整体时钟分频器/校正器电路202的操作的允许信号。来自接收比特数计数器520的作为初始化信号的时钟分频器/校正器电路202的内部复位脉冲信号被输入到D型触发器514。当传输结束时，通过接收比特数计数器520所输出的复位脉冲信号，D型触发器514的输出变为逻辑0，因而整个时钟分频器/校正器电路202的操作停止。与门521、T型触发器515和与门523中的每一个都是这样一种电路，当N=1时，即在分频比选择信号309中选择了除以2时，并在逻辑1被输入到时钟缩短定时信号402或时钟延长定时信号403时，该电路将与门523的输出反向。2输入选择器518是一种选择基础时钟303或是基础时钟303的反向信号的选择器，其中选择信号是与门523的输出。与门524是一种门，用于在D型触发器514的输出为逻辑1期间，将数据传送检测时钟305作为一个计数时钟输出到n阶连接的T型触发器517。被输入到与门524的时钟延长定时信号403的反向信号作为由与门524输出的时钟的屏蔽信号。n阶连接的T型触发器517是具有计数时钟的分频器功能的电路，而n输入选择器519是这样一种电路，它根据输入到n输入选择器519中的分频比选择信号309，用来对n阶连接的T型触发器517中的每个触发器的输出进行选择，并输出接收数据移位时钟306。如果D型触发器514输出逻辑1，则允许接收比特数计数器520进行操作，它通过计算接收数据移位时钟306的数目，而检测传输是否已完成，并输出接收停止信号307和时钟分频器/校正器电路202的内部复位信号。T型触发器516和延迟电路525中的每一个都是用于在逻辑1被输入到时钟缩短定时信号402时，输出一个短脉冲的电路。或门522是这样一种门，它输入了T型触发器516的输出，并输入了由接收比特数计数器520输出的内部复位脉冲，来自或门522的输出作为n阶连接的T型触发器517中的每一个触发器的初始化信号。
接下来，将参照图5至图7同时还有图8至11的时序，对具有如上所述结构的本发明的数据传输设备的操作进行说明。在以下说明中，接收数据移位时钟306中的每一个都是基础时钟303的1/2。即，当N=1时分频比选择信号309是有效的，并由n输入选择器506和519选择N=1时的路径。逻辑1被输入到(N=1时的)与门523中分频比选择信号309的信号输入端，由T型触发器515输出的2输入选择器518的选择变为有效。
图8显示了当开始接收操作时的操作时序。相位检测/核对电路201中的XNOR门507在数据传送检测时钟305到达上升沿的时刻，对接收串行数据302和在D型触发器501中所保持的前一状态的接收串行数据302的逻辑电路进行比较，当它们不同时，同门507输出一个为逻辑0的传送检测脉冲。或非门508接收这一传送检测脉冲，并输出逻辑1，这样，接收起始定时信号401就被输出了。接收起始定时信号401被输入到时钟分频器/校正器电路202的延迟电路513。该延迟电路513输出逻辑1，则时钟分频器/校正电路202的内部进入运行状态。由于时钟分频器/校正器202进入了运行状态，与门524开始向n阶连接的T型触发器517输送计数时钟，接收数据移位时钟306被输出，因而数据传输电路101开始接收操作。
接收比特数计数器520开始对所接收的比特数进行计数，并向接收停止信号307输出逻辑0。在相位检测/核对电路201中，如果接收数据移位时钟306被输出，则接收起始定时信号401被初始化，如果接收停止信号307变为逻辑0，则或非门508的输出固定为逻辑0，而且停止了前端比特的检测功能。
图9显示了在没有产生接收数据移位时钟的校正时的一种接收操作时序。如图9所示，当在数据变化期望部分中产生了数据变化时，如果接收数据移位时钟306以及相位核对时钟308中的每一个都是逻辑1，则会产生由相位检测/核对电路201中的同门507输出的传送检测脉冲。这就是说，对于相位检测/核对电路201中的与门510，它判断出接收数据移位时钟306为逻辑0，并在相位核对时钟308为逻辑1的部分中不产生数据变化，在与门511中，它判断出在接收数据移位时钟306为逻辑1的部分不产生数据变化，并且相位核对时钟308为逻辑0。这样，在任何情况下都不会输出逻辑1，也不会产生时钟缩短定时信号402和时钟延长定时信号403。因此，在时钟分频器/校正器电路202中没有执行对接收数据移位时钟306的校正，时钟分频器/校正器电路202仅仅对基础时钟303进行分频，以输出接收数据移位时钟306，并将其提供给数据传输电路101。
图10显示了当产生了用来缩短接收数据移位时钟的校正时的操作时序。如图10所示，在接收数据移位时钟306为逻辑1并且相位核对时钟308为逻辑0的时期，如果产生了由时钟分频器/校正器电路202中的同门507所输出的传输检测脉冲，则相位检测/核对电路201中与门510将其作为数据变化期望部分之前的一个传送来检测，并输出逻辑1。凭借这一输出，在相位检测/核对电路201中的T型触发器504的输出变为逻辑1，并且时钟缩短定时信号402被输出。接下来，通过时钟分频器/校正器电路202中的或门521，将时钟缩短定时信号402输入到T型触发器515，而且T型触发器515的输出变为逻辑1。通过与门523，T型触发器515的输出被输入到2输入选择器518，而由该2输入选择器518所选的n阶连接的T型触发器517的计数时钟变为基础时钟303的反向时钟。做完上述操作之后，所产生的对n阶连接的T型触发器517的总计数要早1/2个基础时钟303的周期，即要早1/4个接收数据移位时钟306的周期，结果，接收数据移位时钟306被向缩短的方向校正。通过对用来缩短接收数据移位时钟306的校正，接收串行数据302的下一个数据变化点趋向接收数据移位时钟306和相位核对时钟308饿逻辑均为1的部分，即趋向数据变化期望部分。在数据变化检测时钟305、接收数据移位时钟306以及相位核对时钟308全都为逻辑0期间，由相位检测/核时电路201中的与非门512所产生的初始化信号将时钟缩短定时信号402清为逻辑0。
图11显示出当产生了用来延长接收数据时钟的校正时的操作时序。如图11所示，当在接收数据移位时钟306为逻辑0而且相位核对时钟308为逻辑1期间，产生了由时钟分频器/校正器电路202中的XNOR门507所输出的变化检测脉冲时，在相位检测/核对电路201中的与门511将其作为数据变化期望部分之后的一个变化来检测，并输出逻辑1。凭借这一输出，在相位检测/核对电路201中的T型触发器505的输出变为逻辑1，并且时钟延长定时信号403被输出。接下来，通过时钟分频器/校正器电路202中的或门521，时钟延长定时信号403被输入到T型触发器515，且T型触发器515的输出变逻辑1。通过与门523，T型触发器515的的输出被输入到2输入选择器518，而且由该2输入选择器518所选择的n阶连接的T型触发器517的计数时钟变为基础时钟303的反向时钟。时钟延长信号403被反向，并输入到与门524，并在时钟延长定时信号403为逻辑1的区间屏蔽计数时钟输出的输出。由此，对n阶连接的T型触发器517的总计数被暂停了1/2个基础时钟303的周期，即1/4个接收数据移位时钟306的周期，结果，接收数据移位时钟306被向着延长的方向修正。通过对用来延长接收数据移位时钟306的校正，接收串行数据302上的下一个数据变化点趋向接收数据移位时钟306和相位核对时钟308均为逻辑1的部分，即趋向数据变比期望部分。在数据变化检测时钟305、接收数据移位时钟306和相位核对时钟308均为逻辑0期间，由相位检测/核对电路201中的与非门512所产生的一个初始化信号，将时钟延长定时信号403清为逻辑0。
当选择1/4(N=2到n)个或更大一些的基础时钟303，作为接收数据移位时钟306的速率时，逻辑0被输入到与门523中的分频比选择信号(N=1)的信号输入端，并且由T型触发器515所输出的2输入选择器518的选择是无效的。当选择1/8(N=3到n)个或更大一些的基础时钟303，作为接收数据移位时钟306的速率时，相位检测/核对电路201中的或非门509检测接收数据移位时钟306和相位核对时钟308均为逻辑0的这样一段时间，并用(n-2)阶连接的D型触发器502对这一时间段进行计数，以延迟n输入选择器506的输出为逻辑1的时序，由此，时钟缩短定时信号402和时钟延长定时信号403中的每一个的脉冲宽度都被延长了。在本发明中，这种功能能实现在图10中和图11中一模一样的校正时序，并都与接收数据移位时钟306无关。
接下来，将参照图12以及图13中的接收时钟分频器/校正器电路204中的方框图原理电路图对本发明的第二实施例进行说明。在第二实施例的数据传输设备中，由第二接收时钟分频器/校正器电路204代替了接收时钟分频器/校正器。如图13所示，在第二接收时钟分频器/校正器电路204中，n阶连接的T型触发器517、n阶连接的T型触发器526、n输入选择519和n输入选择器527被彼此平行放置，一个第二延迟电路205被合并在第二接收时钟分频器/校正器电路204中。第二延迟电路205是一个将或门522和与门524中的每一个都延迟1/4个传输速率的双系统延迟电路，并将其输出提供给n阶连接的T型触发器526，用于产生相位核对时钟308。
由第二延迟电路205、n阶连接的T型触发器526和n输入选择器527的功能，将接收数据移位时钟306延迟1/4个传输速率而得到的时钟总是被输出到相位核对时钟308。与时钟输出相似，也是通过将接收数据移位时钟306延迟1/4个传输速率，以及在此之后，通过使用与接收数据移位时钟306相同的方法对相位核对时钟308的时钟进行校正，而实现了对相位核对时钟308的校正。由第二接收时钟分频器/校正器电路204输出的接收数据移位时钟306和相位核对时钟308不通过其它电路，而是被直接输入到相位检测/核对电路201。相位检测/核对电路201中的接收串行数据302的接收数据传送点的相位核对功能、接收数据移位时钟306和相位核对时钟308以及操作时序与第一实施例中的部分相同。
在第二实施例中，由于在接收数据移位时钟306和相位核对时钟308之间不存在电路，送到相位检测/核对电路201的两种时钟的传输延迟之间的差变小了。结果，正如第一实施例中所做的比较，其影响是可确保数据传送期望部分更稳定，并可增强相位核对的精确性。
如上所述，依据本发明的数据传输设备，当核对接收数据移位时钟和接收数据的传送点时，数据传送期望部分由接收数据移位时钟以及由该接收数据移位时钟所产生的相位核对时钟的逻辑电平来确定，这一部分和接收传送点被核对。因而，有可能校正接收数据移位时钟，而与该接收数据移位时钟的传输速率无关，因此，可实现正常的数据接收操作，还可实现正常的数据校正和加速的数据传输。

Claims (5)

1．一种数据传输设备，包括：
一种外部接口电路，用于向所述数据传输设备输出由该数据传输设备外部输入的作为接收数据的数据，并用于将来自所述数据传输设备的传输数据输出到该数据传输设备的外部；
一种传输电路，用于与一个移位时钟同步而输出所述输入传输数据，并用于与所述移位时钟同步而存储所述输入接收数据；
一个延迟电路，用于延迟输入接收移位时钟，并用于将其作为一个相位核对时钟而输出；
一个相位检测/核对电路，用于根据所述输入接收数据移位时钟和所述相位核对时钟的逻辑电平，来确定所述接收数据的变化期望部分，以便能核对所述接收数据移位时钟的相位和所述输入接收数据的变化点，在所述接收数据变化点要比所述接收数据移位时钟的所述相位早时，所述相位检测/核对电路检测发现有必要缩短所述接收数据移位时钟，并输出一个时钟缩短定时信号，而在所述接收数据变化点比所述接收数据移位时钟的所述相位要慢时，所述相位检测/核对电路发现有必要延长所述接收数据移位时钟，并输出一个时钟延长定时信号；
一个接收时钟分频器/校正器电路，用于对来自所述数据传输设备外部的基础时钟进行分频，并输出所述接收数据移位时钟，例如，当输入一个时钟缩短定时信号时，所述接收时钟分频器/校正器电路执行校正，以便能缩短所述接收数据移位时钟，并将其输出，而例如在输入一个时钟延长定时信号时，所述接收时钟分频器/校正器电路执行校正，以便能延长所述椄收数据移位时钟，并将其输出：以及
一个传输时钟分频器电路，用于对输入到所述数据传输设备的所述基础时钟进行分频，并用于输出一个传输数据移位时钟，其中
时钟的校正与数据传输速率无关。
2．依据权利要求1的一种数据传输设备，其特征在于：
所述相位检测/核对电路核对通过所述外部接口电路由外部输入的接收串行数据的相位、由所述时钟分频器/校正器电路输出的所述接收数据移位时钟的相位，以及相位核对时钟的相位，该相位核对时钟是通过使用所述延迟电路，而将所述接收数据移位时钟延迟1/4个所述的接收数据移位时钟，从而得到的，如果检测到能够在所述数据传输电路中产生一个接收误差的相位差，则输出所述时钟缩短定时信号或所述时钟延长定时信号。
3．依据权利要求1的一种数据传输设备，其特征在于：
通过向所述时钟缩短定时信号输入一个脉冲，所述接收时钟分频器/校正器电路执行校正，以便能缩短所述接收数据移位时钟，以及通过向所述时钟延长定时信号输入一个脉冲，以便能延长所述接收数据移位时钟。
4．依据权利要求1的一种数据传输设备，其特征在于：
所述延迟电路根据输入到该延迟电路的分频比选择信号，而识别出传输速率，并将所述接收数据位移时钟延迟1/4个所述传输速率的速率，并将该延迟的时钟当作一个相位核对信号输出。
5．依据权利要求1的一种数据传输设备，其特征在于：
所述接收时钟分频器/校正器电路包括：
一组n阶连接的T型触发器；
另一组n阶连接的T型触发器，它与前一组n阶连接的T型触发器相互平行；
与所述n阶连接的T型触发器相连的一个n输入选择器；
与所述n阶连接的T型触发器相连的另一个n输入选择器；以及
一个双数据传输设备延迟电路，用于将一个或门和一个与门的输出延迟1/4个传输速率的速率，并将该延迟的输出提供给所述n阶连接的T型触发器，以用来产生一个相位核对时钟。
CN99105857A 1998-03-23 1999-03-23 数据传输设备 Pending CN1236239A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP7474998A JP3173457B2 (ja) 1998-03-23 1998-03-23 データ通信装置
JP74749/98 1998-03-23

Publications (1)

Publication Number Publication Date
CN1236239A true CN1236239A (zh) 1999-11-24

Family

ID=13556228

Family Applications (1)

Application Number Title Priority Date Filing Date
CN99105857A Pending CN1236239A (zh) 1998-03-23 1999-03-23 数据传输设备

Country Status (6)

Country Link
US (1) US6275550B1 (zh)
EP (1) EP0946017A3 (zh)
JP (1) JP3173457B2 (zh)
KR (1) KR100321888B1 (zh)
CN (1) CN1236239A (zh)
TW (1) TW423239B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102668444A (zh) * 2009-12-25 2012-09-12 佳能株式会社 信息处理装置或信息处理方法
US9479326B2 (en) 2009-12-25 2016-10-25 Canon Kabushiki Kaisha Information processing apparatus or information processing method

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6647027B1 (en) * 1999-11-10 2003-11-11 Lsi Logic Corporation Method and apparatus for multi-channel data delay equalization
JP4750297B2 (ja) * 2000-02-28 2011-08-17 キヤノン株式会社 通信装置、方法、それを用いた画像形成装置、画像形成装置に接続されるユニット及び画像形成システム
JP2001308955A (ja) * 2000-04-20 2001-11-02 Sharp Corp 伝送方法
KR100436145B1 (ko) * 2001-11-28 2004-06-14 삼성전자주식회사 직렬통신장치의 제어방법
JP2005159737A (ja) * 2003-11-26 2005-06-16 Oki Electric Ind Co Ltd 可変分周回路
JP4073943B2 (ja) 2004-06-15 2008-04-09 富士通コンポーネント株式会社 トランシーバモジュール
CN101354688B (zh) * 2007-07-27 2010-08-25 佛山市顺德区顺达电脑厂有限公司 数据传输速率调校装置及方法
JP2010092306A (ja) * 2008-10-08 2010-04-22 Nec Electronics Corp データ処理装置
US9210015B2 (en) 2014-03-20 2015-12-08 Infineon Technologies Ag Edge-based communication
US9509444B2 (en) 2014-03-20 2016-11-29 Infineon Technologies Ag Efficient checksum communication between devices
US9762419B2 (en) * 2014-08-13 2017-09-12 Infineon Technologies Ag Edge-based communication with a plurality of slave devices
JP2018078357A (ja) * 2016-11-07 2018-05-17 ソニー株式会社 半導体集積回路、および、半導体集積回路の制御方法
KR102471531B1 (ko) * 2017-12-21 2022-11-28 에스케이하이닉스 주식회사 저속 동작 환경에서 고속 테스트를 수행할 수 있는 반도체 장치 및 시스템

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS617756A (ja) * 1984-06-22 1986-01-14 Mitsubishi Electric Corp 通信装置
JPH084262B2 (ja) * 1986-03-31 1996-01-17 日本電気株式会社 ビツト同期回路及び方法
JPH0758789B2 (ja) 1988-06-10 1995-06-21 日本電気株式会社 半導体装置の製造方法
JP3094632B2 (ja) 1992-03-25 2000-10-03 松下電器産業株式会社 データ受信装置
JP3494482B2 (ja) 1993-09-01 2004-02-09 日立マクセル株式会社 データ送受信システム
JPH07311735A (ja) * 1994-05-18 1995-11-28 Hitachi Ltd データ転送装置
US5987083A (en) * 1995-01-31 1999-11-16 Advantest Corporation Signal transmission apparatus with a plurality of LSIS
JP3467888B2 (ja) 1995-02-08 2003-11-17 三菱電機株式会社 受信装置及び送受信装置
JP2929965B2 (ja) 1995-03-31 1999-08-03 日本電気株式会社 無線通信端局
JP3596196B2 (ja) * 1996-11-15 2004-12-02 ソニー株式会社 データ伝送装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102668444A (zh) * 2009-12-25 2012-09-12 佳能株式会社 信息处理装置或信息处理方法
US8909970B2 (en) 2009-12-25 2014-12-09 Canon Kabushiki Kaisha Information processing apparatus or information processing method which supplies a clock to an external device
CN102668444B (zh) * 2009-12-25 2014-12-10 佳能株式会社 信息处理装置或信息处理方法
US9479326B2 (en) 2009-12-25 2016-10-25 Canon Kabushiki Kaisha Information processing apparatus or information processing method

Also Published As

Publication number Publication date
KR100321888B1 (ko) 2002-01-26
JPH11275168A (ja) 1999-10-08
JP3173457B2 (ja) 2001-06-04
KR19990078113A (ko) 1999-10-25
US6275550B1 (en) 2001-08-14
EP0946017A2 (en) 1999-09-29
TW423239B (en) 2001-02-21
EP0946017A3 (en) 2003-05-14

Similar Documents

Publication Publication Date Title
CN1236239A (zh) 数据传输设备
US4064488A (en) Sampled signal detector
CN1695305A (zh) 用于安排粗细延迟间隔并包括环形振荡器的同步镜像延迟(smd)电路及方法
CN1747327A (zh) 锁定延迟时钟脉冲的抗时钟脉冲抖动的延迟锁定回路及方法
EP0177557B1 (en) Counting apparatus and method for frequency sampling
US5097490A (en) Apparatus and method for improving the resolution with which a test signal is counted
US6959062B1 (en) Variable delay line
US5142556A (en) Data transfer system and method of transferring data
US5623522A (en) Asynchronous serial data receiving device
CN1689266A (zh) 标识通信时钟频率的数据处理设备
US5488325A (en) Timing generator intended for semiconductor testing apparatus
CN1540912A (zh) 调节采样时钟保障同步数据可靠接收的方法及其装置
US6504876B1 (en) Pulse signal generating apparatus and pulse signal generating method
EP0265080A1 (en) Device for detecting bit phase difference
US5381453A (en) Efficient functional test scheme incorporated in a programmable duration binary counter
EP0628913A1 (en) Interrupt signal detection circuit
US5357490A (en) Measuring timer system
US4119808A (en) Multi-frequency receiver circuits
US6999006B2 (en) Rotation position detecting device
US6072338A (en) Method of and device for determining pulse width
KR0146976B1 (ko) 동기식 업/다운 카운터
SU1260973A1 (ru) Устройство дл определени момента разладки случайных процессов
SU510798A1 (ru) Устройство фазового пуска
JPH04360334A (ja) 調歩同期受信回路
SU1720028A1 (ru) Многоканальный фазометр

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication