JP2010092306A - データ処理装置 - Google Patents

Abstract

【課題】出力端子やテストパターン数、テスト時間を増やさずに、エラーの発生を確実に通知することができるデータ処理装置を提供する。
【解決手段】データ処理装置は、メモリと、誤り検出回路と、タイミング調整回路と、端子とを具備する。誤り検出回路は、メモリの出力に基づいて誤りを検出して誤り検出信号を出力する。タイミング調整回路は、誤り検出信号に含まれるパルス信号のうちの所定の動作が開始された後の最初のパルス信号のパルス幅を誤り検出回路から出力されるパルス幅より長くする。端子は、メモリの試験時にタイミング調整回路の出力を外部に出力する。
【選択図】図１

Description

本発明は、データ処理装置に関し、特に、誤り検出機能付きメモリを内蔵するデータ処理装置に関する。

マイクロコンピュータ等のデータ処理装置は、プログラムやデータ等を格納するメモリを備える。データ処理装置は、誤り検出回路、誤り訂正回路を具備し、メモリの誤動作を監視する。また、メモリ、誤り検出回路、誤り訂正回路の動作試験によって、正常性の確認や故障箇所の特定が行われる。例えば、半導体メモリ装置に用いられる１ビット誤り訂正可能な誤り検出回路及び誤り訂正回路の例が特開平１１−２７３３９６号公報に示されている。

データ処理装置の検査には、大きく分けて、出荷検査と故障検査とがある。出荷検査では、データ処理装置の性能、機能が所定の規格に合致するか否かが検査される。即ち、入力されるテストパターンがあり、そのテストパターンに対応する期待値が出力されることを検査する。従って、メモリの誤り検出訂正回路の試験の場合、誤り検出信号が出力されるタイミングは予め想定されている。その想定されるタイミングに期待値が得られない場合に、試験装置は、データ処理装置が不良であると判定する。

一方、故障検査の場合、故障状態を再現して故障箇所を検出し、故障の原因を究明するための情報を収集する。従って、所定のテストパターンを入力しても予測できない値が出力されることを検出しなければならない。メモリの誤り検出訂正回路の試験の場合、誤り検出信号が出力されるタイミングは不定期となって予測できない。特に、プログラムが実行されている最中に誤りが検出される場合は、誤り検出のタイミングは予測できない。即ち、このような不測の信号を捕らえるためには、クロック信号より短い周期のサンプリングレートで出力信号をサンプリングし、継続的に監視する必要がある。

しかし、サンプリングレートを上げると、テストパターンや採取データ等のデータを保持するための記憶容量を大きくする必要があり、無闇に上げることはできない。サンプリングレートに合わせて動作クロックのレートを下げて動作を遅くすると、試験時間が長くなる。

また、特開２００２−１０８６４２号公報には、入力データに対して処理を行う半導体集積回路の技術が開示されている。その半導体集積回路は、内部回路と、選択回路と、タイミング制御回路とを有する。内部回路は、動作クロックを使用し、出力部より高速に動作する。選択回路は、内部回路の複数の経路信号のうち、少なくともひとつを選択し、動作クロックＮ回ごとに１回だけラッチする。タイミング制御回路は、活性化信号で活性化され動作クロックＮ回のうち、どの回でラッチするかを決定する。また、タイミング制御回路は、動作クロックをＮ分周し、一定期間ごとに位相をシフトする分周クロックを生成し、選択回路は、内部回路の複数の経路信号のうち、少なくともひとつを選択し、分周クロックでラッチしてもよい。このようにして、内部信号を低速で間断なく取り出すことができる。

しかし、このような誤り検出回路及び誤り訂正回路をそのまま誤り検出出力の検査に適用した場合、誤り検出出力の検査レートが内部動作の１／Ｎになるため、テスト時間がＮ倍になってしまう。また、誤り検出回路の検査に適用した場合には、誤り検出出力をデータ出力と同様に扱うことにより、検査レートが内部動作の１／Ｎになり、テスト時間及びテストパターンが極端に増大してしまう。

特開平１１−２７３３９６号公報 特開２００２−１０８６４２号公報

本発明は、出力端子やテストパターン数、テスト時間を増やさずに、エラーの発生を確実に通知することができるデータ処理装置を提供する。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の観点では、データ処理装置（１０／１１）は、メモリ（１４／１８）と、誤り検出回路（２１）と、タイミング調整回路（２３）と、端子（５７）とを具備する。誤り検出回路（２１）は、メモリ（１４／１８）の出力に基づいて誤りを検出して誤り検出信号（１１２）を出力する。タイミング調整回路（２３）は、誤り検出信号（１１２）に含まれるパルス信号のうちの所定の動作が開始された後の最初のパルス信号のパルス幅を誤り検出回路（２１）から出力されるパルス幅より長くする。端子（５７）は、メモリの試験時にタイミング調整回路（２３）の出力（１１４）を外部に出力する。

本発明の他の観点では、誤り検出パルス出力方法は、メモリ（１４／１８）からデータを読み出すステップと、読み出されたデータに基づいて誤りを検出してパルス信号（１１２）を出力するステップと、動作開始後最初に出力されたパルス信号のパルス幅を長くするステップと、パルス幅が長くなったパルス信号を所定の端子（５７）から外部に出力するステップとを具備する。

また、本発明の他の観点では、データ処理装置（１１）は、誤り検出回路（２１）と、テストデータメモリ（１８）と、選択回路（１９）と、タイミング調整回路（２３）とを具備する。誤り検出回路（２１）は、メモリ（１４）から読み出したデータに基づいてデータの誤りを検出する。テストデータメモリ（１８）は、誤り検出回路（２１）の動作を検査するテストデータを格納する。選択回路（１９）は、メモリ（１４）から読み出したデータとテストデータメモリ（１８）から読み出したテストデータとのうちの一方を選択して出力する。タイミング調整回路（２３）は、誤り検出回路（２１）から出力される誤りを示すパルス信号のうちの所定の動作開始後最初に出力される第１パルス信号のパルス幅を延長する。

本発明によれば、出力端子やテストパターン数、テスト時間を増やさずに、エラーの発生を確実に通知することができるデータ処理装置を提供することができる。

図面を参照して本発明の実施の形態を説明する。

（第１の実施の形態）
図１に、本発明の第１の実施の形態に係るデータ処理装置の構成が示される。データ処理装置１０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を備える制御部１３、ＣＰＵに実行させるプログラムを格納するメモリ１４を具備する所謂マイクロコンピュータである。データ処理装置１０は、さらにテストモード検出回路１２、誤り検出回路２１、誤り訂正回路２２、タイミング調整回路２３、出力ポート１５を具備する。

制御部１３は、メモリ１４に対してアドレス信号１０６を出力し、メモリ１４に格納されるプログラムを実行する。メモリ１４の読み出しテストを行うテストモードのとき、制御部１３は、テストパターンが格納されるメモリ１４のアドレスを示すアドレス信号１０６を出力する。

メモリ１４は、データ（プログラム）本体と、そのデータの冗長情報とを格納する。メモリ１４に格納されるデータは、ＣＰＵ１３が実行するプログラム、実行時に使用されるデータ、メモリテストのためのテストパターン等に分類される。

テストモード検出回路１２は、テストモード設定端子５５から入力されるテストモード信号１０１に基づいてテストモードを検出して設定する。テストモードの設定は、テストモード設定端子５５の状態の組み合わせ、または高電圧印加などをテストモード検出回路１２において検出することにより行なわれる。テストモード検出回路１２は、テストモード制御信号１０５を制御部１３、メモリ１４に、出力ポート制御信号を出力ポート１５に供給してテスト動作を制御する。一般的に、マイクロコンピュータにおいては、特定のテストモードに設定して、プログラムメモリの内容の検査と誤り検出・誤り訂正回路の動作の検査とが行なわれる。

誤り検出回路２１は、メモリ１４から読み出された冗長情報を含むメモリ出力データ１０７に基づいて誤りを検出し、検出データ１０８を誤り訂正回路２２に出力する。また、誤り検出回路２１は、誤りを検出すると、誤り検出信号１１２をタイミング調整回路２３に出力する。

誤り訂正回路２２は、メモリ出力データ１０７および検出データ１０８に基づいて、誤りを訂正し、訂正後の出力データ１０９を出力する。通常、制御部１３は、メモリ１４からプログラムを示す出力データ１０９を取り込んで実行する。図１には、テストモード時の接続が示されており、出力データ１０９は、出力ポート１５を介してデータ出力端子５６へ出力データ１１０として出力される。

タイミング調整回路２３は、誤り検出回路２１から出力される誤り検出信号１１２に基づいて、タイミングを調整した誤り検出信号１１４を出力する。誤り検出信号１１４は、出力ポート１５を介して誤り検出出力端子５７に誤り検出出力信号１１６として出力される。

出力ポート１５は、テストモード検出回路１２から出力される出力ポート制御信号１０４に基づいて信号出力を制御する。ここでは、テスト結果を示す出力データ１０９および誤り検出信号１１４は、データ出力端子５６および誤り検出出力端子５７に出力データ１１０および誤り検出出力信号１１６として出力される。したがって、メモリテストが終了すると、データ出力端子５６および誤り検出出力端子５７は、他の信号を入出力する端子となってもよい。

なお、ここでは、メモリ１４は、読み出し専用のＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として説明されるが、書き換え可能なフラッシュメモリや、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であってもよい。その場合、データがメモリ１４に書き込まれるときに、同時に冗長情報も書き込まれる。したがって、データ処理装置は、その冗長情報を生成する誤り訂正符号生成回路も具備する。

誤り検出訂正回路のテストデータは、ユーザが使用するマイクロコンピュータ制御用プログラムと一緒に、予めメモリ１４に書き込まれる。誤り検出回路２１、誤り訂正回路２２、タイミング調整回路２３をそれぞれ単体で検査しても良いが、回路前後の接続も考慮されるディレイテストとして、メモリ１４からテストデータを読み出して検査が行われる。

テストモードに設定された場合、テストモード検出回路１２から出力されるテストモード制御信号１０５により、制御部１３及びメモリ１４が動作する。制御部１３から出力されるアドレス信号１０６に基づいて、プログラムを示すデータがメモリ１４から読み出され、誤り検出回路２１、誤り訂正回路２２、タイミング調整回路２３、出力ポート１５を経て、データ出力端子５６、誤り検出出力端子５７から外部に出力される。これにより、メモリ１４の内容の検査と、誤り検出訂正回路の動作の検査が行なわれる。

図２に、タイミング調整回路２３の構成が示される。タイミング調整回路２３は、ＲＳラッチ２０１、２０３と、遅延回路（フリップフロップ）２０２と、セレクタ２０４とを備える。ＲＳラッチ２０１は、誤り検出信号１１２が試験開始後（リセット信号ＲＳＴがリセット解除を示した後）の最初の誤り検出を示したことを保持する。フリップフロップ２０２は、誤り検出信号１１２をクロック信号ＣＬＫに基づいてサンプリングし、遅延させて出力する。ＲＳラッチ２０３は、フリップフロップ２０２の出力に基づいてセレクタ２０４を制御する選択信号を出力する。セレクタ２０４は、ＲＳラッチ２０１の出力信号とフリップフロップ２０２の出力信号とを入力する。セレクタ２０４は、ＲＳラッチ２０３から出力される選択信号に基づいて入力された信号の一方を選択し、誤り検出信号１１４として出力する。

図３を参照して、タイミング調整回路２３の動作が説明される。タイミング調整回路２３には、クロック動作の基準となるクロック信号ＣＬＫ（図３（ａ））が供給されている。動作開始前、リセット信号ＲＳＴにより、ＲＳラッチ２０１、２０３、フリップフロップ２０２は、リセットされている（図３（ｂ））。したがって、ＲＳラッチ２０１の出力信号２０１Ｑ、フリップフロップ２０２の出力信号２０２Ｑ、ＲＳラッチ２０３の出力信号２０３Ｑは、Ｌｏｗレベルになっている（図３（ｄ）（ｅ）（ｆ））。通常動作、或いは試験動作が開始されると、リセット信号ＲＳＴが解除させる（図３（ｂ））。

誤り検出回路２１がメモリ出力データ１０７に誤りを検出すると、誤り検出信号１１２がＨｉｇｈレベルになる（図３（ｃ））。ＲＳラッチ２０１は、誤り検出信号１１２のＨｉｇｈレベルに応答して出力信号２０１ＱをＨｉｇｈレベルにする（図３（ｄ））。また、フリップフロップ２０２は、誤り検出信号１１２のＨｉｇｈレベルをクロック信号ＣＬＫに同期してサンプリングし、１クロック遅延させて出力する（図３（ｅ））。

ＲＳラッチ２０３は、リセット後、セレクタ２０４がＲＳラッチ２０１の出力を選択して出力するように、Ｌｏｗレベルを出力している。フリップフロップ２０２が最初の誤り検出に伴ってＨｉｇｈレベルを出力すると、ＲＳラッチ２０３は、セレクタ２０４がフリップフロップ２０２の出力を選択するようにＨｉｇｈレベルを出力する（図３（ｆ））。

セレクタ２０４は、誤り検出信号１１２が最初の誤りの検出を示してフリップフロップ２０２がそれに対応するＨｉｇｈレベルを出力するまでＲＳラッチ２０１の出力信号２０１Ｑを選択して出力し、その後フリップフロップ２０２の出力信号２０２Ｑを選択して出力する。したがって、セレクタ２０４の出力である誤り検出信号１１４は、誤り検出信号１１２の立ち上がりとともにＨｉｇｈレベルになり、フリップフロップ２０２の出力２０２Ｑが立ち下がるまでＨｉｇｈレベルを維持する（図３（ｇ））。即ち、誤り検出信号１１２の最初のパルス幅は、フリップフロップ２０２による遅延分拡張される。

次に誤りが検出されたとき、セレクタ２０４は、フリップフロップ２０２の出力２０２Ｑを選択して出力しているため、パルス幅は誤り検出信号１１２をクロック信号ＣＬＫで規格化した幅となる（図３（ｇ））。即ち、フリップフロップ２０２による遅延があるものの、パルス幅はほとんど変わらない誤り検出信号１１４が出力される。

以上のように、最初の誤り検出出力のみ複数クロック出力し、その後は通常の状態の誤り検出結果を出力することができる。すなわち、本実施の形態に係るデータ処理装置１０は、誤り検出結果を直接出力するＲＳラッチ２０１を介する経路と、誤り検出結果を遅延させるフリップフロップ２０２を介する経路と、その２つの経路を伝達される信号を適切なタイミングで切り替える回路（ＲＳラッチ２０３、セレクタ２０４）を具備する。そのため、最初の誤り検出の出力パルスは、複数クロック分の長さを有する出力パルスとなる。したがって、試験装置によって確実に誤り検出を行うことができる十分なパルス幅を確保できる。さらに、パルス幅の拡張は、最初の誤り検出時のみに有効となり、その後、誤り検出出力信号１１６は、通常のパルス幅（誤り検出回路２１から出力されるパルス幅）で出力されるため、連続するエラーであってもそれぞれのエラーを試験装置は検知することができる。また、通常動作時の速度で試験を行うことができるため、テスト時間、テストパターンの増加はない。

タイミング調整回路２３は、図４に示されるように、フリップフロップ２０２、２０２Ｎと信号を遅延させるフリップフロップの段数を増加することにより、最初に検出された誤りのパルス幅をさらに長くすることができる。また、セレクタ２０５を設け、遅延された信号を選択信号ＳＥＬに基づいて選択することにより、パルス幅を任意に設定することが可能になる。

また、図５に示されるように、タイミング調整回路２３は、フリップフロップ２０２の代わりにクロック信号を用いないアナログ遅延回路２０２Ｃを用いることもできる。この場合、最初の誤り検出のパルス幅は、誤り検出信号１１２のパルス幅とアナログ遅延回路２０２Ｃによる遅延時間とを加算した時間になる。

このように、最初の誤り検出出力信号の出力パルス幅を検知する試験装置に合わせて調整することにより、確実に検知することができる。タイミング調整回路２３としては、この他、クロック信号のパルスをカウントしたり、容量への充放電時間を利用したり種々の方式を採用することができ、上記回路構成に限定されない。

上記のように、本発明によれば、出荷検査では、出力タイミングを含め、アドレス毎にエラー検出ができるか否かを検査することができ、故障検査では、不定期に出力される誤り検出信号をクロック信号より長い周期のサンプリングでも確実に抽出することができる。

（第２の実施の形態）
図６は、第２の実施の形態に係るデータ処理装置の構成を示すブロック図である。第２の実施の形態に係るデータ処理装置１１は、第１の実施の形態で説明されたデータ処理装置１０と同様に所謂マイクロコンピュータである。データ処理装置１１は、データ処理装置１０に比較して、誤り検出・誤り訂正回路を試験するためのテストデータを格納するメモリ１８と、メモリ１８から出力されるテストデータとメモリ１４から出力されるプログラム（データ）とを切り替えるセレクタ１９とを更に具備する。第２の実施の形態では、誤り検出回路２１、誤り訂正回路２２を試験するテストデータは、専用のメモリ１８に格納される。メモリ１８は、ＲＯＭであることが好ましいが、フラッシュメモリやＲＡＭのように書き換え可能なメモリであってもよい。テストデータは、通常の動作時には使用されず、誤り検出回路２１、誤り訂正回路２２の検査時に使用され、検査中に書き換える必要は無いため、書き換えができないＲＯＭが使用されることが多い。

誤り検出・誤り訂正回路及びタイミング調整回路２３のテスト時は、先ず、テストデータ用のメモリ１８から読み出しを行なうテストモードが設定される。テストモード設定端子５５の状態の組み合わせ、または、高電圧印加などをテストモード検出回路１２が検出して、テストモードを設定する。テストデータ用のメモリ１８から読み出しを行なうテストモードに設定されると、テストモード検出回路１２から出力されるテストモード制御信号１０５により、セレクタ１９と制御部１３とメモリ１８とが動作する。制御部１３から出力されるアドレス信号１０６に基づいて、テストデータがメモリ１８から読み出され、誤り検出回路２１、誤り訂正回路２２、タイミング調整回路２３、出力ポート１５を経由してデータ出力端子５６、誤り検出出力端子５７から外部に出力されて、誤り検出・誤り訂正回路の検査が行なわれる。本発明のタイミング調整回路２３を使用した場合のテスト時間の増加は、遅延回路２０２の遅延時間のみであり、短時間にテスト可能である。

メモリ１４の故障検査時は、先ず、メモリ１４から読み出しを行なうテストモードが設定される。テストモード設定端子５５の状態の組み合わせ、または、高電圧印加などをテストモード検出回路１２が検出して、テストモードを設定する。メモリ１４から読み出しを行なうテストモードに設定されると、テストモード検出回路１２から出力されるテストモード制御信号１０５により、セレクタ１９と制御部１３とメモリ１４とが動作する。制御部１３から出力されるアドレス信号１０６に基づいて、データがメモリ１４から読み出され、誤り検出回路２１、誤り訂正回路２２、タイミング調整回路２３、出力ポート１５を経由してデータ出力端子５６、誤り検出出力端子５７から外部に出力されて、メモリ１４の検査が行なわれる。メモリ１４のテスト時は、メモリの読み出し結果に誤りが無いことを期待値としてテストが行なわれるので、誤り検出出力端子５７のパルス幅を延長することにより、メモリ１４の故障を確実に試験装置で検出きる。

誤り検出信号伝播経路にタイミング調整回路２３を設けることにより、最初の誤り検出出力のみ出力幅を伸ばすことができる。これにより、非同期的に動作する外部装置であっても確実に誤り検出を行うことが可能となる。また、誤り検出回路の試験として誤りのある入力データに対し誤りを検出する試験をテストパターン及びテスト時間の増加を防止することを、回路やテストモードの切り替え無しに実現することができる。

試験装置に合わせて動作クロックのレートを１／Ｎとすると、テスト時間はＮ倍になるが、本発明の回路を使用した場合のテスト時間の増加は遅延回路２０２の遅延時間のみであり、短時間にテスト可能である。

通常動作と同じ速度で試験動作をさせることができるため、正常動作と異常動作の境界付近のエラーが顕在化して、検出することが容易になる。また、最初のエラーのパルス幅が広がるので、エラーの有無を調べるサンプリングのクロックを動作クロックより低くできるため、テスタの性能を上げずに試験することができる。

本発明によれば、最初に検出したエラーを示す誤り検出信号に基づいて、試験装置を調整し、試験時間の短縮、試験装置の記憶容量削減をすることが可能なデータ処理装置を提供することができる。以降に検出されるエラーは、誤り検出訂正回路から出力されるパルス幅を有する誤り検出信号によって示される。そのため、連続したアドレスのメモリにエラーを生じても区別することができ、出荷検査時にも特別な処理を加える必要はない。

本発明の第１の実施の形態に係るデータ処理装置の構成を示すブロック図である。 タイミング調整回路の構成を示すブロック図である。 タイミング調整回路の動作を示すタイミング図である。 タイミング調整回路の他の構成を示すブロック図である。 タイミング調整回路の他の構成を示すブロック図である。 本発明の第２の実施の形態に係るデータ処理装置の構成を示すブロック図である。

符号の説明

１０、１１ データ処理装置
１２ テストモード検出回路
１３ 制御部（ＣＰＵ）
１４ メモリ
１５ 出力ポート
１８ メモリ
１９ セレクタ
２１ 誤り検出回路
２２ 誤り訂正回路
２３ タイミング調整回路
５５ テストモード設定端子
５６ データ出力端子
５７ 誤り検出出力端子
１０１ テストモード設定信号
１０４ 出力ポート制御信号
１０５ テスト制御信号
１０６ アドレス信号
１０７ メモリ出力データ
１０８ 検出データ
１０９ 出力データ
１１０ 出力データ
１１２ 誤り検出信号
１１４ 誤り検出信号
１１６ 誤り検出出力信号
２０１ ＲＳラッチ
２０２、２０２Ｎ フリップフロップ
２０２Ｃ アナログ遅延回路
２０３ ＲＳラッチ
２０４、２０５ セレクタ

Claims (10)

1. メモリと、
   前記メモリの出力に基づいて誤りを検出して誤り検出信号を出力する誤り検出回路と、
   前記誤り検出信号に含まれるパルス信号のうちの所定の動作が開始された後の最初のパルス信号のパルス幅を前記誤り検出回路から出力されるパルス幅より長くするタイミング調整回路と、
   前記メモリの試験時に前記タイミング調整回路の出力を外部に出力する端子と
   を具備する
   データ処理装置。
2. 前記タイミング調整回路は、前記誤り検出信号を所定のクロック信号に同期して取り込むフリップフロップを備える
   請求項１に記載のデータ処理装置。
3. 前記タイミング調整回路は、前記誤り検出信号を所定の時間遅延させて出力するアナログ遅延回路を備える
   請求項１に記載のデータ処理装置。
4. 前記誤り検出回路が前記メモリの出力に基づいて誤りを検出したとき、前記メモリの出力に基づいて前記誤りを訂正して出力する誤り訂正回路を更に具備する
   請求項１から請求項３のいずれかに記載のデータ処理装置。
5. 前記タイミング調整回路は、長くするパルス幅を選択する選択回路を備える
   請求項１から請求項４のいずれかに記載のデータ処理装置。
6. メモリからデータを読み出すステップと、
   読み出された前記データに基づいて誤りを検出してパルス信号を出力するステップと、
   動作開始後最初に出力された前記パルス信号のパルス幅を長くするステップと、
   前記パルス幅が長くなったパルス信号を所定の端子から外部に出力するステップと
   を具備する
   誤り検出パルス出力方法。
7. 前記パルス幅の長くなったパルス信号のパルス幅は、所定のクロック信号の周期の整数倍である
   請求項６に記載の誤り検出パルス出力方法。
8. 前記所定の端子から出力されるパルス信号を前記所定のクロック信号の周期より長い周期でサンプリングして前記誤りを検出したことを検査するステップを更に具備する
   請求項７に記載の誤り検出パルス出力方法。
9. メモリから読み出したデータに基づいて前記データの誤りを検出する誤り検出回路と、
   前記誤り検出回路の動作を検査するテストデータを格納するテストデータメモリと、
   前記メモリから読み出したデータと前記テストデータメモリから読み出したテストデータとのうちの一方を選択して出力する選択回路と、
   前記誤り検出回路から出力される前記誤りを示すパルス信号のうちの所定の動作開始後最初に出力される第１パルス信号のパルス幅を延長するタイミング調整回路と
   を具備する
   データ処理装置。
10. 複数のテスト動作のいずれかを指定するテストモード設定端子を更に具備し、
    前記テストモード設定端子から入力される信号に基づいて、所定のテストモードが設定されたときに、前記タイミング調整回路は、前記第１パルス信号のパルス幅を延長する
    請求項９に記載のデータ処理装置。

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