JP4153957B2 - 試験システム、付加装置および試験方法 - Google Patents
試験システム、付加装置および試験方法 Download PDFInfo
- Publication number
- JP4153957B2 JP4153957B2 JP2006049908A JP2006049908A JP4153957B2 JP 4153957 B2 JP4153957 B2 JP 4153957B2 JP 2006049908 A JP2006049908 A JP 2006049908A JP 2006049908 A JP2006049908 A JP 2006049908A JP 4153957 B2 JP4153957 B2 JP 4153957B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- event
- under test
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
試験装置32は、被試験デバイス10をイベントベースで試験する。すなわち、試験装置32は、イベントデータに基づき試験信号を生成して被試験デバイス10に供給し、供給した試験信号に応じた出力信号を被試験デバイス10から取得し、取得した出力信号をイベントデータに変換して期待値イベントと照合する。イベントベースで試験する試験装置32によれば、利用者が試験パターンを直接作成せずに被試験デバイス10を試験することができる。
変化検出部56は、信号入力部54により入力されたデバイス入出力信号が変化したか否かを検出する。変化検出部56は、デバイス入出力信号が2値信号であれば、デバイス入出力信号における0→1への変化および1→0への変化を検出する。
また、記憶部60は、複数の入出力イベントをファイル化して記憶してよい。これにより、記憶部60は、大量の入出力イベントを記憶することができる。
12 システムボード
20 論理シミュレータ
30 試験システム
32 試験装置
34 付加装置
42 イベントデータ取得部
44 信号生成部
46 信号供給部
48 変換部
50 選択部
52 良否判定部
54 信号入力部
56 変化検出部
58 変化タイミング検出部
60 記憶部
62 マッチ判定部
64 読出部
70 カウンタ
72 計測部
74 変化タイミング出力部
76 バッファ記憶部
78 ファイル記憶部
82 カウント値記憶部
84 ずれ量記憶部
86 信号値記憶部
88 ファイル
90 遅延素子
92 フリップフロップ
94 第1エンコーダ
96 ランプ発生器
98 サンプル/ホールド回路
100 アナログ/デジタルコンバータ
102 第2エンコーダ
110 プローブ
112 誤差計測部
Claims (11)
- 被試験デバイスを試験する試験システムであって、
前記被試験デバイスの論理シミュレーションをした結果得られる、前記被試験デバイスへ入力するデバイス入力信号および前記被試験デバイスが出力するデバイス出力信号のそれぞれについての変化タイミングおよび変化後の信号値の組を複数含むイベントデータを取得するイベントデータ取得部と、
前記イベントデータに含まれる、前記デバイス入力信号の変化タイミングおよび変化後の信号値を含む入力イベントに基づいて前記被試験デバイスへ供給する前記デバイス入力信号を生成する信号生成部と、
生成された前記デバイス入力信号を前記被試験デバイスに供給する信号供給部と、
前記デバイス入力信号に応じて前記被試験デバイスが出力するデバイス出力信号を入力する信号入力部と、
入力された前記デバイス出力信号が変化したか否かを検出する変化検出部と、
前記デバイス出力信号の変化タイミングを検出する変化タイミング検出部と、
前記デバイス出力信号が変化したことに応じて、前記デバイス出力信号の変化タイミングおよび変化後の信号値を出力イベントとして順次記憶していく記憶部と、
前記記憶部から前記出力イベントを順次読み出す読出部と、
前記被試験デバイスを論理シミュレーションした結果得られる、前記被試験デバイスが出力すべき前記デバイス出力信号の変化タイミングおよび変化後の信号値を含むイベントを期待値イベントとして、読み出された前記出力イベントと照合することにより、前記デバイス出力信号が期待値と一致するか否かを判定する良否判定部と
を備える試験システム。 - 前記記憶部は、
レジスタまたはメモリにより実現され、前記出力イベントを順次バッファリングするバッファ記憶部と、
前記バッファ記憶部から順次前記出力イベントを呼び出してファイルとして記憶するファイル記憶部と
を有する請求項1に記載の試験システム。 - 前記読出部は、前記信号供給部が前記イベントデータに基づく前記デバイス入力信号の供給を終えた後に、前記記憶部から前記出力イベントの読み出しを開始する請求項1に記載の試験システム。
- 前記試験デバイスが出力する前記デバイス出力信号を入力して、当該デバイス出力信号の変化タイミングおよび変化後の信号値を含む前記出力イベントに変換する変換部と、
前記変換部により変換された前記出力イベント、または、前記読出部により読み出された前記出力イベントのうち予め指定された前記出力イベントを出力する選択部と
を更に備える請求項1に記載の試験システム。 - 前記デバイス出力信号が変化する間隔が前記変換部および前記良否判定部が処理可能な間隔より小さい場合において、前記選択部は、前記読出部により読み出された前記出力イベントを選択して出力する請求項4に記載の試験システム。
- 前記デバイス出力信号が予め定められたトリガ信号値であるか否かを判定するマッチ判定部を更に備え、
前記記憶部は、前記デバイス出力信号が前記トリガ信号値と一致したことに応じて、前記出力イベントの記憶を開始する
請求項1に記載の試験システム。 - 予め定められた基準クロック毎にインクリメントするカウンタと、
前記基準クロックのエッジに対する前記デバイス出力信号の変化タイミングのずれ量を計測する計測部と、
前記デバイス出力信号が変化したタイミングにおける、前記カウンタの値と、前記計測部により計測されたずれ量との組を前記変化タイミングとして出力する変化タイミング出力部と
を更に備える請求項1に記載の試験システム。 - 前記デバイス出力信号は、複数ビットからなる信号であり、
前記被試験デバイスにおける前記デバイス出力信号を出力する複数の端子に接触する複数のプローブと、
前記被試験デバイスから前記複数のプローブへ信号が出力されてから前記変化検出部が対応するビットの変化を検出するまでの時間のビット毎の誤差を計測する誤差計測部と
を更に備え、
前記変化タイミング出力部は、各ビットに対応する前記カウンタの値および前記計測部が計測するずれ量に、前記誤差計測部が計測した誤差を補正するための補正値を加える
請求項7に記載の試験システム。 - 被試験デバイスを試験する試験システムであって、
前記被試験デバイスをイベントベースで試験する試験装置と、
前記被試験デバイスが出力するデバイス出力信号が変化する間隔が前記試験装置が処理可能な間隔より小さい場合において前記被試験デバイスと前記試験装置の間に付加される付加装置と
を備え、
前記試験装置は、
前記被試験デバイスへ入力するデバイス入力信号および前記被試験デバイスが出力するデバイス出力信号のそれぞれについての変化タイミングおよび変化後の信号値の組を複数含むイベントデータを取得するイベントデータ取得部と、
前記イベントデータに含まれる、前記デバイス入力信号の変化タイミングおよび変化後の信号値を含む入力イベントに基づいて前記被試験デバイスへ供給する前記デバイス入力信号を生成する信号生成部と、
生成された前記デバイス入力信号を前記被試験デバイスに供給する信号供給部と、
前記被試験デバイスが出力するデバイス出力信号を入力して、当該デバイス出力信号の変化タイミングおよび変化後の信号値を含む出力イベントに変換する変換部と、
前記変換部により変換された前記出力イベント、または、外部から入力された前記出力イベントのうち予め選択された前記出力イベントを出力する選択部と、
被試験デバイスへの信号供給と並行して、前記被試験デバイスが出力すべき前記デバイス出力信号の変化タイミングおよび変化後の信号値を含むイベントを期待値イベントとして、前記選択部から出力された前記出力イベントと照合することにより、前記デバイス出力信号が期待値と一致するか否かを判定する良否判定部と
を有し、
前記付加装置は、
前記デバイス入力信号に応じて前記被試験デバイスが出力するデバイス出力信号を入力する信号入力部と、
入力された前記デバイス出力信号が変化したか否かを検出する変化検出部と、
前記デバイス出力信号の変化タイミングを検出する変化タイミング検出部と、
前記デバイス出力信号が変化したことに応じて、前記デバイス出力信号の変化タイミングおよび変化後の信号値を出力イベントとして順次記憶していく記憶部と、
前記記憶部から前記出力イベントを順次読み出して前記試験装置に入力する読出部と
を有する試験システム。 - 被試験デバイスをイベントベースで試験する試験装置に付加される付加装置であって、
前記試験装置は、
前記被試験デバイスへ入力するデバイス入力信号および前記被試験デバイスが出力するデバイス出力信号のそれぞれについての変化タイミングおよび変化後の信号値の組を複数含むイベントデータを取得するイベントデータ取得部と、
前記イベントデータに含まれる、前記デバイス入力信号の変化タイミングおよび変化後の信号値を含む入力イベントに基づいて前記被試験デバイスへ供給する前記デバイス入力信号を生成する信号生成部と、
生成された前記デバイス入力信号を前記被試験デバイスに供給する信号供給部と、
被試験デバイスが出力するデバイス出力信号を入力して、当該デバイス出力信号の変化タイミングおよび変化後の信号値を含む出力イベントに変換する変換部と、
前記変換部により変換された前記出力イベント、または、外部から入力された前記出力イベントのうち予め選択された前記出力イベントを出力する選択部と、
被試験デバイスへの信号供給と並行して、前記被試験デバイスが出力すべき前記デバイス出力信号の変化タイミングおよび変化後の信号値を含むイベントを期待値イベントとして、前記選択部から出力された前記出力イベントと照合することにより、前記デバイス出力信号が期待値と一致するか否かを判定する良否判定部と
を備えるものであり、
当該付加装置は、前記デバイス出力信号が変化する間隔が前記試験装置が処理可能な間隔より小さい場合において前記被試験デバイスと前記試験装置の間に付加されるものであって、
前記デバイス入力信号に応じて前記被試験デバイスが出力するデバイス出力信号を入力する信号入力部と、
入力された前記デバイス出力信号が変化したか否かを検出する変化検出部と、
前記デバイス出力信号の変化タイミングを検出する変化タイミング検出部と、
前記デバイス出力信号が変化したことに応じて、前記デバイス出力信号の変化タイミングおよび変化後の信号値を出力イベントとして順次記憶していく記憶部と、
前記記憶部から前記出力イベントを順次読み出して前記試験装置に入力する読出部と
を備える付加装置。 - 被試験デバイスを試験システムにより試験する試験方法であって、
前記被試験デバイスの論理シミュレーションをした結果得られる、前記被試験デバイスへ入力するデバイス入力信号および前記被試験デバイスが出力するデバイス出力信号のそれぞれについての変化タイミングおよび変化後の信号値の組を複数含むイベントデータを取得するイベントデータ取得段階と、
前記イベントデータに含まれる、前記デバイス入力信号の変化タイミングおよび変化後の信号値を含む入力イベントに基づいて前記被試験デバイスへ供給する前記デバイス入力信号を生成する信号生成段階と、
生成された前記デバイス入力信号を前記被試験デバイスに供給する信号供給段階と、
前記デバイス入力信号に応じて前記被試験デバイスが出力するデバイス出力信号を入力する信号入力段階と、
入力された前記デバイス出力信号が変化したか否かを検出する変化検出段階と、
前記デバイス出力信号の変化タイミングを検出する変化タイミング検出段階と、
前記デバイス出力信号が変化したことに応じて、前記デバイス出力信号の変化タイミングおよび変化後の信号値を出力イベントとして順次記憶していく記憶段階と、
前記記憶段階において記憶された前記出力イベントを順次読み出す読出段階と、
前記被試験デバイスを論理シミュレーションした結果得られる、前記被試験デバイスが出力すべき前記デバイス出力信号の変化タイミングおよび変化後の信号値を含むイベントを期待値イベントとして、読み出された前記出力イベントと照合することにより、前記デバイス出力信号が期待値と一致するか否かを判定する良否判定段階と
を備える試験方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006049908A JP4153957B2 (ja) | 2006-02-27 | 2006-02-27 | 試験システム、付加装置および試験方法 |
US11/393,379 US7209849B1 (en) | 2006-02-27 | 2006-03-30 | Test system, added apparatus, and test method |
KR1020070017719A KR20070089057A (ko) | 2006-02-27 | 2007-02-22 | 시험 시스템, 부가 장치 및 시험 방법 |
CNA2007100799620A CN101038326A (zh) | 2006-02-27 | 2007-02-27 | 测试系统、附加装置以及测试方法 |
DE102007010686A DE102007010686A1 (de) | 2006-02-27 | 2007-02-27 | Prüfsystem, hinzugefügte Vorrichtung und Prüfverfahren |
TW096106782A TW200739107A (en) | 2006-02-27 | 2007-02-27 | Test system, added apparatus, and test method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006049908A JP4153957B2 (ja) | 2006-02-27 | 2006-02-27 | 試験システム、付加装置および試験方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007225554A JP2007225554A (ja) | 2007-09-06 |
JP4153957B2 true JP4153957B2 (ja) | 2008-09-24 |
Family
ID=37950870
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006049908A Expired - Fee Related JP4153957B2 (ja) | 2006-02-27 | 2006-02-27 | 試験システム、付加装置および試験方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7209849B1 (ja) |
JP (1) | JP4153957B2 (ja) |
KR (1) | KR20070089057A (ja) |
CN (1) | CN101038326A (ja) |
DE (1) | DE102007010686A1 (ja) |
TW (1) | TW200739107A (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7624323B2 (en) * | 2006-10-31 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Method and apparatus for testing an IC device based on relative timing of test signals |
US8214694B1 (en) * | 2009-03-12 | 2012-07-03 | Xilinx, Inc. | Lightweight probe and data collection within an integrated circuit |
US7969216B2 (en) * | 2009-11-06 | 2011-06-28 | Bae Systems Information And Electronic Systems Integration Inc. | System and method for improved timing synchronization |
CA2960921A1 (en) * | 2014-09-11 | 2016-03-17 | Centrica Connected Home Limited | Device synchronization and testing |
US10210294B1 (en) * | 2015-07-09 | 2019-02-19 | Xilinx, Inc. | System and methods for simulating a circuit design |
LT3702734T (lt) * | 2019-02-28 | 2022-04-11 | Kamstrup A/S | Radijo ryšio prietaisas su didelio tikslumo realiojo laiko laikrodžiu |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08278988A (ja) | 1995-04-07 | 1996-10-22 | Fujitsu Ltd | 機能レベル論理シミュレータ |
US6182258B1 (en) * | 1997-06-03 | 2001-01-30 | Verisity Ltd. | Method and apparatus for test generation during circuit design |
US6080203A (en) * | 1997-12-18 | 2000-06-27 | Advanced Micro Devices, Inc. | Apparatus and method for designing a test and modeling system for a network switch device |
US6101622A (en) * | 1998-04-27 | 2000-08-08 | Credence Systems Corporation | Asynchronous integrated circuit tester |
US6158031A (en) * | 1998-09-08 | 2000-12-05 | Lucent Technologies, Inc. | Automated code generating translator for testing telecommunication system devices and method |
US6678643B1 (en) | 1999-06-28 | 2004-01-13 | Advantest Corp. | Event based semiconductor test system |
US6182858B1 (en) * | 1999-07-22 | 2001-02-06 | Lawrence Den Hartog | Wet towel dispenser |
US20030093737A1 (en) * | 2001-11-13 | 2003-05-15 | Michael Purtell | Event based test system having improved semiconductor characterization map |
US20040225459A1 (en) * | 2003-02-14 | 2004-11-11 | Advantest Corporation | Method and structure to develop a test program for semiconductor integrated circuits |
US20060052965A1 (en) * | 2004-08-13 | 2006-03-09 | International Business Machines Corporation | Event driven testing method, system and program product |
-
2006
- 2006-02-27 JP JP2006049908A patent/JP4153957B2/ja not_active Expired - Fee Related
- 2006-03-30 US US11/393,379 patent/US7209849B1/en not_active Expired - Fee Related
-
2007
- 2007-02-22 KR KR1020070017719A patent/KR20070089057A/ko not_active Application Discontinuation
- 2007-02-27 DE DE102007010686A patent/DE102007010686A1/de not_active Withdrawn
- 2007-02-27 CN CNA2007100799620A patent/CN101038326A/zh active Pending
- 2007-02-27 TW TW096106782A patent/TW200739107A/zh unknown
Also Published As
Publication number | Publication date |
---|---|
CN101038326A (zh) | 2007-09-19 |
KR20070089057A (ko) | 2007-08-30 |
TW200739107A (en) | 2007-10-16 |
US7209849B1 (en) | 2007-04-24 |
JP2007225554A (ja) | 2007-09-06 |
DE102007010686A1 (de) | 2007-08-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7574632B2 (en) | Strobe technique for time stamping a digital signal | |
KR100997086B1 (ko) | 지터측정장치 및 시험장치 | |
KR101239743B1 (ko) | 디지털 신호를 타임 스탬핑하기 위한 스트로브 기술 | |
JP4153957B2 (ja) | 試験システム、付加装置および試験方法 | |
US7216271B2 (en) | Testing apparatus and a testing method | |
KR20070108552A (ko) | 시험 장치 및 시험 방법 | |
JP4495308B2 (ja) | 半導体デバイス試験方法・半導体デバイス試験装置 | |
KR100995812B1 (ko) | 시험 장치, 시험 방법, 및 프로그램 | |
JP4006260B2 (ja) | 半導体試験装置 | |
US20060129335A1 (en) | Test apparatus | |
KR20050085898A (ko) | 반도체 시험 장치 | |
JP4417955B2 (ja) | 集積回路のタイミング関連不良検証のためのイベント形式によるテスト方法 | |
JP4394789B2 (ja) | 半導体デバイス試験方法・半導体デバイス試験装置 | |
JP4446892B2 (ja) | 半導体試験装置 | |
US20080052584A1 (en) | Test apparatus and test method | |
JP5179726B2 (ja) | 半導体デバイス | |
US20100107026A1 (en) | Semiconductor device having built-in self-test circuit and method of testing the same | |
JP2010092306A (ja) | データ処理装置 | |
JP4444570B2 (ja) | 検出装置、検出方法、及びプログラム | |
US8008935B1 (en) | Tester and a method for testing an integrated circuit | |
KR100847913B1 (ko) | 시험 장치, 및 시험 방법 | |
JP3934384B2 (ja) | 半導体デバイス試験装置 | |
US8539327B2 (en) | Semiconductor integrated circuit for testing logic circuit | |
US20070198205A1 (en) | Test apparatus | |
JP5202531B2 (ja) | 試験装置および製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080530 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080701 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080704 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |