JP5179726B2 - 半導体デバイス - Google Patents
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- G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer
Description
20 試験装置
30 テストヘッド
100 電子回路
110 第1外部端子
112 第2外部端子
118 第n外部端子
120 フィードバック回路
130 エラー検出回路
132 サンプラー
134 コンパレータ
140 比較結果格納部
142 サンプル値格納部
150 期待値格納部
152 期待値算出部
154 クロック信号生成部
160 メモリ
180、182 可変遅延素子
188 固定遅延素子
190 アウトプットドライバ
192 レシーバ
200 パターン発生部
210 性能判断部
800 データ信号
802、804、806、808 タイミング
810 セットアップタイム
820 ホールドタイム
850、852 クロック信号
Claims (10)
- 半導体デバイスは、
予め定められた入力信号を受信し、前記予め定められた入力信号に基づいて、複数のデータ信号および前記データ信号の読み込むタイミングを示すクロック信号を供給する電子回路と、
前記予め定められた入力信号に応じて前記電子回路が生成し、前記クロック信号に同期化された前記データ信号を出力する第1外部端子と、
前記電子回路が供給する前記クロック信号を出力する第2外部端子と、
前記第1外部端子に前記電子回路が供給した前記データ信号と、前記第2外部端子に前記電子回路が供給した前記クロック信号とをフィードバックするフィードバック回路と、
前記フィードバック回路によってフィードバックされた前記データ信号を、各々の前記データ信号に対応する複数の第1の遅延時間を用いて各々の前記データ信号毎に遅延させ、前記データ信号のセットアップタイムとホールドタイムを測定するときに、各々の前記第1の遅延時間を変化させる可変遅延素子と、
前記フィードバック回路によってフィードバックされた前記クロック信号を、第2の遅延時間を用いて遅延させる固定遅延素子と、
遅延させられた前記クロック信号を用いて、遅延させられた各々の前記データ信号の値を、前記第1の遅延時間が順次変化する毎に抽出し、各々の前記データ信号の値が変化する各々の前記第1の遅延時間に基づいて、各々の前記データ信号のセットアップタイムとホールドタイムを決定するエラー検出回路と
を備え、
前記第2の遅延時間は前記半導体デバイスの前記ホールドタイムよりも大きい半導体デバイス。 - 前記エラー検出回路は、複数の前記データ信号の電気的なエラーを更に検出し、
前記半導体デバイスは、前記エラー検出回路が検出したエラーを格納する比較結果格納部
をさらに備える請求項1に記載の半導体デバイス。 - 前記フィードバック回路がフィードバックした前記データ信号の1ビット以上を格納するメモリ
をさらに備え、
前記エラー検出回路は、前記メモリに格納された前記データ信号の1ビット以上を処理することによって前記データ信号のエラーを検出する
請求項2に記載の半導体デバイス。 - 前記電子回路は、前記データ信号にエラーが存在するか否かを検出するためのエラー検出用信号を前記第1外部端子にさらに供給し、
前記エラー検出回路は、前記フィードバック回路がフィードバックした前記データ信号および前記エラー検出用信号に基づいて、前記データ信号にエラーが存在することを検出する
請求項2または3に記載の半導体デバイス。 - 前記エラー検出回路は、
前記エラー検出回路が抽出した前記データ信号の値と予め定められた期待値とを比較するコンパレータ
をさらに有する請求項2から4のいずれか一項に記載の半導体デバイス。 - 前記コンパレータが比較した比較の結果を格納する比較結果格納部
をさらに備える請求項5に記載の半導体デバイス。 - 前記データ信号の値の前記期待値を格納する期待値格納部
をさらに備え、
前記コンパレータは、前記エラー検出回路が抽出した前記データ信号の値と前記期待値格納部が格納している期待値とを比較する
請求項5または6に記載の半導体デバイス。 - 予め定められた入力信号に応じて前記電子回路が出力すべき前記データ信号の期待値を、前記予め定められた入力信号に基づいて算出する期待値算出部
をさらに備え、
前記コンパレータは、前記エラー検出回路が抽出した前記データ信号の値と前記期待値算出部が算出した前記データ信号の期待値とを比較する
請求項5または6に記載の半導体デバイス。 - 前記エラー検出回路は、
前記フィードバック回路がフィードバックした前記クロック信号によって前記データ信号の値を抽出するサンプラーを有する
請求項1から8のいずれか一項に記載の半導体デバイス。 - 前記可変遅延素子の前記複数の第1の遅延時間に対応させて、前記サンプラーが抽出した前記データ信号の値を格納するサンプル値格納部
をさらに備える請求項9に記載の半導体デバイス。
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US3976940A (en) * | 1975-02-25 | 1976-08-24 | Fairchild Camera And Instrument Corporation | Testing circuit |
JPS5283046A (en) * | 1975-12-30 | 1977-07-11 | Fujitsu Ltd | Check system of error detection circuit |
US4092589A (en) * | 1977-03-23 | 1978-05-30 | Fairchild Camera And Instrument Corp. | High-speed testing circuit |
US4414669A (en) * | 1981-07-23 | 1983-11-08 | General Electric Company | Self-testing pipeline processors |
JPS60183653A (ja) * | 1984-03-01 | 1985-09-19 | Toshiba Corp | ビツト・エラ−検出機能を備えたメモリ |
JPS61174847A (ja) * | 1985-01-30 | 1986-08-06 | Hitachi Cable Ltd | デ−タ伝送システム |
DE3515802A1 (de) * | 1985-05-02 | 1986-11-06 | Siemens AG, 1000 Berlin und 8000 München | Anordnung zur schnellen erzeugung von grossen pruefdatenwortmengen in einer pruefeinrichtung |
US4740971A (en) * | 1986-02-28 | 1988-04-26 | Advanced Micro Devices, Inc. | Tag buffer with testing capability |
JPS63271180A (ja) * | 1987-04-30 | 1988-11-09 | Fujitsu Ltd | 集積回路用試験装置 |
JPS647400A (en) * | 1987-06-29 | 1989-01-11 | Hitachi Ltd | Ic tester |
JPH0238879A (ja) * | 1988-07-28 | 1990-02-08 | Nec Corp | 論理回路 |
US5228042A (en) * | 1991-02-07 | 1993-07-13 | Northern Telecom Limited | Method and circuit for testing transmission paths |
JPH07151823A (ja) | 1993-11-26 | 1995-06-16 | Toshiba Corp | 半導体試験装置 |
US5802073A (en) * | 1994-09-23 | 1998-09-01 | Vlsi Technology, Inc. | Built-in self test functional system block for UTOPIA interface |
US5787114A (en) * | 1996-01-17 | 1998-07-28 | Lsi Logic Corporation | Loop-back test system and method |
US5621739A (en) * | 1996-05-07 | 1997-04-15 | Intel Corporation | Method and apparatus for buffer self-test and characterization |
JP3209734B2 (ja) * | 1998-09-29 | 2001-09-17 | 松下電器産業株式会社 | 半導体集積回路及びその検査方法 |
JP4251707B2 (ja) * | 1999-04-02 | 2009-04-08 | 株式会社アドバンテスト | 半導体デバイス試験装置及び試験方法 |
US6477674B1 (en) * | 1999-12-29 | 2002-11-05 | Intel Corporation | Method and apparatus for conducting input/output loop back tests using a local pattern generator and delay elements |
JP2001243087A (ja) * | 2000-03-01 | 2001-09-07 | Mitsubishi Electric Corp | 半導体集積回路のテスト装置、テストシステム、及びテスト方法 |
TW538250B (en) * | 2000-04-21 | 2003-06-21 | Ind Tech Res Inst | Built-in self-verification circuit applied in system chip design |
JP2001311766A (ja) * | 2000-04-28 | 2001-11-09 | Advantest Corp | 半導体デバイス試験装置及び試験方法 |
US6829737B1 (en) * | 2000-08-30 | 2004-12-07 | Micron Technology, Inc. | Method and system for storing device test information on a semiconductor device using on-device logic for determination of test results |
JP2002214307A (ja) * | 2001-01-24 | 2002-07-31 | Sony Corp | 半導体試験装置及びその半導体試験方法 |
AU2002304317A1 (en) * | 2001-06-01 | 2002-12-09 | Koninklijke Philips Electronics N.V. | A digital system and a method for error detection thereof |
WO2003036796A1 (fr) * | 2001-10-19 | 2003-05-01 | Advantest Corporation | Circuit en boucle a phase asservie, circuit en boucle a retard de phase, generateur de synchronisation, instrument d'essai a semi-conducteurs et circuit integre a semi-conducteurs |
JP2003139822A (ja) * | 2001-11-01 | 2003-05-14 | Mitsubishi Electric Corp | メモリテスタを用いたテストシステムおよびテスト方法 |
US6973600B2 (en) * | 2002-02-01 | 2005-12-06 | Adc Dsl Systems, Inc. | Bit error rate tester |
EP1385014B1 (en) * | 2002-07-25 | 2006-02-08 | Agilent Technologies Inc. a Delaware Corporation | Signal sampling with sampling and reference paths |
US7093172B2 (en) * | 2002-08-07 | 2006-08-15 | Broadcom Corporation | System and method for determining on-chip bit error rate (BER) in a communication system |
US7251764B2 (en) * | 2003-05-27 | 2007-07-31 | International Business Machines Corporation | Serializer/deserializer circuit for jitter sensitivity characterization |
US7082557B2 (en) * | 2003-06-09 | 2006-07-25 | Lsi Logic Corporation | High speed serial interface test |
KR101090573B1 (ko) * | 2003-07-31 | 2011-12-08 | 주식회사 아도반테스토 | 클록 환승 장치 및 시험 장치 |
US7218670B1 (en) * | 2003-11-18 | 2007-05-15 | Xilinx, Inc. | Method of measuring the performance of a transceiver in a programmable logic device |
US7213186B2 (en) * | 2004-01-12 | 2007-05-01 | Taiwan Semiconductor Manufacturing Company | Memory built-in self test circuit with full error mapping capability |
JP4044075B2 (ja) * | 2004-06-14 | 2008-02-06 | 株式会社東芝 | 半導体集積回路の試験回路及び試験方法 |
JP2007155587A (ja) * | 2005-12-07 | 2007-06-21 | Nec Electronics Corp | 通信装置 |
US7506226B2 (en) * | 2006-05-23 | 2009-03-17 | Micron Technology, Inc. | System and method for more efficiently using error correction codes to facilitate memory device testing |
US7788562B2 (en) * | 2006-11-29 | 2010-08-31 | Advantest Corporation | Pattern controlled, full speed ATE compare capability for deterministic and non-deterministic IC data |
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