JP2021081430A - 試験測定装置及びエラー検出方法 - Google Patents

Abstract

【課題】バスのメイン信号のパターンについて、サイドバンド信号から影響を受ける場合でも、エラー検出できるようにする。【解決手段】試験測定装置内のロジック回路７６は、試験測定装置のメイン・アクイジション・チャンネル６０で受けたバスのメイン信号からデータ・シーケンスを求め、バスに関連付けられたプロトコルに基づいて、試験測定装置の補助チャンネル８１又は９１上のバスの補助（サイドバンド）信号からの情報を使用して、データ・シーケンスに対するエラー検出を実行する。【選択図】図３

Description

本発明は、エラー検出を伴う試験測定装置に関し、特にエラー検出のためにサイドバンド信号を利用する試験測定装置に関する。

オシロスコープのような試験測定装置中には、エラー検出部を有するものがあり、これは、単一のチャンネルの入力について、被試験デバイス（ＤＵＴ）中の特定のプロトコルに準拠する信号のような信号を調べ、トリガ機能を用いて、信号中のある特定のパターンにロックする（パターンを捕捉し続ける）ことができる。

特開２０１４−０４１１２０号公報 特表２０１７−５３２６２７号公報 特開２０１９−１９２２０４号公報

トランジスタ技術ＳＰＥＣＩＡＬ編集部編、「ディジタル・オシロスコープ活用ノート」、「５−２ トリガ回路のしくみ」、第８５〜８７頁、図２（回路ブロック図）、トランジスタ技術ＳＰＥＣＩＡＬ ｆｏｒ フレッシャーズ Ｎｏ．９９、ＣＱ出版株式会社、２００７年７月１日発行 「トリガ入門」、テクトロニクス、２０１０年６月発行、「トリガ入門」をキーワードに検索、［online］、［２０２０年１１月１１日検索］、インターネット<http://jp.tek.com/> 「６シリーズＢ ＭＳＯミックスド・シグナル・オシロスコープ」の紹介サイト、テクトロニクス、［online］、［２０２０年１１月１１日検索］、インターネット<https://jp.tek.com/oscilloscope/6-series-mso-mixed-signal-oscilloscope> 「Display Data Channel」の記事、Wikipedia（英語版）、［オンライン］、［２０２０年１１月１２日検索］、インターネット<https://en.wikipedia.org/wiki/Display_Data_Channel>

このオシロスコープその他の装置は、データにエラーがあるかをビット単位で調べることができる。このアプローチは、単一のチャンネル上で他の信号に依存しない連続的なパターンを持つプロトコルに対してはうまく機能する。しかし、プロトコルの中には、メイン信号のパターンをトラッキング（追跡）するのに影響を与えるサイドバンド信号を有するものがある（特許文献２及び３参照）。

更に、これらのアプローチの多くは、データから抽出されたクロックを使用し、クロストークの発生や消費電力の大きな変動など、被試験デバイスでの特定のイベント中に、ビット・エラー・レート（ＢＥＲ）を測定できない。

開示された装置及び方法の実施形態は、従来技術における欠点に取り組むものである。

本発明の実施形態は、メイン信号のパターンをトラッキングするのに影響を与えるサイドバンド信号（補助信号）を効果的に利用するもので、これには、測定値の選別（ゲート）、ビット・レートの変更、パターンの変更、タイミングの調整などが含まれる。本発明の実施形態は、また、データから抽出されるクロックだけでなく、離散クロック又はストローブ（strobe）の利用を可能にする。実施形態は、また、クロストークや電力消費の大きな変動のような被試験デバイス（ＤＵＴ）の特定のイベント中でも、ビット・エラー・レート（ＢＥＲ）を測定可能にする。

本発明の実施形態の態様、特徴及び効果は、添付の図面を参照し、以下の実施形態の説明を読むことで明らかとなろう。

図１は、エラー検出機能を有する従来のアナログ・トリガ・システムの例を示す。 図２は、エラー検出機能を有する従来のデジタル・トリガ・システムの例を示す。 図３は、エラー検出機能を有するデジタル・トリガ・システムの実施形態を示す。 図４は、パターン限定ロジック・ブロックの実施形態を示す。

図１は、エラー検出部を有するアナログ・トリガ・システム２０を備えたオシロスコープのアーキテクチャの従来例を示している。本願の説明では、例としてオシロスコープに焦点を当てているが、本願で使用される実施形態は、チャンネルを通してデータ・パターンを受ける任意の試験測定装置に適用できることに注意されたい。

エラー検出は、大まかに言えば、試験測定装置が被試験デバイス（ＤＵＴ）からの信号を単一のチャンネル入力で受け、トリガ機能を用いて、ある特定のパターンにロックする（パターンを捕捉する）ことによって生じる。その後、ユーザは、エラーについてパターンを調べることができる。図１は、ＤＵＴ（図示せず）からの入力アナログ・データ信号を取り込むアクイジション・チャンネル１０を示す。この信号には、プリアンプ１２によって提供される増幅を含め、信号の調整が行われても良い。アクイジション・チャンネルは、次いで、アナログ・デジタル・コンバータ（ＡＤＣ）１４を使用して、アナログ信号をデジタルに変換する。次いで、信号は、デマルチプレクサ１６によって、信号が、部分、部分に分離され（demultiplex）、次いで、条件を満たした部分が、アクイジション・メモリ１８に記憶されてもよい。

トリガ・システム２０も、入力アナログ・データ信号（又は、図１に示すように、信号調整後の入力アナログ・データ信号）を、第２のアナログ信号経路を介して受ける。単一のトリガ・コンパレータ２２（又は複数のコンパレータ）が、この入力信号を受ける。トリガ・コンパレータ２２は、マルチレベル・ロジックを処理する複数のコンパレータを有していても良い。これらトリガ・コンパレータは、更に、１つ以上の外部のトリガ入力のような別の入力信号を受けても良い。トリガ・コンパレータ２２は、通常、複数の異なるトリガ条件を検出し、それをトリガ・ステートマシン３０への入力として送信する。トリガ・ステートマシン３０が生成する出力信号は、入力信号の一部をトリガ・イベントに関連付けるものである。デマルチプレクサ１６は、この出力信号を受ける。これらのトリガ・イベントの例としては、エッジ、パルス幅、ラント、グリッチ、タイムアウトなどがある（非特許文献２）。

トリガ・コンパレータ２２からパターン・ロック・ロジック・ブロック２４までのパスが、エラー検出部の始まりの部分である。このブロックは、入力データに一致（マッチング）するパターンを、既知のビット・レート及びパターンに位置合わせさせることができる。パターン・ロック・ロジック・ブロック２４は、短いパターンを学習し、これらにロックする学習能力を有していても良い。パターン比較ブロック（パターン・コンパレータ）２６は、ロックが達成されると、一致したパターンと取り込まれたパターンとを比較し、エラー・カウンタ２８は、エラーをカウントする。

図２は、デジタル・トリガ・システムを有する試験測定装置に実装されたエラー検出部４０の別の従来例を示す。この例では、装置のアクイジション・チャンネルは、同様に、プリアンプ４２を介してＤＵＴからのアナログ入力信号を受けるが、トリガ・システムへのデジタル入力信号は、ＡＤＣ４４の出力から来ており、これが、アクイジション・メモリも有するアクイジション・ロジック４６にも結合されていて良い。この例の装置は、デジタル・トリガ・システムを有するので、ワード認識部（recognizer：リコグナイザ）４８のようなワード認識部で、図１に示すアナログ・トリガ・システムの例で使用されるコンパレータ２２を置き換えている。ワード認識部４８は、受信したワードと基準ワードの間でワード・パターンを比較し、デジタル化された信号のレベルとエッジ、つまり、デジタル・チャンネル入力信号のパターンを検出する。ワード認識部４８は、これらのいずれについてのイベントも出力するように設定可能である。トリガ・ステートマシン５６は、ワード認識部４８からの結果を利用し、そして、パターン・ロック・ロジック・ブロック５０、パターン比較ブロック（パターン・コンパレータ）５２及びエラー・カウンタ・ブロック５４は、図１の例と同様に動作する。ブロック４７は、全体として、ＡＤＣ４４からのデジタル信号に対するデマルチプレクサとして機能する。図１と図２のシステムは、両方共に、パターン・ロックを達成するために、一定のシーケンスとレートを持つパターンを必要とする。

対照的に、図３の本発明による実施形態は、受信したバス信号上の他のチャンネル（サイドバンド・チャンネルとも呼ばれる）からの入力信号（つまり、サイドバンド信号又は補助信号）を利用して、シーケンスを限定（選別）するか、又は、マッチングに使用するシーケンス又はビット・レートを制御する。以下で、いくつかの特定のシナリオに関して説明するように、サイドバンド・チャンネル上の情報で、シーケンスを限定できる。例えば、この情報で、エラーを検出する比較処理中におけるマッチングに、どのシーケンス又はビット・レートを使用するかを制御しても良い。この情報により、期待されるパターンに一致（マッチング）するシーケンスが、正しいタイミングとビット・レートを有することが確実なものとなり、これによって、エラー検出の精度を向上させることができる。

バスに接続された試験測定装置のメイン・チャンネルであるアクイジション・チャンネル６０には、プリアンプ６４その他の任意の調整回路と、ＡＤＣ６６がある。ＡＤＣ６６の出力信号は、ロジック回路６２によって、信号が、部分、部分に分離処理（demultiplexing）され、条件を満たした部分がアクイジション・メモリ７１へ送られ、アクイジション・メモリ７１に記憶されても良い。ここでは、ロジック回路６２が、デマルチプレクサとして機能している。トリガ・ステートマシン７２とエラー検出部は、ワード認識部６３の出力を使用する。図２の例と同様に、エラー検出部には、パターン・ロック・ロジック・ブロック６５、パターン比較ブロック（パターン・コンパレータ）６８及びエラー・カウンタ・ブロック７０が含まれる。

図３の実施形態には、パターン限定（qualification：基準に基づく選別）ロジック・ブロック７６があり、これは、メイン・チャンネル以外の１つ以上のチャンネル（本願では、補助チャンネル又は入力と呼ぶ）で受信した少なくとも１つのサイドバンド信号からの情報を利用する。１つの実施形態では、第１補助入力８１にも、プリアンプ８２と、ＡＤＣ８４と、ワード認識部８６を有するデマルチプレクサ８８とがある。また、第２補助入力９１にも、プリアンプ９０と、ＡＤＣ９２と、ワード認識部９４を有するデマルチプレクサ９６とがある。パターン限定ロジック・ブロック７６は、補助入力８１及び９１を利用する。

いくつかの実施形態は、ミックスド・シグナル・オシロスコープ（ＭＳＯ）で実施されても良い（非特許文献３）。ミックスド・シグナル・オシロスコープは、アナログ信号とデジタル信号の両方を表示及び比較するデジタル・ストレージ・オシロスコープの一種である。これらの実施形態において、ＭＳＯは、更に、図３のコンパレータ（比較器）９８及びデジタル・サンプラ１００で示されるようなデジタル・アクイジション・チャンネル又は入力１０１を有していても良い。

本願の説明では、ロジック６２をプロセッシング要素とも呼ぶことに注意されたい。その個々のコンポーネントは、コンパレータ（比較部）、ワード認識部、パターン限定ロジック７６などのような、様々なロジック（論理回路）要素であり得る。１つ以上のこれらの個々のコンポーネントは、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）などの形で網羅されても良い。

図３の実施形態において、クロック・リカバリ・ブロック７８は、ＡＤＣ６６の出力信号からクロック信号をリカバリする。マルチプレクサ７４は、リカバリ・クロックや外部クロック１０２（もし提供される場合には）を利用する。システムが外部クロック１０２を使用する場合、これは、バスの別のチャンネルを介したサイドバンド信号に由来するものか、又は、外部クロック信号源として提供されても良い。上述のように、バスは、メイン・チャンネル６０以外のチャンネル上にサイドバンド信号がある。

パターン限定ロジック７６は、補助入力８１及び９１と、もし存在する場合には、デジタル・アクイジション入力１０１とから、１つ以上の出力信号を受ける。パターン限定ロジック７６は、エラー・カウンタ７０とパターン・ロック・ロジック・ブロック６５に信号を送る。

図４は、パターン限定ロジック（論理回路）７６の実施例を示す。図４に示す実施形態は、パターン限定ロジック７６の一例に過ぎない。当業者であればわかるように、パターン限定ロジック７６において、同時に又は順次（シーケンスで）動作できるパターン・マッチング・ロジックを実現する方法は、複数ある。

メイン・アクイジション・チャンネルからの入力信号（メイン信号）及び補助チャンネルからの入力信号（補助信号）は、捕捉（キャプチャ）されたシーケンスを、並列又は直列にパターン・マッチング回路１１０に入れるのに利用される。パターン・マッチング回路１１０は、ルックアップ・テーブルを含んでいても良い複数のメモリからなるメモリ・バンク１１２と、タイミング遅延素子１１４とを有していても良い。タイミング遅延素子１１４は、入力シーケンスのタイミングをパターンにマッチングするよう調整することを可能にする。また、タイミング遅延素子１１４は、複数のタイミング遅延素子、複数の論理回路段から構成されていても良い。パターン・マッチング回路１１０の出力は、シーケンス・マッチング回路１１１に入力されても良い。シーケンス・マッチング回路１１１は、プロトコル非特定回路１１６とプロトコル・トラッキング回路１１８のどちらかを、ユーザが選択できても良い。入力信号は、適合する回路１１６及び１１８の一方において、シーケンスにマッピングされても良い。もしバスが特定のプロトコルを有し、そのプロトコルがサイドバンド信号を使用しているとユーザが特定したら、パターン・マッチング回路は、プロトコル・トラッキング・シーケンス・マッチング回路１１８に出力信号を送る。もしユーザが特定のプロトコルを特定していない場合には、システムは、プロトコル非特定シーケンス・マッチング回路１１６を使用する。このプロセスは、プロトコルを依然として参照することもあるが、ここでのプロトコルは、非特定のプロトコルである。回路１１６及び１１８には、更に、メモリ及び遅延素子があっても良い。どちらの回路の結果もマルチプレクサ（ＭＵＸ）１２０で選択されて、アクイジション・ロジックとメモリに出力され、これによって、ビット・エラー・レート（ＢＥＲ）の判定が可能になる。

パターン限定ロジック回路の最も単純なインスタンス化（instantiation）は、単一の信号限定子（signal qualifier）である。この例としては、電源イベントにおけるＢＥＲの測定がある。補助チャンネルが限定子として割り当てられ、パターン限定ロジックは、電源のレベルが基準を満たしていない間にカウントされたエラーを拒否するように構成される。これにより、電力最適化処理中においてＢＥＲ試験が可能になる。

もう１つ別のレベルの複雑さとしては、補助信号と被測定信号（メイン信号）との間で既知の遅延を可能とすることがあるであろう。パターン限定ロジックは、プロービングとＤＵＴのスキュー差を考慮して、限定（選別）処理の遅延を可能にする。

図４に示すパターン限定（qualification）ロジックの実施形態は、複数の補助信号を組み合わせて、異なるスキューのある複数のパターンにすることを可能にする。このロジックによれば、これらの補助信号のパターンの複雑なシーケンスに基づいて限定（選別）処理（qualification）を行うこともできる。このロジックは、ＤＤＲ５ ＳＤＲＡＭ（DDR Gen 5 Synchronous Dynamic Random-Access Memory）のようなＤＤＲ（Double Data Rate）メモリで使用されるコマンド・バスのような複雑なコマンド・バスの信号をデコードするのに利用しても良い。例えば、このロジックは、ＤＤＲ読み取り（read）データのみに限定及び分離するために使用できる。また、このロジックは、他のコマンド・バスやパケット化されたサイドバンド・バスでも使用できる。

例示的な実施形態としては、バス・プロトコルは、ＨＤＭＩ（登録商標）であっても良い。ＨＤＭＩには、ＤＤＣ（Display Data Channel）と呼ばれるサイド（補助）チャンネルがある（非特許文献４）。ＤＤＣは、Ｉ²Ｃ（Inter-Integrated Circuit）バスをベースとし、ＨＤＭＩケーブルに物理的に内蔵されており、ＨＤＭＩのメインの高速差動信号を利用している。ＤＤＣバス上のシリアル・パケットは、ＨＤＭＩが動作するビット・レートを決定する。図３のエラー検出部は、ＤＤＣチャンネルを監視し、メイン・チャンネルの高速シリアルバスを所望のデータ・レートで動作させるコマンドを受信するのを待つことができる。次いで、エラー検出部は、ユーザがそれを停止するか、新しいデータ・レートに変更するコマンドを受信するまで、このデータ・レートで動作する。これら停止（stop）又は変更コマンドによって、ビット・レート・レンジの変更のためにエラー検出部がロック状態を失ったときでも、ビット・エラー・レート（ＢＥＲ）の結果がエラーになるのを防ぐことができる。この用法が重要なのは、ＨＤＭＩには、内部エラーを検出してデータ・レートを変更する機能があるからである。もしそうしないと、システムが低速に移行するだけなので、ユーザがエラーの数を求める方法がなくなってしまい、よって、デバッグが困難になってしまう。

一部のバスのサイドバンド通信は、専用のロジック（論理回路）を必要とするほど複雑である。この専用プロトコル・ロジックは、多数の異なるプロトコル・トラッキング・ブロックとして、ＡＳＩＣ又はＦＰＧＡで実現できる。あるいは、これらのブロックは、必要とされる現在の規格用に再プログラムしたＦＰＧＡブロックとして実現できる。ユニークなサイドバンドのシンプルな１例は、トランスミッタのイコライザの設定を仕様に準拠して変更するのに利用されるＰＣＩｅ（PCI Express）の１００ＭＨｚクロック・バーストである。クロックのこれらバーストをトラッキングすることは、ＰＣＩｅに準拠する上で、特有のものである。これには、各送信機の等化設定ごとにＢＥＲを個別にトラッキングすることが必要となる。

先の説明は、実施形態の例に過ぎないのであって、特許請求の範囲を限定する意図はなく、また、そうした限定を示唆するものはないことに注意されたい。

本発明の態様は、特別に作成されたハードウェア、ファームウェア、デジタル・シグナル・プロセッサ又はプログラムされた命令に従って動作するプロセッサを含む特別にプログラムされた汎用コンピュータ上で動作できる。本願における「コントローラ」又は「プロセッサ」という用語は、マイクロプロセッサ、マイクロコンピュータ、ＡＳＩＣ及び専用ハードウェア・コントローラ等を意図する。本発明の態様は、１つ又は複数のコンピュータ（モニタリング・モジュールを含む）その他のデバイスによって実行される、１つ又は複数のプログラム・モジュールなどのコンピュータ利用可能なデータ及びコンピュータ実行可能な命令で実現できる。概して、プログラム・モジュールとしては、ルーチン、プログラム、オブジェクト、コンポーネント、データ構造などを含み、これらは、コンピュータその他のデバイス内のプロセッサによって実行されると、特定のタスクを実行するか、又は、特定の抽象データ形式を実現する。コンピュータ実行可能命令は、ハードディスク、光ディスク、リムーバブル記憶媒体、ソリッド・ステート・メモリ、ＲＡＭなどのコンピュータ可読記憶媒体に記憶しても良い。当業者には理解されるように、プログラム・モジュールの機能は、様々な実施例において必要に応じて組み合わせられるか又は分散されても良い。更に、こうした機能は、集積回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などのようなファームウェア又はハードウェア同等物において全体又は一部を具体化できる。特定のデータ構造を使用して、本発明の１つ以上の態様をより効果的に実施することができ、そのようなデータ構造は、本願に記載されたコンピュータ実行可能命令及びコンピュータ使用可能データの範囲内と考えられる。

本開示技術の態様は、様々な変更及び代替形態で動作する。特定の態様は、図面に例として示されており、詳細に説明した。しかしながら、本願に開示された実施例は、説明を明確にする目的で提示されており、明示的に限定されない限り、開示される一般的概念の範囲を本願に記載の具体例に限定することを意図していない。このように、本開示は、添付の図面及び特許請求の範囲に照らして、記載された態様のすべての変更、均等物及び代替物をカバーすることを意図している。

明細書における実施形態、態様、実施例などへの言及は、記載された項目が特定の特徴、構造又は特性を含み得ることを示す。しかしながら、開示される各態様は、そうした特定の特徴、構造又は特性を含んでいても良いし、必ずしも含んでいなくても良い。更に、このような言い回しは、特に明記しない限り、必ずしも同じ態様を指しているとは限らない。更に、特定の態様に関連して特定の特徴、構造又は特性が記載されている場合、そのような特徴、構造又は特性は、そのような特徴が他の開示された態様と明示的に関連して記載されているか否かに関わらず、そうした他の開示された態様と関連して使用しても良い。

開示された態様は、場合によっては、ハードウェア、ファームウェア、ソフトウェア又はこれらの任意の組み合わせで実現されても良い。開示された態様は、１つ以上のプロセッサによって読み取られ、実行され得る１つ又は複数のコンピュータ可読媒体によって運搬されるか又は記憶される命令として実現されても良い。そのような命令は、コンピュータ・プログラム・プロダクトと呼ぶことができる。本願で説明するコンピュータ可読媒体は、コンピューティング装置によってアクセス可能な任意の媒体を意味する。限定するものではないが、一例としては、コンピュータ可読媒体は、コンピュータ記憶媒体及び通信媒体を含むことができる。

コンピュータ記憶媒体とは、コンピュータ読み取り可能な情報を記憶するために使用することができる任意の媒体を意味する。限定するものではないが、例としては、コンピュータ記憶媒体としては、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、電気消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、フラッシュメモリやその他のメモリ技術、コンパクト・ディスク読み出し専用メモリ（ＣＤ-ＲＯＭ）、ＤＶＤ（Digital Video Disc）やその他の光ディスク記憶装置、磁気カセット、磁気テープ、磁気ディスク記憶装置やその他の磁気記憶装置、及び任意の技術で実装された任意の他の揮発性又は不揮発性の取り外し可能又は取り外し不能の媒体を含んでいても良い。コンピュータ記憶媒体としては、信号そのもの及び信号伝送の一時的な形態は除外される。

通信媒体とは、コンピュータ可読情報の通信に利用できる任意の媒体を意味する。限定するものではないが、例としては、通信媒体には、電気、光、無線周波数（ＲＦ）、赤外線、音又はその他の形式の信号の通信に適した同軸ケーブル、光ファイバ・ケーブル、空気又は任意の他の媒体を含むことができる。

実施例
以下では、本願で開示される技術の理解に有益な実施例が提示される。この技術の実施形態は、以下で記述する実施例の１つ以上及び任意の組み合わせを含んでいても良い。

実施例１は、試験測定装置であって、被試験デバイスからのデータを伝導するバスを受けるための入力ポートと、入力ポートに結合されるプロセッシング要素とを具え、プロセッシング要素は、試験測定装置のメイン・チャンネルで受けたバスの信号（メイン信号）からデータ・シーケンスを求める処理と、試験測定装置の補助チャンネルで受けたバスの少なくとも１つの別の信号（補助信号）からのバスに関連するプロトコルに基づく情報を利用して、上記データ・シーケンスに関するエラー検出を行うためのパラメータを調整する処理とをプロセッシング要素に行わせる命令を実行するように構成される。

実施例２は、実施例１の試験測定装置であって、プロセッシング要素は、パターン・ロック回路、パターン・コンパレータ及びエラー・カウンタを有する。

実施例３は、実施例２の試験測定装置であって、プロセッシング要素が、更にクロック・リカバリ回路を有する。

実施例４は、実施例１〜３のいずれかの試験測定装置であって、プロセッシング要素が、トリガ・ステートマシンとパターン限定ロジックを有する。

実施例５は、実施例４の試験測定装置であって、パターン限定ロジックは、パターン・マッチング回路とシーケンス・マッチング回路とを有する。

実施例６は、実施例５の試験測定装置であって、パターン・マッチング回路は、少なくとも１つのルック・アップ・テーブルと遅延要素とを有する。

実施例７は、実施例６の試験測定装置であって、シーケンス・マッチング回路は、プロトコル非特定シーケンス・マッチング回路とプロトコル・トラッキング・シーケンス・マッチング回路とを有する。

実施例８は、実施例１〜７のいずれかの試験測定装置であって、補助チャンネルが、プリアンプ、アナログ・デジタル・コンバータ及びワード認識部とを有している。

実施例９は、実施例１〜８のいずれかの試験測定装置であって、補助チャンネルは、コンパレータとデジタル・サンプラを有する。

実施例１０は、実施例１〜９のいずれかの試験測定装置であって、パラメータを調整する処理は、測定値を選別する（ゲートする）処理、ビット・レートを調整する処理、パターンを変更する処理及びタイミングを調整する処理の中の少なくとも１つを含む。

実施例１１は、実施例１〜１２のいずれかの試験測定装置であって、プロセッシング要素は、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）又は特定用途向け集積回路（ＡＳＩＣ）のいずれかから構成される。

実施例１２は、実施例１〜１２のいずれかの試験測定装置装置であって、プロセッシング要素は、異なるバス・プロトコル用に再プログラミング可能である。

実施例１３は、実施例１〜１２のいずれかの試験測定装置であって、ユーザ・インタフェースを更に具え、プロセッシング要素は、ユーザ・インタフェースを通してバスに関連するプロトコルがユーザによって特定されたときに、データ・シーケンスのエラーを検出する処理をプロセッシング要素に行わせる命令を実行するように更に構成される。

実施例１４は、実施例１３の試験測定装置であって、ここでプロセッシング要素は、ユーザ・インタフェースを通してバスに関連するプロトコルがユーザによって特定されないときに、データ・シーケンスのエラーを検出する処理をプロセッシング要素に行わせる命令を実行するように更に構成される。

実施例１５は、試験測定装置においてエラー検出を行う方法であって、試験測定装置の入力ポートにおいて被試験デバイスからのデータを伝導するバスを受ける処理と、試験測定装置のメイン・チャンネル上のバスの信号（メイン信号）からデータ・シーケンスを求める処理と、データ・シーケンスについてエラーを検出するために試験測定装置の補助チャンネル上のバスの少なくとも１つの別の信号（補助信号）からの情報を利用する処理とを具えている。

実施例１６は、実施例１５の方法であって、少なくとも１つの別の信号からの情報を利用する処理が、メイン・チャンネルにおいて、ビット・レートを求める処理、測定値を選別（ゲート）する処理、パターンを変更する処理、タイミングを調整する処理の中の少なくとも１つを含んでいる。

実施例１７は、実施例１５及び１６のいずれかの方法であって、少なくとも１つの別の信号からの情報を利用する処理が、試験測定装置のメイン・チャンネル内のパターン限定回路において上記別の信号（補助信号）を利用する処理を含んでいる。

実施例１８は、実施例１５〜１７のいずれかの方法であって、少なくとも１つの別の信号からの情報を利用する処理が、プロセッシング要素内のパターン限定回路でトリガ・ステートマシンからの状態信号を利用する処理を含んでいる。

実施例１９は、実施例１７及び１８のいずれかの方法であって、パターン限定回路から少なくとも１つの出力信号を生成する処理を更に有している。

実施例２０は、実施例１９の方法であって、少なくとも１つの出力信号が、パターン・ロック・ブロックへの出力信号及びエラー・カウンタへの出力信号の中の少なくとも１つを含む。

説明の都合上、本発明の具体的な実施例を図示し、説明してきたが、本発明の要旨と範囲から離れることなく、種々の変更が可能なことが理解できよう。従って、本発明は、添付の請求項以外では、限定されるべきではない。

１０ アクイジション・チャネル
１２ プリアンプ
１４ アナログ・デジタル・コンバータ（ＡＤＣ）
１６ デマルチプレクサ
１８ アクイジション・メモリ
２０ アナログ・トリガ・システム
２２ トリガ・コンパレータ
２４ パターン・ロック・ロジック・ブロック
２６ パターン比較ブロック
２８ エラー・カウンタ・ブロック
３０ トリガ・ステートマシン
４０ エラー検出部
４２ プリアンプ
４４ ＡＤＣ
４６ アクイジション・ロジック
４７ デマルチプレクサ
４８ ワード認識部
５０ パターン・ロック・ロジック・ブロック
５２ パターン比較ブロック
５４ エラー・カウンタ・ブロック
５６ トリガ・ステートマシン
６０ メイン・アクイジション・チャネル
６２ ロジック（プロセッシング要素）
６３ ワード認識部
６４ プリアンプ
６５ パターン・ロック・ロジッック・ブロック
６６ ＡＤＣ
６８ パターン比較ブロック（パターン・コンパレータ）
７０ エラー・カウンタ・ブロック
７１ アクイジション・メモリ
７２ トリガ・ステートマシン
７４ マルチプレクサ
７６ パターン限定ロジック・ブロック
７８ クロック・リカバリ・ブロック
８１ 第１補助入力（チャンネル）
８２ プリアンプ
８４ ＡＤＣ
８６ ワード認識部
８８ デマルチプレクサ
９０ プリアンプ
９１ 第２補助入力（チャンネル）
９２ ＡＤＣ
９４ ワード認識部
９６ デマルチプレクサ
９８ コンパレータ
１００ デジタル・サンプラ
１０１ デジタル・アクイジション入力（チャンネル）
１０２ 外部クロック
１１０ パターン・マッチング回路
１１１ シーケンス・マッチング回路
１１２ メモリ・バンク
１１６ プロトコル非特定回路
１１８ プロトコル・トラッキング回路
１２０ マルチプレクサ

Claims (9)

1. 試験測定装置であって、
   被試験デバイスからのデータを伝導するバスを受けるための入力ポートと、
   該入力ポートに結合されるプロセッシング要素と
   を具え、
   該プロセッシング要素が、
   上記試験測定装置のメイン・チャンネルで受けた上記バスの信号からデータ・シーケンスを求める処理と、
   上記試験測定装置の補助チャンネルで受けた上記バスの少なくとも１つの別の信号からの上記バスに関連するプロトコルに基づく情報を利用して、上記データ・シーケンスに関するエラー検出を行うためのパラメータを調整する処理と
   を上記プロセッシング要素に行わせる命令を実行するように構成される試験測定装置。
2. 上記プロセッシング要素が、パターン・ロック回路、パターン・コンパレータ及びエラー・カウンタを有する請求項１の試験測定装置。
3. 上記プロセッシング要素が、トリガ・ステートマシンとパターン限定ロジックを有する請求項１又は２の試験測定装置。
4. 上記パターン限定ロジックが、パターン・マッチング回路とシーケンス・マッチング回路とを有する請求項３の試験測定装置。
5. 上記パラメータを調整する処理が、測定値を選別する処理、ビット・レートを調整する処理、パターンを変更する処理及びタイミングを調整する処理の中の少なくとも１つを含む請求項１から４のいずれかの試験測定装置。
6. ユーザ・インタフェースを更に具え、
   上記プロセッシング要素が、上記ユーザ・インタフェースを通して上記バスに関連するプロトコルがユーザによって特定されたときに、上記データ・シーケンスのエラーを検出する処理をプロセッシング要素に行わせる命令を実行するように更に構成される請求項１から５のいずれかの試験測定装置。
7. 試験測定装置においてエラー検出を行う方法であって、
   上記試験測定装置の入力ポートにおいて被試験デバイスからのデータを伝導するバスを受ける処理と、
   上記試験測定装置のメイン・チャンネル上のバスの信号からデータ・シーケンスを求める処理と、
   上記データ・シーケンスについてエラーを検出するために上記試験測定装置の補助チャンネル上のバスの少なくとも１つの別の信号からの情報を利用する処理と
   を具えるエラー検出方法。
8. 少なくとも１つの別の信号からの情報を利用する処理が、上記メイン・チャンネルにおいて、ビット・レートを求める処理、測定値を選別する処理、パターンを変更する処理、タイミングを調整する処理の中の少なくとも１つを含む請求項７のエラー検出方法。
9. 少なくとも１つの別の信号からの情報を利用する処理が、上記試験測定装置の上記メイン・チャンネル内のパターン限定回路において上記別の信号を利用する処理を含む請求項７又は８のエラー検出方法。

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